KR950034804A - 스택틱 랜덤 액세스 메모리 셀 및 그 형성 방법과, 스태틱 랜덤 액세스 메모리 어레이 및 그 형성 방법 - Google Patents

스택틱 랜덤 액세스 메모리 셀 및 그 형성 방법과, 스태틱 랜덤 액세스 메모리 어레이 및 그 형성 방법 Download PDF

Info

Publication number
KR950034804A
KR950034804A KR1019950003820A KR19950003820A KR950034804A KR 950034804 A KR950034804 A KR 950034804A KR 1019950003820 A KR1019950003820 A KR 1019950003820A KR 19950003820 A KR19950003820 A KR 19950003820A KR 950034804 A KR950034804 A KR 950034804A
Authority
KR
South Korea
Prior art keywords
latch
pass
region
channel stop
adjacent
Prior art date
Application number
KR1019950003820A
Other languages
English (en)
Inventor
알. 피에스터 제임스
디. 헤이덴 제임스
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR950034804A publication Critical patent/KR950034804A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

패스 트랜지스터(11,14)에 인접하는 패스 채널 정지 영역(45,145)이, 래치 트랜지스터(12,15)에 인접하는 래치 채널 정지 영역(44)에 비해 더 고도핑 농도를 갖는 SRAM셀이 형성된다. 한 실시예로, 패스 채널 정지 영역(45)은 두개의 채널 정지 도핑 단계를 사용하여 형성되는 반면, 래치 채널 정지 영역(44)은 단지 하나의 채널 정지 도핑 동안 형성된다. 도핑 단계는 필드 차단부가 형성되기 전 또는 후에 수행될 수 있다. 고도핑 농도는 패스 채널 정지 영역(45,145)으로부터의 도펀트가 래치 채널 정지 영역(44)에 비해 필드 차단부의 에지에서 측면쪽으로 더 많이 확장되도록 한다. 상기 과정은 상기 과정은 임의의 필드 파단 과정에 적용될 수 있다.

Description

스태틱 랜덤 액세스 메모리 셀 및 그 형성 방법과, 스태틱 랜덤 액세스 메모리 어레이 및 그 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제16도는 메모리 셀의 형성이 실질상 완료된 후의 제13도의 기판의 단면도.

Claims (5)

  1. 반도체 기판(30)과; 패스 필드 에지를 갖는 패스 필드 차단부 및 래치 필드 에지를 갖는 래치 필드 차단부를 포함하는 필드 차단 영역(41)과; 상기 패스 필드 차단부에 인접하게 놓인 패스 채널 영역(421)을 갖는 패스 트랜지스터(11,14)와; 패스 채널 정지 도핑 농도를 갖는 패스 채널 정지 영역(45)과; 상기 래치 필드 차단부에 인접하게 놓인 래치 채널 영역(422)을 갖는 래치 트랜지스터 및; 래치 채널 정지 도핑 농도를 갖는 래치 채널 정지 영역(44)을 포함하는 스태틱 랜덤 액세스 메로리 셀에 있어서, 상기 패스 채널 정지 영역(45)은 상기 반도체 기판(30)내에 놓이고; 상기 패스 필드 차단부 및 상기 패스 채널 영역(421)에 인접하게 놓이며; 상기 패스 필드 차단부로부터 상기 패스 필드 에지를 지나 옆쪽으로 제1거리 만큼 확장되고, 상기 래치 채널 정지 영역(44)은 상기 반도체 기판(30)내에 놓이고; 상기 래치 필드 차단부 및 상기 패치 채널 영역(422)에 인접하게 놓이며, 상기 래치 필드 차단부로부터 상기 래치 필드 에지를 지나 옆쪽으로 제2거리만큼 확장되고, 상기메모리 셀은 상기 패스 채널 정지 도핑 농도가 상기 래치 채널 정지 도핑 농도 보다 높고; 상기 제1거리가 상기 제2거리 보다 크다는 특성으로 구성된 그룹으로부터 선택된 특성을 갖는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 셀.
  2. 다수의 스태틱 랜덤 액세스 메모리 셀을 포함하는 스태틱 랜덤 액세스 메모리 어레이에 있어서, 각 메모리 셀은 반도체 기판(30)과; 상기 기판(30)내에, 제1패스 필드 에지를 갖는 제1패스 필드 차단부에 인접하게 놓인 제1패스 채널 영역(45)을 갖는 제1패스 트랜지스터(11,14)와; 제1패스 채널 정지 도핑 농도를 갖는 제1패스 채널 정지 영역(45)과; 상기 기판(30)내에, 제2패스 필드 에지를 갖는 제2패스 필드 차단부에 인접하게 놓인 제2패스 채널 영역(421)을 갖는 제2패스 트랜지스터(11,14)와; 제2패스 채널 정지 도핑 농도를 갖는 제2패스 채널 정지 영역(45)과; 상기 기판(30)내에, 제1래치 필드 에지를 갖는 제1래치 필드 차단부에 인접하게 놓인 제1래치 채널 영역(422)을 갖는 제1래치 트랜지스터(12,15)와; 제1래치 채널 정지 도핑 농도를 갖는 제1래치 채널 정지 영역(44)과; 상기 기판(30)내에, 제2래치 필드 에지를 갖는 제2래치 필드 차단부에 인접하게 놓인 제2래치 채널 영역(422)을 갖는 제2래치 트랜지스터(12,15)와; 제2래치 채널 정지 도핑 농도를 갖는 제2래치 채널 정지 영역(44) 및; 저항, 트랜지스터 및 다이오드로 구성된 그룹으로부터 선택된 제1 및 제2부하 성분(13,16,23,16)을 포함하는데, 상기 제1패스 채널 정지 영역(45)은 상기 반도체 기판(30)내에 놓이고; 상기 제1패스 필드 차단부 및 상기 제1패스 채널 영역(421)에 인접하게 놓이며; 상기 패스 필드 차단부로부터 상기 제1패스 필드 에지를 지나 옆쪽으로 제1거리 만큼 확장되고; 상기 제2패스 채널 정지 영역(45)은 상기 반도체 기판(30)내에 놓이고; 상기 제2패스 필드 차단부 및 상기 제2패스 채널 영역(421)에 인접하게 놓이며; 상기 제2패스 필드 차단부로부터 상기 제2패스 필드 에지를 지나 옆쪽으로 제2거리 만큼 확장되고, 상기 제1래치 채널 정지 영역(44)은 상기 반도체 기판(30)내에 놓이고; 상기 제1래치 필드 차단부 및 상기 제1래치 채널 영역(422)에 인접하게 놓이며; 상기 제1래치 필드 차단부로부터 상기 제1래치 필드 에지를 지나 옆쪽으로 제3거리 만큼 확장되고, 상기 제2래치 채널 정지 영역(44)은 상기 반도체 기판(30)내에 놓이고; 상기 제2래치 필드 차단부 및 상기 제2래치 채널 영역(422)에 인접하게 놓이며; 상기 제2래치 필드 차단부로부터 상기 제2래치 필드 에지를 지나 옆쪽으로 제4거리 만큼 확장되고, 상기 메모리 셀은 상기 제1 및 제2패스 채널 정지 도핑 농도 각각이 상기 제1 및 제2래치 채널 정지 도핑 농도 각각 보다 높고; 상기 제1 및 제2거리 각각이 상기 제3 및 제4거리 각각 보다 크다는 특성으로 구성된 그룹으로부터 선택된 특성을 갖는 특징으로 하는 스태틱 액세스 메모리 어레이.
  3. 반도체 기판(30)과; 패스 필드 에지를 갖는 패스 필드 차단부 및 래치 필드 에지를 갖는 래치 필드 차단부를 포함하는 필드 차단 영역(41)과; 상기 패스 필드 차단부에 인접하게 놓인 패스 채널 영역(421)을 갖는 패스 트랜지스터(11,14)와; 패스 채널 정지 도핑 농도를 갖는 패스 채널 정지 영역(145)과; 상기 래치 필드 차단부에 인접하게 놓인 래치 채널 영역(422)을 갖는 래치 트랜지스터(12,15)및; 래치 채널 정치 도핑 농도를 갖는 래치 채널 정지 영역(134)을 포함하는데, 상기 패스 채널 정지 영역(145)은 상기 반도체 기판(30)내에 놓이고; 상기 패스 필드 차단부 및 상기 패스 채널 영역(421)에 인접하게 놓이며; 상기 래치 채널 정지 영역(134)은 상기 반도체 기판(30)내에 놓이고; 상기 래치 필드 차단부 및 상기 래치 채널 영역에 인접하게 놓이며; 상기 래치 채널 영역(422) 아래에 놓이고; 상기 패스 채널 정지 도핑 농도는 상기 래치 채널 정지 도핑 농도 보다 높은 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 셀.
  4. 제1전도형과, 1차 표면 및, 상기 1차 표면에 인접한, 제1, 제2, 제3 및 제4영역(45,145,44,134,121 및 422)을 갖는 반도체 기판(30)을 제공하는 단계와; 상기 제1영역(45,145)을 제1도펀트에 의해 제1도우즈로 도핑 하는 단계와; 상기 제2영역(44,134)을 제2도펀트에 의해 제2도우즈로 도핑하는 단계와; 상기 제1 및 제2영역(45, 144 및 44,134)상에, 상기 제3및 제4영역(421 및 422)의 상부가 아니라 인접하도록 필드 차단 영역(41)을 형성하는 단계와; 상기 제3및 제4영역(421 및 422)상에 게이트 유전층(51)을 형성하는 단계와; 상기 게이트 유전층(51)상에 제1 및 제2도전부(55 및 52)를 형성하는 단계 및; 패스 및 래치 트랜지스터(11,12,14,15)를 형성하도록 제5영역(92,102)을 형성하는 단계를 포함하는데, 상기 제1 및 제3영역(45,145 및 421)은 서로 인접하도록 놓이고 상기 제2 및 제4영역(44,134 및 422)은 서로 인접하도록 놓이며, 상기 제1도전펀트는 상기 제1 전도형을 가지며, 상기 제2도펀트는 상기 제1전도형을 가지고, 상기 제1도우즈는 상기 제2도우즈 보다 농후하며, 상기 제1전도부(55)는 상기 제3영역(421)상에 놓여 래치 트랜지스터(11,14)에 대한 게이트 전극으로 동작하고, 상기 제2전도부(52)는 상기 제4영역(422)상에 놓여 래치 트랜지스터(12,15)에 대한 게이트 전극으로 동작하며, 상기 제5영역(92,102)은 상기 1차 표면 및 상기 제1 및 제2전도부(55 및 52)의 측면에 인접하도록 놓이고, 상기 제5영역(92,102)은 상기 제1전도형과 반대인 제2전도형을 갖는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 셀 형성 방법.
  5. 다수의 스태틱 랜덤 액세스 메모리 셀을 포함하는 메모리 어레이를 형성하는 방법에 있어서, 제1전도형과, 1차 표면 및, 상기 제1차 표면에 인접한, 제1, 제2, 제3 및 제4영역(45,145,44,134,421,422)을 갖는 반도체 기판(30)을 제공하는 단계와; 상기 제1영역(45,145)을 제1도펀트에 의해 제1도우즈로 도핑하는 단계와; 상기 제2영역(44,134)을 제2도펀트에 의해 제2도우즈로 도핑하는 단계와; 적어도 하나의 필드 차단 영역(41)을 형성하는 단계와; 상기 제3 및 제4영역(421 및 422)상에 게이트 유전층(51)을 형성하는 단계와; 상기 게이트 유전층(51)상에 제1 및 제2전도부(55 및 52)를 형성하는 단계와; 패스 및 래치 트랜지스터(11,12,14,15)를 형성하도록 제5영역(92,102)을 형성하는 단계와; 상기 패스 및 래치 트랜지스터(11,12,14,15)상에 절연층(111)을 형성하는 단계 및; 상기 절연층(111)상에 부하 성분(13,16,23,26)을 형성하는 단계를 포함하는데, 상기 제1 및 제3영역(45, 145 및 421)은 서로 인접하도록 놓이고 제2 및 제4영역(44,134 및 422)은 서로 인접하도록 놓이며, 상기 제1도펀트는 상기 제1전도형을 가지며, 상기 제2도펀트는 상기 제1전도형을 가지고, 상기 제1도우즈는 상기 제2도우즈 보다 농후하며, 상기 적어도 하나의 필드 차단부(41)는 상기 제1 및 제2영역(45,145 및 44,134)상에, 상기 제3 및 제4영역(421,422)의 상부가 아니라 인접하도록 놓이며, 상기 제1전도부(55)는 상기 패스 트랜지스터(11,14)에 대해 게이트 전극으로서 동작하며 상기 메모리 어레이에 대해 워드 라인으로서 동작하고, 상기 제2전도부(52)각각은 상기 래치 트랜지스터(12,15)에 대한 게이트 전극으로서 동작하며, 상기 제5영역(92,102)은 상기 1차 표면 및 상기 제1 및 제2전도부(55,52)의 측면에 인접하도록 놓이고, 상기 제5영역(92,102)은 상기 제1전도형과 반대인 제2전도형을 가지며, 상기 부하 성분(13,16,23,26)은 저항, 트랜지스터 및, 다이오드로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 메모리 어레이 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950003820A 1994-02-28 1995-02-27 스택틱 랜덤 액세스 메모리 셀 및 그 형성 방법과, 스태틱 랜덤 액세스 메모리 어레이 및 그 형성 방법 KR950034804A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US209,170 1994-02-28
US08/209,170 US5393689A (en) 1994-02-28 1994-02-28 Process for forming a static-random-access memory cell

Publications (1)

Publication Number Publication Date
KR950034804A true KR950034804A (ko) 1995-12-28

Family

ID=22777649

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950003820A KR950034804A (ko) 1994-02-28 1995-02-27 스택틱 랜덤 액세스 메모리 셀 및 그 형성 방법과, 스태틱 랜덤 액세스 메모리 어레이 및 그 형성 방법

Country Status (4)

Country Link
US (2) US5393689A (ko)
JP (1) JPH07245349A (ko)
KR (1) KR950034804A (ko)
TW (1) TW257889B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5593907A (en) * 1995-03-08 1997-01-14 Advanced Micro Devices Large tilt angle boron implant methodology for reducing subthreshold current in NMOS integrated circuit devices
US5681778A (en) * 1995-11-27 1997-10-28 Micron Technology, Inc. Semiconductor processing method of forming a buried contact and conductive line
KR970053902A (ko) * 1995-12-30 1997-07-31 김광호 공정시간 단축형 반도체 제조방법
US5904551A (en) * 1996-04-12 1999-05-18 Lsi Logic Corporation Process for low energy implantation of semiconductor substrate using channeling to form retrograde wells
TW368719B (en) * 1996-06-29 1999-09-01 Winbond Electronics Corp Manufacturing method for via
US5869391A (en) * 1996-08-20 1999-02-09 Micron Technology, Inc. Semiconductor method of making electrical connection between an electrically conductive line and a node location, and integrated circuitry
US6174764B1 (en) * 1997-05-12 2001-01-16 Micron Technology, Inc. Process for manufacturing integrated circuit SRAM
US5923582A (en) * 1997-06-03 1999-07-13 Cypress Semiconductor Corp. SRAM with ROM functionality
US5866449A (en) * 1997-10-27 1999-02-02 Taiwan Semiconductor Manufacturing Company Ltd. Method of making polysilicon-via structure for four transistor, triple polysilicon layer SRAM cell including two polysilicon layer load resistor
JP4030198B2 (ja) * 1998-08-11 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6181608B1 (en) * 1999-03-03 2001-01-30 Intel Corporation Dual Vt SRAM cell with bitline leakage control
EP1067605A1 (en) * 1999-07-05 2001-01-10 STMicroelectronics S.r.l. Ferroelectric memory cell and corresponding manufacturing method
US6472279B1 (en) * 2001-11-05 2002-10-29 Agere Systems Inc. Method of manufacturing a channel stop implant in a semiconductor device
JP2007124343A (ja) * 2005-10-28 2007-05-17 Toshiba Corp データ保持回路
TWI571968B (zh) * 2014-11-20 2017-02-21 力晶科技股份有限公司 靜態隨機存取記憶體與其製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4574465A (en) * 1982-04-13 1986-03-11 Texas Instruments Incorporated Differing field oxide thicknesses in dynamic memory device
US4774203A (en) * 1985-10-25 1988-09-27 Hitachi, Ltd. Method for making static random-access memory device
JP2644776B2 (ja) * 1987-11-02 1997-08-25 株式会社日立製作所 半導体装置及びその製造方法
US4950620A (en) * 1988-09-30 1990-08-21 Dallas Semiconductor Corp. Process for making integrated circuit with doped silicon dioxide load elements
US5032530A (en) * 1989-10-27 1991-07-16 Micron Technology, Inc. Split-polysilicon CMOS process incorporating unmasked punchthrough and source/drain implants
US5030585A (en) * 1990-03-22 1991-07-09 Micron Technology, Inc. Split-polysilicon CMOS DRAM process incorporating selective self-aligned silicidation of conductive regions and nitride blanket protection of N-channel regions during P-channel gate spacer formation
JPH0448775A (ja) * 1990-06-15 1992-02-18 Mitsubishi Electric Corp 半導体装置
JPH0471268A (ja) * 1990-07-12 1992-03-05 Sony Corp 半導体メモリ装置
KR920013709A (ko) * 1990-12-21 1992-07-29 김광호 불휘발성 반도체 메모리장치 및 그 제조방법
JPH04318967A (ja) * 1991-04-17 1992-11-10 Toshiba Corp 半導体記憶装置及びその製造方法
US5371026A (en) * 1992-11-30 1994-12-06 Motorola Inc. Method for fabricating paired MOS transistors having a current-gain differential

Also Published As

Publication number Publication date
TW257889B (ko) 1995-09-21
US5473185A (en) 1995-12-05
US5393689A (en) 1995-02-28
JPH07245349A (ja) 1995-09-19

Similar Documents

Publication Publication Date Title
KR940003038A (ko) 정적 랜덤 억세스 메모리 셀과 수직 전계 효과 트랜지스터
KR910010725A (ko) 반도체 메모리장치 및 그 제조방법
KR950034804A (ko) 스택틱 랜덤 액세스 메모리 셀 및 그 형성 방법과, 스태틱 랜덤 액세스 메모리 어레이 및 그 형성 방법
KR960012560A (ko) 내로우 밴드갭 소오스구조를 갖춘 절연게이트장치(ig장치) 및 그 제조방법
KR930011232A (ko) 불휘발성 반도체메모리장치 및 그 제조방법
KR850002639A (ko) 반도체 기억장치
KR930020661A (ko) 반도체 디바이스
KR850000799A (ko) 호출 전용 메모리
KR860009489A (ko) 반도체 집적회로장치 및 그 제조방법
KR920020725A (ko) 초고집적 반도체 메모리장치의 제조방법
KR910001762A (ko) 디램셀의 제조방법
KR950021670A (ko) 반도체장치 및 그 제조방법
KR910020740A (ko) 반도체기억장치
KR100284656B1 (ko) 반도체 기억장치 및 그 제조방법
KR970030676A (ko) 반도체 장치 및 그 제조 방법
KR970003934A (ko) BiCMOS 반도체장치 및 그 제조방법
KR910017675A (ko) 고전압 mos트랜지스터 및 그 제조방법 과 고전압 mos 트랜지스터를 갖는 반도체 장치 및 그 제조방법
KR950004522A (ko) 차폐용 플레이트를 갖는 반도체소자 제조방법
KR950003908A (ko) 티에프티-엘시디(tft-lcd)의 저장 커패시터 구조 및 제조방법
KR960026459A (ko) 트랜지스터 제조방법
KR930011223A (ko) 바이씨모스 트랜지스터 및 그 제조방법
KR950021659A (ko) 에스램 셀 및 제조방법
KR960012518A (ko) 스태틱 랜덤 액세스 메모리 및 그 시험 방법
KR970053972A (ko) 정전기 방지용 필드 트랜지스터 및 그의 제조방법
KR940027196A (ko) 모스(mos) 트랜지스터 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid