JPH04318967A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH04318967A JPH04318967A JP3085484A JP8548491A JPH04318967A JP H04318967 A JPH04318967 A JP H04318967A JP 3085484 A JP3085484 A JP 3085484A JP 8548491 A JP8548491 A JP 8548491A JP H04318967 A JPH04318967 A JP H04318967A
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- semiconductor memory
- transistors
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
製造方法に関するものである。
製造方法に関するものである。
【０００２】
【従来の技術】半導体記憶装置、特にＳＲＡＭ（Ｓｔａ
ｔｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ ）
の平面図及びその等価回路を各々図３及び図４に示す。 このＳＲＡＭの各メモリセルは２個のトランジスタＴ１
，Ｔ２ からなるフリップフロップ回路と、２個のス
イッチングトランジスタＴ３ ，Ｔ４ と、２個の抵抗
Ｒ１ ，Ｒ２とを有している（図４参照）。図３に示す
切断線Ｘ−Ｘ′によって切断されたスイッチングトラン
ジスタＴ３ 及びＴ４ の断面を図５に示す。これらの
スイッチングトランジスタの従来の製造工程を図６を参
照して説明する。なお、図６には２個のスイッチングト
ランジスタの一方のみしか示していない。 まず半導体基板１上に素子分離酸化膜（フィールド酸化
膜ともいう）２を形成した後、熱酸化することによりダ
ミーのゲート酸化膜７を形成する（図６（ａ） 参照）
。次に、全面にレジスト膜９を形成し、スイッチングト
ランジスタのチャネル領域となるチャネル形成領域にイ
オンを打込むためにレジスト膜９をパターニングし、レ
ジスト膜９をマスクにしてチャネル形成領域全体にダミ
ーゲート酸化膜７を介してイオンの打込みを行う（図６
（ｂ）参照）。このイオンの打込み量によってスイッチ
ングトランジスタのしきい電圧値が制御される。続いて
、ダミーゲート酸化膜７を除去し、再度熱酸化を行って
ゲート酸化膜３を形成する（図６（ｃ） 参照）。その
後、図５に示すように、ゲート電極材料の膜を形成し、
パターニングすることによりゲート電極４を形成する。 そして、このゲート電極４上に絶縁膜５を形成し、この
絶縁膜５上に配線（ビット線ＢＬ，バーＢＬ）６ａ，６
ｂを形成する。
ｔｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ ）
の平面図及びその等価回路を各々図３及び図４に示す。 このＳＲＡＭの各メモリセルは２個のトランジスタＴ１
，Ｔ２ からなるフリップフロップ回路と、２個のス
イッチングトランジスタＴ３ ，Ｔ４ と、２個の抵抗
Ｒ１ ，Ｒ２とを有している（図４参照）。図３に示す
切断線Ｘ−Ｘ′によって切断されたスイッチングトラン
ジスタＴ３ 及びＴ４ の断面を図５に示す。これらの
スイッチングトランジスタの従来の製造工程を図６を参
照して説明する。なお、図６には２個のスイッチングト
ランジスタの一方のみしか示していない。 まず半導体基板１上に素子分離酸化膜（フィールド酸化
膜ともいう）２を形成した後、熱酸化することによりダ
ミーのゲート酸化膜７を形成する（図６（ａ） 参照）
。次に、全面にレジスト膜９を形成し、スイッチングト
ランジスタのチャネル領域となるチャネル形成領域にイ
オンを打込むためにレジスト膜９をパターニングし、レ
ジスト膜９をマスクにしてチャネル形成領域全体にダミ
ーゲート酸化膜７を介してイオンの打込みを行う（図６
（ｂ）参照）。このイオンの打込み量によってスイッチ
ングトランジスタのしきい電圧値が制御される。続いて
、ダミーゲート酸化膜７を除去し、再度熱酸化を行って
ゲート酸化膜３を形成する（図６（ｃ） 参照）。その
後、図５に示すように、ゲート電極材料の膜を形成し、
パターニングすることによりゲート電極４を形成する。 そして、このゲート電極４上に絶縁膜５を形成し、この
絶縁膜５上に配線（ビット線ＢＬ，バーＢＬ）６ａ，６
ｂを形成する。
【０００３】
【発明が解決しようとする課題】一般に、ＳＲＡＭの設
計する際に、最も重要なのは、メモリセルの記憶安定性
である。上述の図３乃至図４に示す、４個のトランジス
タと２個の抵抗からなる高抵抗負荷型のＥ／Ｒセルは完
全ＣＭＯＳ型のメモリセルに比べて記憶安定性が悪い。 記憶安定性を向上させるためには、駆動トランジスタＴ
１ ，Ｔ２ のゲートチャネル長Ｌ１ （図３参照）を
短く又はスイッチングトランジスタＴ３ ，Ｔ４ のゲ
ートチャネル幅Ｗ２ （図３参照）を細くするか、ある
いは駆動トランジスタＴ１ ，Ｔ２ のゲートチャネル
幅Ｗ１ を太く又はスイッチングトランジスタＴ３ ，
Ｔ４ のゲートチャネル長Ｌ２ を長くすれば良い。
計する際に、最も重要なのは、メモリセルの記憶安定性
である。上述の図３乃至図４に示す、４個のトランジス
タと２個の抵抗からなる高抵抗負荷型のＥ／Ｒセルは完
全ＣＭＯＳ型のメモリセルに比べて記憶安定性が悪い。 記憶安定性を向上させるためには、駆動トランジスタＴ
１ ，Ｔ２ のゲートチャネル長Ｌ１ （図３参照）を
短く又はスイッチングトランジスタＴ３ ，Ｔ４ のゲ
ートチャネル幅Ｗ２ （図３参照）を細くするか、ある
いは駆動トランジスタＴ１ ，Ｔ２ のゲートチャネル
幅Ｗ１ を太く又はスイッチングトランジスタＴ３ ，
Ｔ４ のゲートチャネル長Ｌ２ を長くすれば良い。
【０００４】しかしながら、駆動トランジスタＴ１ ，
Ｔ２ のゲートチャネル幅Ｗ１ を太くするか又はスイ
ッチングトランジスタＴ３ ，Ｔ４ のチャネル長Ｌ２
を長くすることは、セルサイズが増大して集積度を低
下させる。 又、駆動トランジスタＴ１ ，Ｔ２ のゲートチャネル
長Ｌ１ を短くすることは、トランジスタのショートチ
ャネル効果あるいはトランジスタの信頼性の低下が懸念
されるとともに、製造プロセス上において加工限界によ
り抗が困難であるという問題があった。又、スイッチン
グトランジスタＴ３ ，Ｔ４ のチャネル幅Ｗ２ を細
くすることは素子分離酸化膜の加工寸法精度及びバーズ
ビーク発生等を考えると限界がある。本発明は上記事情
を考慮してなされたものであって、メモリセルの集積度
を低下させることなく、記憶安定性を可及的に向上させ
ることのできる半導体記憶装置及びその製造方法を提供
することを目的とする。
Ｔ２ のゲートチャネル幅Ｗ１ を太くするか又はスイ
ッチングトランジスタＴ３ ，Ｔ４ のチャネル長Ｌ２
を長くすることは、セルサイズが増大して集積度を低
下させる。 又、駆動トランジスタＴ１ ，Ｔ２ のゲートチャネル
長Ｌ１ を短くすることは、トランジスタのショートチ
ャネル効果あるいはトランジスタの信頼性の低下が懸念
されるとともに、製造プロセス上において加工限界によ
り抗が困難であるという問題があった。又、スイッチン
グトランジスタＴ３ ，Ｔ４ のチャネル幅Ｗ２ を細
くすることは素子分離酸化膜の加工寸法精度及びバーズ
ビーク発生等を考えると限界がある。本発明は上記事情
を考慮してなされたものであって、メモリセルの集積度
を低下させることなく、記憶安定性を可及的に向上させ
ることのできる半導体記憶装置及びその製造方法を提供
することを目的とする。
【０００５】
【課題を解決するための手段】第１の発明の半導体記憶
装置は、２個の駆動トランジスタからなるフリップフロ
ップと、２個のスイッチングトランジスタとを有してい
るメモリセルを複数個備え、スイッチングトランジスタ
のチャネル形成領域に、不純物濃度の異なる少なくとも
２種類の領域が存在することを特徴とする。第２の発明
の半導体記憶装置の製造方法は、半導体基板上に素子分
離酸化膜を形成する工程と、全面にレジスト膜を形成し
、スイッチングトランジスタのチャネル形成領域の一部
分上にレジスト膜が残るようにレジスト膜をパターニン
グする工程と、このパターニングされたレジスト膜をマ
スクにしてチャネル形成領域にイオン打込みを行う工程
とを備えていることを特徴とする。
装置は、２個の駆動トランジスタからなるフリップフロ
ップと、２個のスイッチングトランジスタとを有してい
るメモリセルを複数個備え、スイッチングトランジスタ
のチャネル形成領域に、不純物濃度の異なる少なくとも
２種類の領域が存在することを特徴とする。第２の発明
の半導体記憶装置の製造方法は、半導体基板上に素子分
離酸化膜を形成する工程と、全面にレジスト膜を形成し
、スイッチングトランジスタのチャネル形成領域の一部
分上にレジスト膜が残るようにレジスト膜をパターニン
グする工程と、このパターニングされたレジスト膜をマ
スクにしてチャネル形成領域にイオン打込みを行う工程
とを備えていることを特徴とする。
【０００６】
【作用】このように構成された第１の発明の半導体記憶
装置によれば、スイッチングトランジスタのチャネル形
成領域に不純物濃度の異なる領域が存在する。これらの
濃度の異なる領域の各々のしきい値電圧は異なるため、
濃度を調整することにより、低い電源電圧印加時にしき
い値電圧の低い領域のみトランジスタ動作させて実効チ
ャネル幅を小さくでき、高い電源電圧印加時に実効チャ
ネル幅が拡がるようにできる。これにより、メモリセル
の集積度を低下させることなく、記憶安定性を可及的に
向上させることができる。又、第２の発明の半導体記憶
装置の製造方法によれば、スイッチングトランジスタの
チャネル形成領域上には、イオンが打込まれた領域と打
込まれない領域が形成される。これらの２つの領域のし
きい値電圧が異なるため、第１の発明の場合と同様の理
由によって、メモリセルの集積度を低下させることなく
、記憶安定性を可及的に向上させることができる。
装置によれば、スイッチングトランジスタのチャネル形
成領域に不純物濃度の異なる領域が存在する。これらの
濃度の異なる領域の各々のしきい値電圧は異なるため、
濃度を調整することにより、低い電源電圧印加時にしき
い値電圧の低い領域のみトランジスタ動作させて実効チ
ャネル幅を小さくでき、高い電源電圧印加時に実効チャ
ネル幅が拡がるようにできる。これにより、メモリセル
の集積度を低下させることなく、記憶安定性を可及的に
向上させることができる。又、第２の発明の半導体記憶
装置の製造方法によれば、スイッチングトランジスタの
チャネル形成領域上には、イオンが打込まれた領域と打
込まれない領域が形成される。これらの２つの領域のし
きい値電圧が異なるため、第１の発明の場合と同様の理
由によって、メモリセルの集積度を低下させることなく
、記憶安定性を可及的に向上させることができる。
【０００７】
【実施例】第２の発明による半導体記憶装置の製造方法
の一製造工程を図１を参照して説明する。この半導体記
憶装置はＳＲＡＭであり、例えば図３及び図４に示すＥ
／Ｒセルを有している。図１（ｄ） ，（ｅ） ，（ｆ
） に半導体記憶装置のスイッチングトランジスタの各
製造工程の平面図を示し、こらの平面図上に示されてい
る切断線Ｙ−Ｙ′によって切断した断面図を各々図１（
ａ） ，（ｂ） ，（ｃ） に示す。まず半導体基板１
上に素子分離用のフィールド酸化膜２を形成し、次に半
導体基板１上のトランジスタのチャネル形成領域にダミ
ーのゲート酸化膜７を形成する（図１（ａ） 参照）。 このゲート酸化膜７はトランジスタのしきい値電圧を制
御するイオン打込みの際にチャネリング防止のバッファ
層として用いられる。次に全面にレジスト膜９を堆積し
、スイッチングトランジスタのチャネル形成領域の一部
分（図１（ａ） においては中央部）上にレジスト膜９
ａが残るようにパターニングを行い、このレジスト膜９
をマスクにしてしきい値電圧制御のためにイオンを打込
む（図１（ａ） 参照）。この時、チャネル形成領域内
のイオンが打込まれた領域（例えば図１（ｂ） ，（ｅ
） に示す領域１０）はイオンが打込まれない領域（例
えば図１（ｂ） ，（ｅ） に示す領域８）よりも数ボ
ルト程度しきい値電圧が高くなるようなドーズ量のイオ
ン打込みを行う。又、このようにイオン打込みが行われ
た場合、イオン打込みがなされない領域８は、チャネル
形成領域の一部分上に残されたレジスト膜９ａのパター
ン最小寸法Ｗ２ ′まで可能となる（図１（ｂ） 参照
）。次に、レジスト膜９及び９ａを除去し、ダミーの酸
化膜７も除去する（図１（ｂ） 参照）。続いて、チャ
ネル形成領域上にゲート酸化膜３を形成し、その後、ゲ
ート電極４及び配線（図示せず）を形成することによっ
てトランジスタを形成する（図１（ｃ） 参照）。
の一製造工程を図１を参照して説明する。この半導体記
憶装置はＳＲＡＭであり、例えば図３及び図４に示すＥ
／Ｒセルを有している。図１（ｄ） ，（ｅ） ，（ｆ
） に半導体記憶装置のスイッチングトランジスタの各
製造工程の平面図を示し、こらの平面図上に示されてい
る切断線Ｙ−Ｙ′によって切断した断面図を各々図１（
ａ） ，（ｂ） ，（ｃ） に示す。まず半導体基板１
上に素子分離用のフィールド酸化膜２を形成し、次に半
導体基板１上のトランジスタのチャネル形成領域にダミ
ーのゲート酸化膜７を形成する（図１（ａ） 参照）。 このゲート酸化膜７はトランジスタのしきい値電圧を制
御するイオン打込みの際にチャネリング防止のバッファ
層として用いられる。次に全面にレジスト膜９を堆積し
、スイッチングトランジスタのチャネル形成領域の一部
分（図１（ａ） においては中央部）上にレジスト膜９
ａが残るようにパターニングを行い、このレジスト膜９
をマスクにしてしきい値電圧制御のためにイオンを打込
む（図１（ａ） 参照）。この時、チャネル形成領域内
のイオンが打込まれた領域（例えば図１（ｂ） ，（ｅ
） に示す領域１０）はイオンが打込まれない領域（例
えば図１（ｂ） ，（ｅ） に示す領域８）よりも数ボ
ルト程度しきい値電圧が高くなるようなドーズ量のイオ
ン打込みを行う。又、このようにイオン打込みが行われ
た場合、イオン打込みがなされない領域８は、チャネル
形成領域の一部分上に残されたレジスト膜９ａのパター
ン最小寸法Ｗ２ ′まで可能となる（図１（ｂ） 参照
）。次に、レジスト膜９及び９ａを除去し、ダミーの酸
化膜７も除去する（図１（ｂ） 参照）。続いて、チャ
ネル形成領域上にゲート酸化膜３を形成し、その後、ゲ
ート電極４及び配線（図示せず）を形成することによっ
てトランジスタを形成する（図１（ｃ） 参照）。
【０００８】上述の製造工程によって製造された半導体
記憶装置スイッチングトランジスタにおいては、電源電
圧Ｖｃｃがイオン打込領域１０のしきい値電圧よりも高
い場合は、チャネル領域の幅方向全体（寸法Ｗ２ で表
示される部分）が実効チャネル幅としてトランジスタ動
作し、電源電圧Ｖｃｃがイオン打込領域１０のしきい値
電圧よりも低い場合は、実効チャネル幅が見かけ上イオ
ン打込みをしていない領域８の幅Ｗ２ ′となるため、
従来の半導体記憶装置のスイッチングトランジスタに比
べて電流が絞れることになり、これにより記憶安定性が
向上する。なお、上述の製造工程においては、レジスト
膜９ａがフィールド酸化膜２の縁部にかかるほどずれな
い限り、イオン打込みがされない領域８の幅Ｗ２ ′は
一定となりうる。
記憶装置スイッチングトランジスタにおいては、電源電
圧Ｖｃｃがイオン打込領域１０のしきい値電圧よりも高
い場合は、チャネル領域の幅方向全体（寸法Ｗ２ で表
示される部分）が実効チャネル幅としてトランジスタ動
作し、電源電圧Ｖｃｃがイオン打込領域１０のしきい値
電圧よりも低い場合は、実効チャネル幅が見かけ上イオ
ン打込みをしていない領域８の幅Ｗ２ ′となるため、
従来の半導体記憶装置のスイッチングトランジスタに比
べて電流が絞れることになり、これにより記憶安定性が
向上する。なお、上述の製造工程においては、レジスト
膜９ａがフィールド酸化膜２の縁部にかかるほどずれな
い限り、イオン打込みがされない領域８の幅Ｗ２ ′は
一定となりうる。
【０００９】次に第２の発明の製造方法の他の製造工程
を図２（ａ） ，（ｂ） ，（ｃ） を参照して説明す
る。図２（ａ） ，（ｂ） は半導体記憶装置のスイッ
チングトランジスタの製造工程断面図であり、図２（ｃ
） は製造後の平面図である。この製造方法は、レジス
ト膜のパターニングにおいて図１に示す製造方法がチャ
ネル形成領域の中央部にレジスト膜９ａが残るようにパ
ターニングを行っていたのに対して、チャネル形成領域
の一端部近傍をレジスト膜９が覆うようにパターニング
したものである（図２（ａ） 参照）。そして、このレ
ジスト膜９をマスクにしてイオン打込みを行う（図２（
ａ） 参照）。その後、図１に示す製造方法と同様にレ
ジスト膜９及びダミーのゲート酸化膜７を除去すると、
チャネル形成領域にはイオンが打込まれた領域１０と打
込まれない領域８が形成される（図２（ｂ） 参照）。 続いてゲート酸化膜（図示せず）をチャネル形成領域上
に形成した、更にゲート電極４及び配線（図示せず）を
形成する（図２（ｃ） 参照）。なおこのようにして製
造されるトランジスタにおいては、イオン打込みが行わ
れない領域８のチャネル幅Ｗ２ ″は合せずれによって
幅寸法が変わるため、レジスパターン最小寸法（ぬき寸
法）よりも容易に小さくできる。以上述べたように、こ
の製造方法は図１を参照して説明した製造方法と同様の
効果を得ることができる。
を図２（ａ） ，（ｂ） ，（ｃ） を参照して説明す
る。図２（ａ） ，（ｂ） は半導体記憶装置のスイッ
チングトランジスタの製造工程断面図であり、図２（ｃ
） は製造後の平面図である。この製造方法は、レジス
ト膜のパターニングにおいて図１に示す製造方法がチャ
ネル形成領域の中央部にレジスト膜９ａが残るようにパ
ターニングを行っていたのに対して、チャネル形成領域
の一端部近傍をレジスト膜９が覆うようにパターニング
したものである（図２（ａ） 参照）。そして、このレ
ジスト膜９をマスクにしてイオン打込みを行う（図２（
ａ） 参照）。その後、図１に示す製造方法と同様にレ
ジスト膜９及びダミーのゲート酸化膜７を除去すると、
チャネル形成領域にはイオンが打込まれた領域１０と打
込まれない領域８が形成される（図２（ｂ） 参照）。 続いてゲート酸化膜（図示せず）をチャネル形成領域上
に形成した、更にゲート電極４及び配線（図示せず）を
形成する（図２（ｃ） 参照）。なおこのようにして製
造されるトランジスタにおいては、イオン打込みが行わ
れない領域８のチャネル幅Ｗ２ ″は合せずれによって
幅寸法が変わるため、レジスパターン最小寸法（ぬき寸
法）よりも容易に小さくできる。以上述べたように、こ
の製造方法は図１を参照して説明した製造方法と同様の
効果を得ることができる。
【００１０】次に、第１の発明の半導体記憶装置の一実
施例を説明する。この実施例の半導体記憶装置は、２個
の駆動トランジスタからなるフリップフロップと、２個
のスイッチングトランジスタとを有しているメモリセル
を複数個備えている。そして、スイッチングトランジス
タのチャネル形成領域には、例えば図１（ｃ） に示す
ような不純物濃度の異なる少なくとも２種類の領域８，
１０が存在する。これらの濃度の異なる領域の各々のし
きい値電圧が異なるため、濃度を調整することにより、
低い電源電圧印加時にしきい値電圧の低い領域のみトラ
ンジスタ動作させて実効チャネル幅を小さくでき、高い
電源電圧印加時に実効チャネル幅が拡がるようにできる
。これにより、メモリセルの集積度を低下させることな
く、記憶安定性を可及的に向上させることができる。な
お、本発明はＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）にも適用できることは云うまでもない。
施例を説明する。この実施例の半導体記憶装置は、２個
の駆動トランジスタからなるフリップフロップと、２個
のスイッチングトランジスタとを有しているメモリセル
を複数個備えている。そして、スイッチングトランジス
タのチャネル形成領域には、例えば図１（ｃ） に示す
ような不純物濃度の異なる少なくとも２種類の領域８，
１０が存在する。これらの濃度の異なる領域の各々のし
きい値電圧が異なるため、濃度を調整することにより、
低い電源電圧印加時にしきい値電圧の低い領域のみトラ
ンジスタ動作させて実効チャネル幅を小さくでき、高い
電源電圧印加時に実効チャネル幅が拡がるようにできる
。これにより、メモリセルの集積度を低下させることな
く、記憶安定性を可及的に向上させることができる。な
お、本発明はＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）にも適用できることは云うまでもない。
【００１１】
【発明の効果】本発明によれば、メモリセルの集積度を
低下させることなく、記憶安定性を可及的に向上させる
ことができる。
低下させることなく、記憶安定性を可及的に向上させる
ことができる。
【図１】本発明による製造方法の一製造工程を説明する
説明図。
説明図。
【図２】本発明による製造方法の他の製造工程を説明す
る説明図。
る説明図。
【図３】ＳＲＡＭのメモリセルの平面図。
【図４】図３に示すメモリセルの等価回路図。
【図５】図３に示す切断線Ｘ−Ｘ′で切断したメモリセ
ルの断面図。
ルの断面図。
【図６】半導体記憶装置の従来の製造工程を示す断面図
。
。
１ 半導体基板
２ 素子分離酸化膜
３ ゲート酸化膜
４ ゲート電極
７ ダミーのゲート電極
８ 不純物が打込まれない領域
９，９ａ レジスト膜
１０ 不純物が打込まれた領域
Claims (3)
- 【請求項１】２個の駆動トランジスタからなるフリップ
フロップと、２個のスイッチングトランジスタとを有し
ているメモリセルを複数個備え、前記スイッチングトラ
ンジスタのチャネル形成領域に、不純物濃度の異なる少
なくとも２種類の領域が存在することを特徴とする半導
体記憶装置。 - 【請求項２】前記不純物濃度の高い領域のしきい値電圧
が駆動電圧の最小値よりも高いことを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】半導体基板上に素子分離酸化膜を形成する
工程と、全面にレジスト膜を形成し、スイッチングトラ
ンジスタのチャネル形成領域の一部分上にレジスト膜が
残るように前記レジスト膜をパターニングする工程と、
このパターニングされたレジスト膜をマスクにして前記
チャネル形成領域にイオン打込みを行う工程とを備えて
いることを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085484A JPH04318967A (ja) | 1991-04-17 | 1991-04-17 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085484A JPH04318967A (ja) | 1991-04-17 | 1991-04-17 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318967A true JPH04318967A (ja) | 1992-11-10 |
Family
ID=13860192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3085484A Pending JPH04318967A (ja) | 1991-04-17 | 1991-04-17 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473185A (en) * | 1994-02-28 | 1995-12-05 | Motorola, Inc. | Static-random-access memory cell with channel stops having differing doping concentrations |
-
1991
- 1991-04-17 JP JP3085484A patent/JPH04318967A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473185A (en) * | 1994-02-28 | 1995-12-05 | Motorola, Inc. | Static-random-access memory cell with channel stops having differing doping concentrations |
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