JPH0471268A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0471268A JPH0471268A JP2184637A JP18463790A JPH0471268A JP H0471268 A JPH0471268 A JP H0471268A JP 2184637 A JP2184637 A JP 2184637A JP 18463790 A JP18463790 A JP 18463790A JP H0471268 A JPH0471268 A JP H0471268A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリ装置、特にスタティック・ラン
ダム・アクセス・メモリ （ＳＲＡＭ）に係わる。
ダム・アクセス・メモリ （ＳＲＡＭ）に係わる。
本発明は、半導体メモリ装置、特にＳＲＡＭにおいて、
そのドライバートランジスタとワードトランジスタとが
形成されるｐ型ウェル領域の、ワードトランジスタの形
成部にウェル領域の表面より内部に入り込んだ位置に注
入イオン濃度の分布のピークが位置するｎ型不純物のイ
オン注入を行うか、あるいは上述のｐ型ウェル領域のワ
ードトランジスタのチャンネル形成部の表面にｎ型不純
物のイオン注入領域を形成してｔｆｙイ’Ｆ−電圧Ｖ
Ｃｃの最低必要電圧Ｖ ｃ ｃ ａ ｌ ｎの低減化を
はかる。
そのドライバートランジスタとワードトランジスタとが
形成されるｐ型ウェル領域の、ワードトランジスタの形
成部にウェル領域の表面より内部に入り込んだ位置に注
入イオン濃度の分布のピークが位置するｎ型不純物のイ
オン注入を行うか、あるいは上述のｐ型ウェル領域のワ
ードトランジスタのチャンネル形成部の表面にｎ型不純
物のイオン注入領域を形成してｔｆｙイ’Ｆ−電圧Ｖ
Ｃｃの最低必要電圧Ｖ ｃ ｃ ａ ｌ ｎの低減化を
はかる。
ＳＲＡＭ例えば高抵抗負荷型ＳＲＡＭは、その１メモリ
セルの回路図を第４図に示すように高抵抗負荷Ｒ及びＲ
２と、ドライバートランジスタＱ１ 及びＱ２とによ
る対のインバータ回路によるフリップフロツブ回路と、
ワードトランジスタＱ３ 及びＱ、によって構成される
。
セルの回路図を第４図に示すように高抵抗負荷Ｒ及びＲ
２と、ドライバートランジスタＱ１ 及びＱ２とによ
る対のインバータ回路によるフリップフロツブ回路と、
ワードトランジスタＱ３ 及びＱ、によって構成される
。
トランジスタＱ、−Ｑ、は、絶縁ゲート型電界効果トラ
ンジスタ （以下ＭＯ３−ＦＢＴという）より成り、第
５図に示すように、通常低不純物濃度のｎ型の半導体基
体（１）に低濃度のｐ型のウェル領域（２）が選択的に
形成され、これに例えば第６図その路線的平面図を示す
配置をもって形成される。第５図において、（３）は半
導体基体（１）の表面に選択的熱酸化によって形成され
た厚い素子間分離絶縁層いわゆるＬＯＧＯ３で、（４）
は各トランジスタＱ１〜Ｑ４のゲート絶縁層、（５）は
例えば多結晶シリコン半導体層よりなる各ゲート電極を
示す。（６）は主としてゲート電極（５）及び素子間分
離絶縁層（３）をマスクとしてｎ型の不純物がイオン注
入されたｎ型のソース／ドレイン領域を示す。
ンジスタ （以下ＭＯ３−ＦＢＴという）より成り、第
５図に示すように、通常低不純物濃度のｎ型の半導体基
体（１）に低濃度のｐ型のウェル領域（２）が選択的に
形成され、これに例えば第６図その路線的平面図を示す
配置をもって形成される。第５図において、（３）は半
導体基体（１）の表面に選択的熱酸化によって形成され
た厚い素子間分離絶縁層いわゆるＬＯＧＯ３で、（４）
は各トランジスタＱ１〜Ｑ４のゲート絶縁層、（５）は
例えば多結晶シリコン半導体層よりなる各ゲート電極を
示す。（６）は主としてゲート電極（５）及び素子間分
離絶縁層（３）をマスクとしてｎ型の不純物がイオン注
入されたｎ型のソース／ドレイン領域を示す。
このようなＳＲＡＭにおいては、通常そのドライバート
ランジスタＱ１ 及びＣ２と、ワードトランジスタＱ３
及びＱ、は、第５図で説明した半導体基体（１）の共
通のウェル領域（２）に同一工程で形成される。
ランジスタＱ１ 及びＣ２と、ワードトランジスタＱ３
及びＱ、は、第５図で説明した半導体基体（１）の共
通のウェル領域（２）に同一工程で形成される。
このようなＳＲＡＭにおいて、その微細化がより進み、
そのドライバートランジスタＱ＋ 及びＣ２のゲート長
（チャンネル長）Ｌが小とされ、ナローチャンネル効果
が大きくなるにつれ、そのしきい値電圧ＶｖＭｌへの影
響を抑制する上で、ｐ型ウェル領域（２）の濃度を高め
るという方向にある。ところがこの場合ウェル領域（２
）の濃度が高められるとドライバートランジスタＱ１
及びＣ２と同時につくられるワードトランジスタＱ、
及びＣ４についても、そのしきい値電圧Ｖ、□が高くな
り、また基体効果も問題となる。
そのドライバートランジスタＱ＋ 及びＣ２のゲート長
（チャンネル長）Ｌが小とされ、ナローチャンネル効果
が大きくなるにつれ、そのしきい値電圧ＶｖＭｌへの影
響を抑制する上で、ｐ型ウェル領域（２）の濃度を高め
るという方向にある。ところがこの場合ウェル領域（２
）の濃度が高められるとドライバートランジスタＱ１
及びＣ２と同時につくられるワードトランジスタＱ、
及びＣ４についても、そのしきい値電圧Ｖ、□が高くな
り、また基体効果も問題となる。
一方、ＳＲＡＭにおいてその動作電圧Ｖ。Ｃの低減化の
要求が高まり、現在５Ｖ程度であるものを、４〜３ｖへ
と移行させることが望まれている。そこで最小必要動作
電圧Ｖ ＣＣａ ＋、の低減化が望まれる。
要求が高まり、現在５Ｖ程度であるものを、４〜３ｖへ
と移行させることが望まれている。そこで最小必要動作
電圧Ｖ ＣＣａ ＋、の低減化が望まれる。
このメモリ装置の特性を決める最低必要電圧ＶＣＣヮ１
、は次のように決まる。
、は次のように決まる。
ＶＣＣｓｌｎ−Ｖｔｌｌｏ ＋ Ｖｒｌ１ｗモΔＶＴｌ
ｌ十α −−−−（１）（ΔＶ Ｔ Ｍは基板効果に
よるしきい値電圧、αは回路上から来る値。）この式（
１）から明らかなように、基板効果によるΔＶＴ１１が
大きいほどＶ。Ｃ５Ｌｈ ’Ｉ圧は高くなり低電圧動作
を阻害する。
ｌ十α −−−−（１）（ΔＶ Ｔ Ｍは基板効果に
よるしきい値電圧、αは回路上から来る値。）この式（
１）から明らかなように、基板効果によるΔＶＴ１１が
大きいほどＶ。Ｃ５Ｌｈ ’Ｉ圧は高くなり低電圧動作
を阻害する。
つまり、このＳＲＡＭにおけるＶ。ｃ＊１、と微細化は
相客れないものである。
相客れないものである。
注入がなされる。
また、第２の本発明においては、ｐ型ウェル領域（２）
の特にワードトランジスタＱ３ 及びＱ、のチャンネル
形成部すなわちゲート部の表面に浅く不純物のイオン注
入がなされるけ。
の特にワードトランジスタＱ３ 及びＱ、のチャンネル
形成部すなわちゲート部の表面に浅く不純物のイオン注
入がなされるけ。
本発明は、上述した半導体メモリ装置特にＳＲ＾）４に
おいてその最低必要動作電圧Ｖ。Ｃａ１ｎの低減化をは
かることを主たる目的とする。
おいてその最低必要動作電圧Ｖ。Ｃａ１ｎの低減化をは
かることを主たる目的とする。
第１の本発明においては、第１図にその一例の要部の断
面図を示すように、第４図及び第５図で説明したＳＲＡ
Ｍを構成するドライバートランジスタＱ１ 及びＣ２と
、ワードトランジスタＱ３ 及びＣ４とが形成されるｐ
型ウェル領域（２）の、ワードトランジスタＱ３ 及び
Ｑ、の形成部に、ウニ、、領域（２）の表面より内部に
入り込んだ位置に注入イオン濃度のピークが位置するよ
うなｎ型不純物のイオン〔作用〕 上述の第１の発明によれば、ウェル領域（２）の表面か
ら入り込んだ領域にイオン注入の不純物濃度のピークが
存在するようなイオン注入を行うようにしたので、これ
をその後熱処理することによってその注入不純物の活性
化と拡散が行われると、ウェル領域（２）の内部から表
面に亘っての濃度がイオン注入によるｎ型不純物によっ
てｎ型不純物が相殺されて、低濃度化されることによっ
て前記（１）式のΔＶ ７ Ｈｗ 及びΔＶＴＮの双方
が減少化されることによって Ｖ。Ｃｍ１ｈ の低下が
はかられる。
面図を示すように、第４図及び第５図で説明したＳＲＡ
Ｍを構成するドライバートランジスタＱ１ 及びＣ２と
、ワードトランジスタＱ３ 及びＣ４とが形成されるｐ
型ウェル領域（２）の、ワードトランジスタＱ３ 及び
Ｑ、の形成部に、ウニ、、領域（２）の表面より内部に
入り込んだ位置に注入イオン濃度のピークが位置するよ
うなｎ型不純物のイオン〔作用〕 上述の第１の発明によれば、ウェル領域（２）の表面か
ら入り込んだ領域にイオン注入の不純物濃度のピークが
存在するようなイオン注入を行うようにしたので、これ
をその後熱処理することによってその注入不純物の活性
化と拡散が行われると、ウェル領域（２）の内部から表
面に亘っての濃度がイオン注入によるｎ型不純物によっ
てｎ型不純物が相殺されて、低濃度化されることによっ
て前記（１）式のΔＶ ７ Ｈｗ 及びΔＶＴＮの双方
が減少化されることによって Ｖ。Ｃｍ１ｈ の低下が
はかられる。
また、第２の本発明においてもそのワードトランジスタ
Ｑ、及びＱ、が形成されるチャンネル表面の濃度がｎ型
不純物のイオン注入によって低濃炭化されることが前記
（１）式におけるΔＶｙｎｗ の低減化がはかられこの
場合においてもＶ。Ｃｏｒｐ の低下がはかられる。
Ｑ、及びＱ、が形成されるチャンネル表面の濃度がｎ型
不純物のイオン注入によって低濃炭化されることが前記
（１）式におけるΔＶｙｎｗ の低減化がはかられこの
場合においてもＶ。Ｃｏｒｐ の低下がはかられる。
第１図に示した本発明装置の一例を、第２図を参照して
その製造方法の一例と共に詳細に説明する。
その製造方法の一例と共に詳細に説明する。
この場合、第２図Ａに示すように、低濃度のｎ型または
ｐ型の半導体基体（１）例えば８１基体を設け、その所
定部、すなわちメモリセル形成部にｐ型のウェル領域（
２）を、不純物の選択的拡散、イオン注入等によって形
成する。そして基体（１）の表面にバブファ層となる比
較的薄い８１０２等の下地層＜１１）を介して、低圧Ｃ
ＶＤ （化学的気相成長）法によって厚さ１０００人〜
１５００人のＳｉＮ等によりなる耐酸化マスク層（１２
）を形成し、これの上にＣＶＤによる５ｉＤ２等の大な
る厚さ例えは４０００人〜５０００人のマスク層（１３
）を全面的に形成する。
ｐ型の半導体基体（１）例えば８１基体を設け、その所
定部、すなわちメモリセル形成部にｐ型のウェル領域（
２）を、不純物の選択的拡散、イオン注入等によって形
成する。そして基体（１）の表面にバブファ層となる比
較的薄い８１０２等の下地層＜１１）を介して、低圧Ｃ
ＶＤ （化学的気相成長）法によって厚さ１０００人〜
１５００人のＳｉＮ等によりなる耐酸化マスク層（１２
）を形成し、これの上にＣＶＤによる５ｉＤ２等の大な
る厚さ例えは４０００人〜５０００人のマスク層（１３
）を全面的に形成する。
次に、第２図已に示すように、フォトリソグラフィによ
る選択的ＲＩＥ”（反応性イオンエツチング）によって
最終的に第３図で説明したドアライバートランジスタＱ
ｌ 及びＱ２ ワードトランジスタＱ３及びＱ、の
形成部以外のいわゆるフィールド部上に開口（１４）を
形成する。
る選択的ＲＩＥ”（反応性イオンエツチング）によって
最終的に第３図で説明したドアライバートランジスタＱ
ｌ 及びＱ２ ワードトランジスタＱ３及びＱ、の
形成部以外のいわゆるフィールド部上に開口（１４）を
形成する。
第２図Ｃに示すように、表面熱酸化によって比較的厚い
５ｉｎ２による素子分離絶縁層（３）を形成する。
５ｉｎ２による素子分離絶縁層（３）を形成する。
その後、主としてマスク層（１３）をイオン注入マスク
として全面的にイオン注入を行ってマスク層（１３）下
を除いて他部の３１０２による層間絶縁層（３）すなわ
ちＬＯＣＯＳ部下にｐ型の不純物例えばＢ゛をイオン注
入してチャンネルストップ領域のイオン注入領域（１４
＾）を形成する。
として全面的にイオン注入を行ってマスク層（１３）下
を除いて他部の３１０２による層間絶縁層（３）すなわ
ちＬＯＣＯＳ部下にｐ型の不純物例えばＢ゛をイオン注
入してチャンネルストップ領域のイオン注入領域（１４
＾）を形成する。
つまり、マスク層（１３）は、その厚さを、このイオン
注入時においてこれの下のゲート部下においてはイオン
注入がなされることがないように、素子間分離絶縁層（
３）との関係において設定される。
注入時においてこれの下のゲート部下においてはイオン
注入がなされることがないように、素子間分離絶縁層（
３）との関係において設定される。
第２図りに示すように、マスク層（１３）、耐酸化マス
ク層（１２）、下地層（１１）をエツチング除去し、素
子間分離絶縁層（３）の形成部以外、すなわちメモリセ
ル形成部の表面に、熱酸化による犠牲酸化膜（１６）を
形成する。次に、図示しないが、素子間分離絶縁層（３
）によって囲まれたメモリセル形成部の、ワードトラン
ジスタＱ、及びＱ、形成部のみを開口し、他部の特にド
ライバートランジスタＱＩ及びＱ２ の形成部をイオン
注入マスクとなる例えばフォトレジストによって覆い、
これと層間分離絶縁層（３）をマスクにｎ型の不純物例
えばＰ゛或いはＡｓ” をイオン注入してウェル領域（
２）のワードトランジスタの形成部に限定しない表面側
から所要の距離例えばウェル領域（２）が１μｍ程度以
上の深さである場合０，１〜０．３μｍ程度の深さに、
その不純物のピーク位置Ｒ１が来るようなイオン注入領
域（１５Ａ） を形成する。
ク層（１２）、下地層（１１）をエツチング除去し、素
子間分離絶縁層（３）の形成部以外、すなわちメモリセ
ル形成部の表面に、熱酸化による犠牲酸化膜（１６）を
形成する。次に、図示しないが、素子間分離絶縁層（３
）によって囲まれたメモリセル形成部の、ワードトラン
ジスタＱ、及びＱ、形成部のみを開口し、他部の特にド
ライバートランジスタＱＩ及びＱ２ の形成部をイオン
注入マスクとなる例えばフォトレジストによって覆い、
これと層間分離絶縁層（３）をマスクにｎ型の不純物例
えばＰ゛或いはＡｓ” をイオン注入してウェル領域（
２）のワードトランジスタの形成部に限定しない表面側
から所要の距離例えばウェル領域（２）が１μｍ程度以
上の深さである場合０，１〜０．３μｍ程度の深さに、
その不純物のピーク位置Ｒ１が来るようなイオン注入領
域（１５Ａ） を形成する。
その後、上述のイオン注入のマスク層としてのフォトレ
ジストを除去し、第２図已に示すように、軽いエツチン
グいわゆるライトエツチングによって犠牲酸化膜（１６
）をエツチング除去する。
ジストを除去し、第２図已に示すように、軽いエツチン
グいわゆるライトエツチングによって犠牲酸化膜（１６
）をエツチング除去する。
第２図Ｆに示すように、素子間分離絶縁層（３）によっ
て囲まれたメモリセル形成部に、熱酸化等によって所要
の厚さのゲート絶縁層（４）を形成する。
て囲まれたメモリセル形成部に、熱酸化等によって所要
の厚さのゲート絶縁層（４）を形成する。
この熱酸化或いは別工程の熱処理によってイオン注入領
域（１４Ａ） 及び（１５Ａ） の不純物の活性化及
び拡散を行ってそれぞれチャンネルストップ領域（１４
）と、ウェル領域（２）のワードトランジスタ形成部内
に、そのｐ型不純物を一部相殺して低濃度化した領域（
１５）を形成する。
域（１４Ａ） 及び（１５Ａ） の不純物の活性化及
び拡散を行ってそれぞれチャンネルストップ領域（１４
）と、ウェル領域（２）のワードトランジスタ形成部内
に、そのｐ型不純物を一部相殺して低濃度化した領域（
１５）を形成する。
その後、ゲート電極を構成する例えば低比抵抗多結晶シ
リコン層を全面的にＣＶＤ等によって形成し、フォトリ
ソグラフィによるパターンエツチングを行って所要の短
チャンネル長りを有するゲート電極（５）を形成する。
リコン層を全面的にＣＶＤ等によって形成し、フォトリ
ソグラフィによるパターンエツチングを行って所要の短
チャンネル長りを有するゲート電極（５）を形成する。
このゲート電極（５）及び素子間分離絶縁層（３）をイ
オン注入のマスクとしてそれぞれｎ型の不純物をイオン
注入してそれぞれソースドレイン領域（６）を形成して
目的とする例えば第６図に示したパターンのＳＲＡＭメ
モリ装置を構成する。
オン注入のマスクとしてそれぞれｎ型の不純物をイオン
注入してそれぞれソースドレイン領域（６）を形成して
目的とする例えば第６図に示したパターンのＳＲＡＭメ
モリ装置を構成する。
上述した例においては、マスク（１３）をイオン注入の
マスクとして、素子間分離絶縁層（３）を貫通してチャ
ンネルストップ領域（１４）を形成するイオン注入を行
った場合であるが、通常におけるように素子間分離絶縁
層（３）の通常におけるように素子間分離絶縁層（３）
の形成前にイオン注入によってチャンネルストップ領域
形成のイオン注入を行うという従来一般の方法を採るこ
ともできる。しかしながら、このような従来一般の方法
による場合、チャンネルストップ領域（１４）が、素子
間分離絶縁層（３）の形成時の長時間熱酸化によってメ
モリセル形成部に大きく入り込んでトランジスタ特性を
劣化させる場合がある。したがって、第２図で説明した
マスク層（１３）を形成し、ＬＯＣＯ５を行って後、こ
のマスク層をマスクとしてチャンネルストップ領域（１
４）を形成するためのイオン注入領域〈１４＾）のイオ
ン注入作業を行うことがメモリセル形成部内へのチャン
ネルストップ領域（１４）の入り込みを小さ（する上で
望ましいものである。
マスクとして、素子間分離絶縁層（３）を貫通してチャ
ンネルストップ領域（１４）を形成するイオン注入を行
った場合であるが、通常におけるように素子間分離絶縁
層（３）の通常におけるように素子間分離絶縁層（３）
の形成前にイオン注入によってチャンネルストップ領域
形成のイオン注入を行うという従来一般の方法を採るこ
ともできる。しかしながら、このような従来一般の方法
による場合、チャンネルストップ領域（１４）が、素子
間分離絶縁層（３）の形成時の長時間熱酸化によってメ
モリセル形成部に大きく入り込んでトランジスタ特性を
劣化させる場合がある。したがって、第２図で説明した
マスク層（１３）を形成し、ＬＯＣＯ５を行って後、こ
のマスク層をマスクとしてチャンネルストップ領域（１
４）を形成するためのイオン注入領域〈１４＾）のイオ
ン注入作業を行うことがメモリセル形成部内へのチャン
ネルストップ領域（１４）の入り込みを小さ（する上で
望ましいものである。
また、第２の本発明によるメモリ装置の一例を第３図を
参照して説明する。
参照して説明する。
この場合においても、第２図と同様の工程を採るものの
、この場合は、ワードトランジスタの形成部に選択的に
、特にその主として表面にイオン注入を行い、その表面
、チャンネル形成部に限定的にｎ型の不純物の注入によ
ってｐ型つェル中のｐ型不純物が相殺されて低濃度化さ
れたすなわち表面濃度が低減化された低不純物濃度領域
（１６）を形成する。
、この場合は、ワードトランジスタの形成部に選択的に
、特にその主として表面にイオン注入を行い、その表面
、チャンネル形成部に限定的にｎ型の不純物の注入によ
ってｐ型つェル中のｐ型不純物が相殺されて低濃度化さ
れたすなわち表面濃度が低減化された低不純物濃度領域
（１６）を形成する。
このようにして（１）式におけるΔＶＴＩＩＶの低減化
がはかられたメモリ装置を得る。
がはかられたメモリ装置を得る。
尚第３図において第１図及び第２図と対応する部分には
同一符号を付して重複説明を省略する。
同一符号を付して重複説明を省略する。
上述したように本発明装置によれば、前記（１）式にお
けるΔＶ７Ｈｗ及びΔＶＴＲあるいはΔＶｆｌｌの低減
化をはかることによってＶ ＣＣ＊ ｌイの低減化をは
かることができ、このＶ ＣＣｖａ ｌ ｈを３ｖ程度
にも低め得る。つまり、メモリ装置の微細化に伴うショ
ートチャンネル効果による影響を回避すべくｐ型ウェル
領域の濃度を高めることによるＶ ＣＣｍ Ｉ 、、の
上昇を低めることができるものである。
けるΔＶ７Ｈｗ及びΔＶＴＲあるいはΔＶｆｌｌの低減
化をはかることによってＶ ＣＣ＊ ｌイの低減化をは
かることができ、このＶ ＣＣｖａ ｌ ｈを３ｖ程度
にも低め得る。つまり、メモリ装置の微細化に伴うショ
ートチャンネル効果による影響を回避すべくｐ型ウェル
領域の濃度を高めることによるＶ ＣＣｍ Ｉ 、、の
上昇を低めることができるものである。
第１図及び第３図はそれぞれ本発明装置の一例の路線的
拡大断面図、第２図はその製造方法の一例の製造工程図
、第４図はＳＲＡＭのメモリセルの回路図、第５図は従
来装置の拡大断面図、第６図はその配置を示す路線的平
面図である。 （１）は半導体基体、（２）はｐ型ウェル領域、（３）
は素子間分離絶縁層、（４）はゲート絶縁層、（５）は
ゲート電ｉ、（６）はソース／ドレイン領域、（１４）
はチャンネルストップ領域、（１５）は低濃度不純物領
域である。
拡大断面図、第２図はその製造方法の一例の製造工程図
、第４図はＳＲＡＭのメモリセルの回路図、第５図は従
来装置の拡大断面図、第６図はその配置を示す路線的平
面図である。 （１）は半導体基体、（２）はｐ型ウェル領域、（３）
は素子間分離絶縁層、（４）はゲート絶縁層、（５）は
ゲート電ｉ、（６）はソース／ドレイン領域、（１４）
はチャンネルストップ領域、（１５）は低濃度不純物領
域である。
Claims (1)
- 【特許請求の範囲】 １、スタティック・ランダム・アクセス・メモリを構成
するドライバートランジスタと、ワードトランジスタと
が形成されるｐ型ウェル領域の、上記ワードトランジス
タの形成部に上記ウェル領域の表面より内部に入り込ん
だ位置に注入不純物イオン濃度分布のピークが位置する
ようにｎ型不純物のイオン注入がなされたことを特徴と
する半導体メモリ装置。 ２、スタティック・ランダム・アクセス・メモリを構成
するドライバートランジスタと、ワードトランジスタと
が形成されるｐ型ウェル領域の、上記ワードトランジス
タのチャンネル形成部表面にｎ型不純物のイオン注入が
なされたことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184637A JPH0471268A (ja) | 1990-07-12 | 1990-07-12 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184637A JPH0471268A (ja) | 1990-07-12 | 1990-07-12 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0471268A true JPH0471268A (ja) | 1992-03-05 |
Family
ID=16156719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2184637A Pending JPH0471268A (ja) | 1990-07-12 | 1990-07-12 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0471268A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473185A (en) * | 1994-02-28 | 1995-12-05 | Motorola, Inc. | Static-random-access memory cell with channel stops having differing doping concentrations |
| JP2006013092A (ja) * | 2004-06-25 | 2006-01-12 | Rohm Co Ltd | 半導体装置及びその製造方法 |
-
1990
- 1990-07-12 JP JP2184637A patent/JPH0471268A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473185A (en) * | 1994-02-28 | 1995-12-05 | Motorola, Inc. | Static-random-access memory cell with channel stops having differing doping concentrations |
| JP2006013092A (ja) * | 2004-06-25 | 2006-01-12 | Rohm Co Ltd | 半導体装置及びその製造方法 |
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