JPH09283708A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09283708A JPH09283708A JP8095718A JP9571896A JPH09283708A JP H09283708 A JPH09283708 A JP H09283708A JP 8095718 A JP8095718 A JP 8095718A JP 9571896 A JP9571896 A JP 9571896A JP H09283708 A JPH09283708 A JP H09283708A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
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Abstract
(57)【要約】
【課題】 ２極間の電位差によらずにＭＯＳ容量素子の
容量値を充分に確保でき、デバイスの高集積化にも対応
し得る半導体装置とその製造方法を提供する。 【解決手段】 Ｐ型半導体基板１の表面にＮウェル層４
を形成した後、Ｎウェル層４表面の半分の領域を覆うフ
ォトレジストパターン１３を形成し、Ｎ型不純物をイオ
ン注入することによってＮ- 拡散層１７を形成する。次
に、Ｎウェル層４表面の残りの半分の領域を覆うフォト
レジストパターン１５を形成し、Ｐ型不純物をイオン注
入することによってＰ- 拡散層１８を形成する。そし
て、ゲート絶縁膜、ゲート電極９を形成した後、ゲート
電極９の周囲にＮ+ 拡散層２３、Ｐ+拡散層２４を形成
する。
容量値を充分に確保でき、デバイスの高集積化にも対応
し得る半導体装置とその製造方法を提供する。 【解決手段】 Ｐ型半導体基板１の表面にＮウェル層４
を形成した後、Ｎウェル層４表面の半分の領域を覆うフ
ォトレジストパターン１３を形成し、Ｎ型不純物をイオ
ン注入することによってＮ- 拡散層１７を形成する。次
に、Ｎウェル層４表面の残りの半分の領域を覆うフォト
レジストパターン１５を形成し、Ｐ型不純物をイオン注
入することによってＰ- 拡散層１８を形成する。そし
て、ゲート絶縁膜、ゲート電極９を形成した後、ゲート
電極９の周囲にＮ+ 拡散層２３、Ｐ+拡散層２４を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に半導体装置内の一構成要素として
用いられる双方向ＭＯＳ容量素子とその形成方法に関す
るものである。
製造方法に関し、特に半導体装置内の一構成要素として
用いられる双方向ＭＯＳ容量素子とその形成方法に関す
るものである。
【０００２】
【従来の技術】半導体装置の一構成要素として、従来よ
りＭＯＳ容量素子がよく用いられている。そこで、従来
一般のＭＯＳ容量素子の形成方法を図８を用いて説明す
る。図８（ａ）〜（ｅ）は、Ｐ型半導体基板とＮウェル
層を用いたＭＯＳ容量素子を形成する方法を示すもので
ある。
りＭＯＳ容量素子がよく用いられている。そこで、従来
一般のＭＯＳ容量素子の形成方法を図８を用いて説明す
る。図８（ａ）〜（ｅ）は、Ｐ型半導体基板とＮウェル
層を用いたＭＯＳ容量素子を形成する方法を示すもので
ある。
【０００３】まず、図８（ａ）に示すように、Ｐ型半導
体基板１上にフォトレジストによるパターン２を形成し
た後、イオン注入種リン、イオン注入量１Ｅ１２cm-2〜
１Ｅ１４cm-2程度の条件でイオン注入を行う（イオン注
入領域を符号３で示す）。フォトレジスト２を除去した
後、１０００℃以上の熱処理を行うことによってリンを
拡散させ、Ｎウェル層４を形成する。次に、図８（ｂ）
に示すように、Ｎウェル層４上に化学的気相成長（Chem
ical Vapor Deposition,以下、ＣＶＤと記す）法等を用
いてシリコン窒化膜５を５０〜１０００ｎｍ程度成長さ
せ、その後、図８（ｃ）に示すように、９００℃以上の
熱処理を行ってフィールド酸化膜６を選択成長させるこ
とによって素子形成領域７を形成する。
体基板１上にフォトレジストによるパターン２を形成し
た後、イオン注入種リン、イオン注入量１Ｅ１２cm-2〜
１Ｅ１４cm-2程度の条件でイオン注入を行う（イオン注
入領域を符号３で示す）。フォトレジスト２を除去した
後、１０００℃以上の熱処理を行うことによってリンを
拡散させ、Ｎウェル層４を形成する。次に、図８（ｂ）
に示すように、Ｎウェル層４上に化学的気相成長（Chem
ical Vapor Deposition,以下、ＣＶＤと記す）法等を用
いてシリコン窒化膜５を５０〜１０００ｎｍ程度成長さ
せ、その後、図８（ｃ）に示すように、９００℃以上の
熱処理を行ってフィールド酸化膜６を選択成長させるこ
とによって素子形成領域７を形成する。
【０００４】次に、シリコン窒化膜５を除去した後、Ｐ
型半導体基板１表面にゲート絶縁膜８を１〜１００ｎｍ
程度形成する。そして、そのゲート絶縁膜８上の全面に
ＣＶＤ法等を用いてゲート電極膜を１００〜１０００ｎ
ｍ程度成長させた後、パターニングを行ってゲート電極
９とする。その後、図８（ｄ）に示すように、このゲー
ト電極９をマスクとして、イオン注入種リンまたはヒ
素、イオン注入量１Ｅ１４cm-2〜１Ｅ１６cm-2程度の条
件でイオン注入を行い（イオン注入領域を符号１０で示
す）、ついで、８００℃以上の熱処理を行うことによっ
てイオンを活性化させ、図８（ｅ）に示すように、Ｎ+
拡散層１１を形成する。このような工程を経てＭＯＳ容
量素子を形成していた。
型半導体基板１表面にゲート絶縁膜８を１〜１００ｎｍ
程度形成する。そして、そのゲート絶縁膜８上の全面に
ＣＶＤ法等を用いてゲート電極膜を１００〜１０００ｎ
ｍ程度成長させた後、パターニングを行ってゲート電極
９とする。その後、図８（ｄ）に示すように、このゲー
ト電極９をマスクとして、イオン注入種リンまたはヒ
素、イオン注入量１Ｅ１４cm-2〜１Ｅ１６cm-2程度の条
件でイオン注入を行い（イオン注入領域を符号１０で示
す）、ついで、８００℃以上の熱処理を行うことによっ
てイオンを活性化させ、図８（ｅ）に示すように、Ｎ+
拡散層１１を形成する。このような工程を経てＭＯＳ容
量素子を形成していた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳ容量素子においては、２極間（ウェル層〜ゲート
電極間）の電位差によってはＭＯＳ容量素子の容量値が
低下するという問題があった。すなわち、上記のような
Ｐ型半導体基板／Ｎウェル層方式の場合、Ｎウェル層の
電位よりもゲート電極の電位の方が低くなると、まず、
Ｎウェル層表面に弱反転領域が形成される。そして、ゲ
ート電極の電位をさらに低くしていくと、強反転領域が
形成される。このように弱反転領域や強反転領域が形成
されると、空乏層がゲート電極に対して直列に接続され
たような状態となるため、ＭＯＳ容量素子全体としての
容量値が約１／２〜１／５程度に低下してしまう。
ＭＯＳ容量素子においては、２極間（ウェル層〜ゲート
電極間）の電位差によってはＭＯＳ容量素子の容量値が
低下するという問題があった。すなわち、上記のような
Ｐ型半導体基板／Ｎウェル層方式の場合、Ｎウェル層の
電位よりもゲート電極の電位の方が低くなると、まず、
Ｎウェル層表面に弱反転領域が形成される。そして、ゲ
ート電極の電位をさらに低くしていくと、強反転領域が
形成される。このように弱反転領域や強反転領域が形成
されると、空乏層がゲート電極に対して直列に接続され
たような状態となるため、ＭＯＳ容量素子全体としての
容量値が約１／２〜１／５程度に低下してしまう。
【０００６】したがって、半導体装置内でＭＯＳ容量素
子を使用する場合、上記のＭＯＳ容量素子の容量値の低
下を予め考慮すると、ＭＯＳ容量素子の寸法を大きくし
ておかなければならないが、その場合、ＭＯＳ容量素子
の面積が増大することでデバイスの集積度が低くなる、
という問題が生じる。
子を使用する場合、上記のＭＯＳ容量素子の容量値の低
下を予め考慮すると、ＭＯＳ容量素子の寸法を大きくし
ておかなければならないが、その場合、ＭＯＳ容量素子
の面積が増大することでデバイスの集積度が低くなる、
という問題が生じる。
【０００７】また、特開平２−１３７２５６号公報に
は、ＭＯＳ容量素子の容量値の低下を防止するために、
同一形状のＭＯＳ容量素子を互いに逆向きに並列接続し
た構成の半導体集積回路が開示されている。ところが、
この半導体集積回路においては、ラッチアップ防止のた
めに異電位のウェル層等の距離を離す必要があるので、
結果的には集積度が低くなってしまう。
は、ＭＯＳ容量素子の容量値の低下を防止するために、
同一形状のＭＯＳ容量素子を互いに逆向きに並列接続し
た構成の半導体集積回路が開示されている。ところが、
この半導体集積回路においては、ラッチアップ防止のた
めに異電位のウェル層等の距離を離す必要があるので、
結果的には集積度が低くなってしまう。
【０００８】本発明は、上記の課題を解決するためにな
されたものであって、２極間の電位差によらずにＭＯＳ
容量素子の容量値を充分に確保できるとともに、デバイ
スの高集積化にも対応し得る半導体装置およびその製造
方法を提供することを目的とする。
されたものであって、２極間の電位差によらずにＭＯＳ
容量素子の容量値を充分に確保できるとともに、デバイ
スの高集積化にも対応し得る半導体装置およびその製造
方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、第１の導電型を有する半
導体基板の表面に第１の導電型と逆の導電型である第２
の導電型を有するウェル層が形成されるとともに、ウェ
ル層上にゲート絶縁膜、ゲート電極が順次形成され、こ
れらウェル層、ゲート絶縁膜、ゲート電極で構成される
容量素子を有する半導体装置において、ゲート電極の下
方にあたるウェル層表面の一部の領域に第１の導電型の
不純物拡散層が形成され、残りの領域に第２の導電型の
不純物拡散層が形成されていることを特徴とするもので
ある。
めに、本発明の半導体装置は、第１の導電型を有する半
導体基板の表面に第１の導電型と逆の導電型である第２
の導電型を有するウェル層が形成されるとともに、ウェ
ル層上にゲート絶縁膜、ゲート電極が順次形成され、こ
れらウェル層、ゲート絶縁膜、ゲート電極で構成される
容量素子を有する半導体装置において、ゲート電極の下
方にあたるウェル層表面の一部の領域に第１の導電型の
不純物拡散層が形成され、残りの領域に第２の導電型の
不純物拡散層が形成されていることを特徴とするもので
ある。
【００１０】また、本発明の半導体装置の製造方法は、
半導体基板の表面にウェル層を形成した後、ウェル層表
面の一部の領域を覆うマスク層を形成し、第１の導電型
の不純物または第２の導電型の不純物のいずれかをイオ
ン注入することによってウェル層表面に第１の不純物拡
散層を形成する工程と、前工程においてマスク層で覆っ
た領域以外の領域を覆うマスク層を形成し、前工程でイ
オン注入した不純物と逆導電型の不純物をイオン注入す
ることによってウェル層表面に第２の不純物拡散層を形
成する工程、を有することを特徴とするものである。そ
して、前記双方の工程における各イオン注入時のイオン
注入量を調整することにより容量素子の特性を最適化す
ることが望ましい。
半導体基板の表面にウェル層を形成した後、ウェル層表
面の一部の領域を覆うマスク層を形成し、第１の導電型
の不純物または第２の導電型の不純物のいずれかをイオ
ン注入することによってウェル層表面に第１の不純物拡
散層を形成する工程と、前工程においてマスク層で覆っ
た領域以外の領域を覆うマスク層を形成し、前工程でイ
オン注入した不純物と逆導電型の不純物をイオン注入す
ることによってウェル層表面に第２の不純物拡散層を形
成する工程、を有することを特徴とするものである。そ
して、前記双方の工程における各イオン注入時のイオン
注入量を調整することにより容量素子の特性を最適化す
ることが望ましい。
【００１１】本発明の半導体装置においては、ウェル層
表面の一部の領域がウェル層と同じ導電型となり、残り
の領域が逆の導電型となるため、ウェル層、ゲート絶縁
膜、ゲート電極で構成される容量素子の容量値は、ウェ
ル層〜ゲート電極間に与える電位差の向きや大きさによ
らずにほぼ一定となる。
表面の一部の領域がウェル層と同じ導電型となり、残り
の領域が逆の導電型となるため、ウェル層、ゲート絶縁
膜、ゲート電極で構成される容量素子の容量値は、ウェ
ル層〜ゲート電極間に与える電位差の向きや大きさによ
らずにほぼ一定となる。
【００１２】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図３を参照して説明する。本実施の形態の半導
体装置のＭＯＳ容量素子は、Ｐ型半導体基板／Ｎウェル
層方式の例である。そして、図１はＭＯＳ容量素子全体
を示す平面図、図２および図３はＮウェル層内のそれぞ
れ異なる領域における断面図（図２は図１のａ−ａ線に
沿う断面図、図３は図１のｂ−ｂ線に沿う断面図）であ
る。
を図１〜図３を参照して説明する。本実施の形態の半導
体装置のＭＯＳ容量素子は、Ｐ型半導体基板／Ｎウェル
層方式の例である。そして、図１はＭＯＳ容量素子全体
を示す平面図、図２および図３はＮウェル層内のそれぞ
れ異なる領域における断面図（図２は図１のａ−ａ線に
沿う断面図、図３は図１のｂ−ｂ線に沿う断面図）であ
る。
【００１３】まず、図１（ａ）、図２（ａ）、図３
（ａ）に示すように、Ｐ型半導体基板１上にフォトレジ
ストパターン２を形成した後、イオン注入種リン、イオ
ン注入量１Ｅ１２cm-2〜１Ｅ１４cm-2程度の条件でイオ
ン注入を行う（イオン注入領域を符号３で示す）。フォ
トレジスト２を除去した後、図１（ｂ）、図２（ｂ）、
図３（ｂ）に示すように、１０００℃以上の熱処理を行
うことによってリンを拡散させ、Ｎウェル層４を形成す
る。勿論、高エネルギーイオン注入法を用いてＮウェル
層４を形成することもできる。次に、Ｎウェル層４上に
ＣＶＤ法等を用いてシリコン窒化膜５を５０〜１０００
ｎｍ程度成長させ、パターニングした後、図１（ｃ）、
図２（ｃ）、図３（ｃ）に示すように、９００℃以上の
熱処理を行ってフィールド酸化膜６を選択成長させるこ
とにより素子形成領域７を形成する。
（ａ）に示すように、Ｐ型半導体基板１上にフォトレジ
ストパターン２を形成した後、イオン注入種リン、イオ
ン注入量１Ｅ１２cm-2〜１Ｅ１４cm-2程度の条件でイオ
ン注入を行う（イオン注入領域を符号３で示す）。フォ
トレジスト２を除去した後、図１（ｂ）、図２（ｂ）、
図３（ｂ）に示すように、１０００℃以上の熱処理を行
うことによってリンを拡散させ、Ｎウェル層４を形成す
る。勿論、高エネルギーイオン注入法を用いてＮウェル
層４を形成することもできる。次に、Ｎウェル層４上に
ＣＶＤ法等を用いてシリコン窒化膜５を５０〜１０００
ｎｍ程度成長させ、パターニングした後、図１（ｃ）、
図２（ｃ）、図３（ｃ）に示すように、９００℃以上の
熱処理を行ってフィールド酸化膜６を選択成長させるこ
とにより素子形成領域７を形成する。
【００１４】次に、シリコン窒化膜５を除去した後、Ｎ
ウェル層４の半分の領域（図１中の上半分）を覆うフォ
トレジストパターン１３（マスク層）を形成し、イオン
注入種リンまたはヒ素、イオン注入量１Ｅ１２cm-2〜１
Ｅ１４cm-2程度の条件でイオン注入を行う（イオン注入
領域を符号１４で示す）。次に、フォトレジスト１３を
除去した後、図１（ｄ）、図２（ｄ）、図３（ｄ）に示
すように、前工程でフォトレジストパターン１３を形成
しなかった残りの領域（図１中の下半分）を覆うフォト
レジストパターン１５（マスク層）を形成し、イオン注
入種ボロンまたはＢＦ2 、イオン注入量１Ｅ１２cm-2〜
１Ｅ１４cm-2程度の条件でイオン注入を行う（イオン注
入領域を符号１６で示す）。その後、８００℃以上の熱
処理を行うことによって注入したイオンを活性化させ、
Ｎ- 拡散層１７（第１の不純物拡散層）、Ｐ- 拡散層１
８（第２の不純物拡散層）をそれぞれ形成する。
ウェル層４の半分の領域（図１中の上半分）を覆うフォ
トレジストパターン１３（マスク層）を形成し、イオン
注入種リンまたはヒ素、イオン注入量１Ｅ１２cm-2〜１
Ｅ１４cm-2程度の条件でイオン注入を行う（イオン注入
領域を符号１４で示す）。次に、フォトレジスト１３を
除去した後、図１（ｄ）、図２（ｄ）、図３（ｄ）に示
すように、前工程でフォトレジストパターン１３を形成
しなかった残りの領域（図１中の下半分）を覆うフォト
レジストパターン１５（マスク層）を形成し、イオン注
入種ボロンまたはＢＦ2 、イオン注入量１Ｅ１２cm-2〜
１Ｅ１４cm-2程度の条件でイオン注入を行う（イオン注
入領域を符号１６で示す）。その後、８００℃以上の熱
処理を行うことによって注入したイオンを活性化させ、
Ｎ- 拡散層１７（第１の不純物拡散層）、Ｐ- 拡散層１
８（第２の不純物拡散層）をそれぞれ形成する。
【００１５】そして、図１（ｅ）、図２（ｅ）、図３
（ｅ）に示すように、Ｐ型半導体基板１の表面にゲート
絶縁膜８を１〜１００ｎｍ程度形成し、ついで、そのゲ
ート絶縁膜８上の全面にＣＶＤ法等を用いてゲート電極
膜を１００〜１０００ｎｍ程度成長させた後、パターニ
ングを行ってゲート電極９とする。
（ｅ）に示すように、Ｐ型半導体基板１の表面にゲート
絶縁膜８を１〜１００ｎｍ程度形成し、ついで、そのゲ
ート絶縁膜８上の全面にＣＶＤ法等を用いてゲート電極
膜を１００〜１０００ｎｍ程度成長させた後、パターニ
ングを行ってゲート電極９とする。
【００１６】その後、図１（ｆ）、図２（ｆ）、図３
（ｆ）に示すように、図１〜図３（ｃ）に示す工程と同
じ領域を覆うフォトレジストパターン１９を形成し、イ
オン注入種リンまたはヒ素、イオン注入量１Ｅ１４cm-2
〜１Ｅ１６cm-2程度の条件でイオン注入を行う（イオン
注入領域を符号２０で示す）。次に、フォトレジスト１
９を除去した後、図１（ｇ）、図２（ｇ）、図３（ｇ）
に示すように、図１〜図３（ｄ）に示す工程と同じ領域
を覆うフォトレジストパターン２１を形成し、イオン注
入種ボロンまたはＢＦ2 、イオン注入量１Ｅ１２cm-2〜
１Ｅ１４cm-2程度の条件でイオン注入を行う（イオン注
入領域を符号２２で示す）。その後、８００℃以上の熱
処理を行うことによって注入したイオンを活性化させ、
図１（ｈ）、図２（ｈ）、図３（ｈ）に示すように、ゲ
ート電極９の周囲にＮ+ 拡散層２３、Ｐ+ 拡散層２４を
それぞれ形成する。このような工程を経てＭＯＳ容量素
子が完成する。
（ｆ）に示すように、図１〜図３（ｃ）に示す工程と同
じ領域を覆うフォトレジストパターン１９を形成し、イ
オン注入種リンまたはヒ素、イオン注入量１Ｅ１４cm-2
〜１Ｅ１６cm-2程度の条件でイオン注入を行う（イオン
注入領域を符号２０で示す）。次に、フォトレジスト１
９を除去した後、図１（ｇ）、図２（ｇ）、図３（ｇ）
に示すように、図１〜図３（ｄ）に示す工程と同じ領域
を覆うフォトレジストパターン２１を形成し、イオン注
入種ボロンまたはＢＦ2 、イオン注入量１Ｅ１２cm-2〜
１Ｅ１４cm-2程度の条件でイオン注入を行う（イオン注
入領域を符号２２で示す）。その後、８００℃以上の熱
処理を行うことによって注入したイオンを活性化させ、
図１（ｈ）、図２（ｈ）、図３（ｈ）に示すように、ゲ
ート電極９の周囲にＮ+ 拡散層２３、Ｐ+ 拡散層２４を
それぞれ形成する。このような工程を経てＭＯＳ容量素
子が完成する。
【００１７】本実施の形態のＭＯＳ容量素子によれば、
Ｎウェル層４表面のうち、半分の領域がＮウェル層４と
同導電型のＮ- 拡散層１７となり、残りの半分の領域が
逆導電型のＰ- 拡散層１８となっているため、ＭＯＳ容
量素子の容量値は、２極間（Ｎウェル層４〜ゲート電極
９間）に与える電位差の向きによらずにほぼ一定とする
ことができる。その結果、優れた特性を持つ双方向ＭＯ
Ｓ容量素子を形成することができる。
Ｎウェル層４表面のうち、半分の領域がＮウェル層４と
同導電型のＮ- 拡散層１７となり、残りの半分の領域が
逆導電型のＰ- 拡散層１８となっているため、ＭＯＳ容
量素子の容量値は、２極間（Ｎウェル層４〜ゲート電極
９間）に与える電位差の向きによらずにほぼ一定とする
ことができる。その結果、優れた特性を持つ双方向ＭＯ
Ｓ容量素子を形成することができる。
【００１８】図４は、この双方向ＭＯＳ容量素子のＣ−
Ｖ特性を示すものであるが、この図に示すように、Ｎ-
拡散層１７、Ｐ- 拡散層１８を個別の領域としてみた場
合の容量特性（Ｃa-a'は図２に示すＰ- 拡散層１８領域
側の容量特性、Ｃb-b'は図３に示すＮ- 拡散層１７領域
側の容量特性を示す）は全く正反対の特性を示すが、Ｍ
ＯＳ容量素子全体として見ると、印加電圧によらずほぼ
一定の容量値が得られることがわかる（Ｃall として示
す）。さらに、Ｎ- 拡散層１７、Ｐ- 拡散層１８形成時
のイオン注入量を調節することによって、より印加電圧
に依存しないフラットな特性を得ることができる。
Ｖ特性を示すものであるが、この図に示すように、Ｎ-
拡散層１７、Ｐ- 拡散層１８を個別の領域としてみた場
合の容量特性（Ｃa-a'は図２に示すＰ- 拡散層１８領域
側の容量特性、Ｃb-b'は図３に示すＮ- 拡散層１７領域
側の容量特性を示す）は全く正反対の特性を示すが、Ｍ
ＯＳ容量素子全体として見ると、印加電圧によらずほぼ
一定の容量値が得られることがわかる（Ｃall として示
す）。さらに、Ｎ- 拡散層１７、Ｐ- 拡散層１８形成時
のイオン注入量を調節することによって、より印加電圧
に依存しないフラットな特性を得ることができる。
【００１９】また、本実施の形態のＭＯＳ容量素子で
は、図１の平面図で明らかなように、Ｎウェル層４の範
囲内でＮ- 拡散層１７、Ｐ- 拡散層１８を作り分けてい
るため、従来のＭＯＳ容量素子と比較して面積が増大す
ることもなく、このＭＯＳ容量素子構造の採用によって
集積度が低下することがない。
は、図１の平面図で明らかなように、Ｎウェル層４の範
囲内でＮ- 拡散層１７、Ｐ- 拡散層１８を作り分けてい
るため、従来のＭＯＳ容量素子と比較して面積が増大す
ることもなく、このＭＯＳ容量素子構造の採用によって
集積度が低下することがない。
【００２０】以下、本発明の第２の実施の形態を図５〜
図７を参照して説明する。本実施の形態の半導体装置の
ＭＯＳ容量素子も第１の実施の形態と同様、Ｐ型半導体
基板／Ｎウェル層方式の例である。そして、図５はＭＯ
Ｓ容量素子全体を示す平面図、図６および図７はＮウェ
ル層内のそれぞれ異なる領域における断面図（図６は図
５のａ−ａ線に沿う断面図、図７は図５のｂ−ｂ線に沿
う断面図）である。
図７を参照して説明する。本実施の形態の半導体装置の
ＭＯＳ容量素子も第１の実施の形態と同様、Ｐ型半導体
基板／Ｎウェル層方式の例である。そして、図５はＭＯ
Ｓ容量素子全体を示す平面図、図６および図７はＮウェ
ル層内のそれぞれ異なる領域における断面図（図６は図
５のａ−ａ線に沿う断面図、図７は図５のｂ−ｂ線に沿
う断面図）である。
【００２１】まず、図５（ａ）、図６（ａ）、図７
（ａ）に示すように、Ｐ型半導体基板１上にフォトレジ
ストパターン２を形成した後、イオン注入種リン、イオ
ン注入量１Ｅ１２cm-2〜１Ｅ１４cm-2程度の条件でイオ
ン注入を行う（イオン注入領域を符号３で示す）。フォ
トレジスト２を除去した後、図５（ｂ）、図６（ｂ）、
図７（ｂ）に示すように、１０００℃以上の熱処理を行
うことによってリンを拡散させ、Ｎウェル層４を形成す
る。次に、Ｎウェル層４上にＣＶＤ法等を用いてシリコ
ン窒化膜５を５０〜１０００ｎｍ程度成長させ、その
後、図５（ｃ）、図６（ｃ）、図７（ｃ）に示すよう
に、９００℃以上の熱処理を行ってフィールド酸化膜６
を選択成長させることにより素子形成領域７を形成す
る。以上の工程までは第１の実施の形態と同様である。
（ａ）に示すように、Ｐ型半導体基板１上にフォトレジ
ストパターン２を形成した後、イオン注入種リン、イオ
ン注入量１Ｅ１２cm-2〜１Ｅ１４cm-2程度の条件でイオ
ン注入を行う（イオン注入領域を符号３で示す）。フォ
トレジスト２を除去した後、図５（ｂ）、図６（ｂ）、
図７（ｂ）に示すように、１０００℃以上の熱処理を行
うことによってリンを拡散させ、Ｎウェル層４を形成す
る。次に、Ｎウェル層４上にＣＶＤ法等を用いてシリコ
ン窒化膜５を５０〜１０００ｎｍ程度成長させ、その
後、図５（ｃ）、図６（ｃ）、図７（ｃ）に示すよう
に、９００℃以上の熱処理を行ってフィールド酸化膜６
を選択成長させることにより素子形成領域７を形成す
る。以上の工程までは第１の実施の形態と同様である。
【００２２】次に、シリコン窒化膜５を除去した後、Ｎ
ウェル層４の半分の領域（図５中の上半分）を覆うフォ
トレジストパターン２６を形成し、イオン注入種リンま
たはヒ素、イオン注入量１Ｅ１４cm-2〜１Ｅ１６cm-2程
度の条件でイオン注入を行う（イオン注入領域を符号２
７で示す）。次に、フォトレジスト２６を除去した後、
図５（ｄ）、図６（ｄ）、図７（ｄ）に示すように、前
工程でフォトレジストパターン２６を形成しなかった残
りの領域（図５中の下半分）を覆うフォトレジストパタ
ーン２８を形成し、イオン注入種ボロンまたはＢＦ2 、
イオン注入量１Ｅ１４cm-2〜１Ｅ１６cm-2程度の条件で
イオン注入を行う（イオン注入領域を符号２９で示
す）。その後、図５（ｅ）、図６（ｅ）、図７（ｅ）に
示すように、８００℃以上の熱処理を行うことによって
注入したイオンを活性化させ、Ｎ+ 拡散層３０、Ｐ+ 拡
散層３１をそれぞれ形成する。
ウェル層４の半分の領域（図５中の上半分）を覆うフォ
トレジストパターン２６を形成し、イオン注入種リンま
たはヒ素、イオン注入量１Ｅ１４cm-2〜１Ｅ１６cm-2程
度の条件でイオン注入を行う（イオン注入領域を符号２
７で示す）。次に、フォトレジスト２６を除去した後、
図５（ｄ）、図６（ｄ）、図７（ｄ）に示すように、前
工程でフォトレジストパターン２６を形成しなかった残
りの領域（図５中の下半分）を覆うフォトレジストパタ
ーン２８を形成し、イオン注入種ボロンまたはＢＦ2 、
イオン注入量１Ｅ１４cm-2〜１Ｅ１６cm-2程度の条件で
イオン注入を行う（イオン注入領域を符号２９で示
す）。その後、図５（ｅ）、図６（ｅ）、図７（ｅ）に
示すように、８００℃以上の熱処理を行うことによって
注入したイオンを活性化させ、Ｎ+ 拡散層３０、Ｐ+ 拡
散層３１をそれぞれ形成する。
【００２３】そして、Ｐ型半導体基板１の表面にゲート
絶縁膜８を１〜１００ｎｍ程度形成し、ついで、そのゲ
ート絶縁膜８上にＣＶＤ法等を用いてゲート電極膜を１
００〜１０００ｎｍ程度成長させた後、パターニングを
行ってゲート電極９とする。このような工程を経てＭＯ
Ｓ容量素子が完成する。
絶縁膜８を１〜１００ｎｍ程度形成し、ついで、そのゲ
ート絶縁膜８上にＣＶＤ法等を用いてゲート電極膜を１
００〜１０００ｎｍ程度成長させた後、パターニングを
行ってゲート電極９とする。このような工程を経てＭＯ
Ｓ容量素子が完成する。
【００２４】本実施の形態のＭＯＳ容量素子では、ゲー
ト電極９下方の不純物拡散層（Ｎ+拡散層３０、Ｐ+ 拡
散層３１）の濃度が第１の実施の形態のＭＯＳ容量素子
に比べて高いため、第１の実施の形態のＭＯＳ容量素子
よりもさらに印加電圧に依存しないフラットな特性を持
つ双方向ＭＯＳ容量素子を得ることができる。
ト電極９下方の不純物拡散層（Ｎ+拡散層３０、Ｐ+ 拡
散層３１）の濃度が第１の実施の形態のＭＯＳ容量素子
に比べて高いため、第１の実施の形態のＭＯＳ容量素子
よりもさらに印加電圧に依存しないフラットな特性を持
つ双方向ＭＯＳ容量素子を得ることができる。
【００２５】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態ではＰ型半導体基板／Ｎウェル層方
式の例を挙げたが、逆にＮ型半導体基板／Ｐウェル層方
式のものにも本発明を適用することができる。また、Ｍ
ＯＳ容量素子を構成する各膜の膜厚等の具体的な数値に
関しても適宜設定することができる。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態ではＰ型半導体基板／Ｎウェル層方
式の例を挙げたが、逆にＮ型半導体基板／Ｐウェル層方
式のものにも本発明を適用することができる。また、Ｍ
ＯＳ容量素子を構成する各膜の膜厚等の具体的な数値に
関しても適宜設定することができる。
【００２６】
【発明の効果】以上、詳細に説明したように、本発明で
は、ウェル層表面のうちの一部の領域がウェル層と同導
電型の不純物拡散層となり、残りの領域が逆導電型の不
純物拡散層となっているため、ウェル層、ゲート絶縁
膜、ゲート電極で構成される容量素子の容量値は、２極
間（ウェル層〜ゲート電極間）に与える電位差の向きや
大きさによらずにほぼ一定とすることができる。その結
果、優れた特性を持つ双方向ＭＯＳ容量素子を形成する
ことができる。また、ウェル層の範囲内で異なる導電型
の不純物拡散層を作り分けるため、従来の容量素子と比
較して面積が増大することもなく、高集積化が可能とな
る。
は、ウェル層表面のうちの一部の領域がウェル層と同導
電型の不純物拡散層となり、残りの領域が逆導電型の不
純物拡散層となっているため、ウェル層、ゲート絶縁
膜、ゲート電極で構成される容量素子の容量値は、２極
間（ウェル層〜ゲート電極間）に与える電位差の向きや
大きさによらずにほぼ一定とすることができる。その結
果、優れた特性を持つ双方向ＭＯＳ容量素子を形成する
ことができる。また、ウェル層の範囲内で異なる導電型
の不純物拡散層を作り分けるため、従来の容量素子と比
較して面積が増大することもなく、高集積化が可能とな
る。
【図１】本発明の第１の実施の形態であるＭＯＳ容量素
子の形成方法を工程順を追って示すプロセスフロー図
（ＭＯＳ容量素子の平面図）である。
子の形成方法を工程順を追って示すプロセスフロー図
（ＭＯＳ容量素子の平面図）である。
【図２】同プロセスフロー図（図１のａ−ａ’線に沿う
断面図）である。
断面図）である。
【図３】同プロセスフロー図（図１のｂ−ｂ’線に沿う
断面図）である。
断面図）である。
【図４】同ＭＯＳ容量素子のＣ−Ｖ特性を示す図であ
る。
る。
【図５】本発明の第２の実施の形態であるＭＯＳ容量素
子の形成方法を工程順を追って示すプロセスフロー図
（ＭＯＳ容量素子の平面図）である。
子の形成方法を工程順を追って示すプロセスフロー図
（ＭＯＳ容量素子の平面図）である。
【図６】同プロセスフロー図（図５のａ−ａ’線に沿う
断面図）である。
断面図）である。
【図７】同プロセスフロー図（図５のｂ−ｂ’線に沿う
断面図）である。
断面図）である。
【図８】従来のＭＯＳ容量素子の形成方法を工程順を追
って示すプロセスフロー図である。
って示すプロセスフロー図である。
１ Ｐ型半導体基板 ２，１３，１５，１９，２１，２６，２８ フォトレジ
ストパターン（マスク層） ３，１０，１４，１６，２０，２２，２７，２９ イオ
ン注入領域 ４ Ｎウェル層 ５ シリコン窒化膜 ６ フィールド酸化膜 ７ 素子形成領域 ８ ゲート絶縁膜 ９ ゲート電極 １１，２３，３０ Ｎ+ 拡散層 １７ Ｎ- 拡散層 １８ Ｐ- 拡散層 ２４，３１ Ｐ+ 拡散層
ストパターン（マスク層） ３，１０，１４，１６，２０，２２，２７，２９ イオ
ン注入領域 ４ Ｎウェル層 ５ シリコン窒化膜 ６ フィールド酸化膜 ７ 素子形成領域 ８ ゲート絶縁膜 ９ ゲート電極 １１，２３，３０ Ｎ+ 拡散層 １７ Ｎ- 拡散層 １８ Ｐ- 拡散層 ２４，３１ Ｐ+ 拡散層
Claims (3)
- 【請求項１】 第１の導電型を有する半導体基板の表面
に前記第１の導電型と逆の導電型である第２の導電型を
有するウェル層が形成されるとともに、該ウェル層上に
ゲート絶縁膜、ゲート電極が順次形成され、これらウェ
ル層、ゲート絶縁膜、ゲート電極で構成される容量素子
を有する半導体装置において、 前記ゲート電極の下方にあたるウェル層表面の一部の領
域に前記第１の導電型の不純物拡散層が形成され、残り
の領域に前記第２の導電型の不純物拡散層が形成されて
いることを特徴とする半導体装置。 - 【請求項２】 第１の導電型を有する半導体基板の表面
に前記第１の導電型と逆の導電型である第２の導電型を
有するウェル層が形成されるとともに、該ウェル層上に
ゲート絶縁膜、ゲート電極が順次形成され、これらウェ
ル層、ゲート絶縁膜、ゲート電極で構成される容量素子
を有する半導体装置の製造方法において、 前記半導体基板の表面にウェル層を形成した後、該ウェ
ル層表面の一部の領域を覆うマスク層を形成し、前記第
１の導電型の不純物または第２の導電型の不純物のいず
れかをイオン注入することによって前記ウェル層表面に
第１の不純物拡散層を形成する工程と、前工程において
マスク層で覆った領域以外の領域を覆うマスク層を形成
し、前工程でイオン注入した不純物と逆導電型の不純物
をイオン注入することによって前記ウェル層表面に第２
の不純物拡散層を形成する工程、を有することを特徴と
する半導体装置の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、 前記双方の工程における各イオン注入時のイオン注入量
を調整することにより前記容量素子の特性を最適化する
ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095718A JP2795259B2 (ja) | 1996-04-17 | 1996-04-17 | 半導体装置およびその製造方法 |
| US08/837,393 US5965928A (en) | 1996-04-17 | 1997-04-17 | Semiconductor device with MOS capacitor and fabrication method thereof |
| KR1019970014178A KR100230901B1 (ko) | 1996-04-17 | 1997-04-17 | Mos 커패시터를 갖는 반도체 디바이스 및 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095718A JP2795259B2 (ja) | 1996-04-17 | 1996-04-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283708A true JPH09283708A (ja) | 1997-10-31 |
| JP2795259B2 JP2795259B2 (ja) | 1998-09-10 |
Family
ID=14145268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8095718A Expired - Fee Related JP2795259B2 (ja) | 1996-04-17 | 1996-04-17 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5965928A (ja) |
| JP (1) | JP2795259B2 (ja) |
| KR (1) | KR100230901B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319370A (ja) * | 2006-08-11 | 2006-11-24 | Sharp Corp | Ｍｏｓ型容量素子および液晶表示装置の製造方法 |
| JP2007025708A (ja) * | 2006-08-11 | 2007-02-01 | Sharp Corp | 液晶表示装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3900542B2 (ja) * | 1997-03-24 | 2007-04-04 | セイコーエプソン株式会社 | 半導体容量装置及びそれを用いた半導体装置 |
| JP4332244B2 (ja) * | 1998-10-30 | 2009-09-16 | シャープ株式会社 | Ｍｏｓ型容量素子 |
| US6320237B1 (en) * | 1999-11-08 | 2001-11-20 | International Business Machines Corporation | Decoupling capacitor structure |
| US6828638B2 (en) * | 1999-12-22 | 2004-12-07 | Intel Corporation | Decoupling capacitors for thin gate oxides |
| US6538300B1 (en) * | 2000-09-14 | 2003-03-25 | Vishay Intertechnology, Inc. | Precision high-frequency capacitor formed on semiconductor substrate |
| US7151036B1 (en) * | 2002-07-29 | 2006-12-19 | Vishay-Siliconix | Precision high-frequency capacitor formed on semiconductor substrate |
| DE10139396A1 (de) * | 2001-08-10 | 2003-01-16 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einem Varaktor |
| US7541250B2 (en) * | 2006-03-07 | 2009-06-02 | Atmel Corporation | Method for forming a self-aligned twin well region with simplified processing |
| KR20220021191A (ko) * | 2020-08-13 | 2022-02-22 | 에스케이하이닉스 주식회사 | 이미지 센싱 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4245231A (en) * | 1978-12-26 | 1981-01-13 | Motorola Inc. | Combination capacitor and transistor structure for use in monolithic circuits |
| US4816894A (en) * | 1987-01-29 | 1989-03-28 | Seiko Instruments & Electronics Ltd. | Semiconductor variable capacitance element |
| JPH06103735B2 (ja) * | 1988-11-17 | 1994-12-14 | 日本電気株式会社 | 半導体集積回路 |
| JP2740038B2 (ja) * | 1990-06-18 | 1998-04-15 | 株式会社東芝 | Ｍｏｓ（ｍｉｓ）型コンデンサー |
| US5608258A (en) * | 1995-03-16 | 1997-03-04 | Zilog, Inc. | MOS precision capacitor with low voltage coefficient |
-
1996
- 1996-04-17 JP JP8095718A patent/JP2795259B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-17 KR KR1019970014178A patent/KR100230901B1/ko not_active IP Right Cessation
- 1997-04-17 US US08/837,393 patent/US5965928A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319370A (ja) * | 2006-08-11 | 2006-11-24 | Sharp Corp | Ｍｏｓ型容量素子および液晶表示装置の製造方法 |
| JP2007025708A (ja) * | 2006-08-11 | 2007-02-01 | Sharp Corp | 液晶表示装置およびその製造方法 |
| JP4512570B2 (ja) * | 2006-08-11 | 2010-07-28 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5965928A (en) | 1999-10-12 |
| KR970072432A (ko) | 1997-11-07 |
| KR100230901B1 (ko) | 1999-11-15 |
| JP2795259B2 (ja) | 1998-09-10 |
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