KR900701046A - 상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로 - Google Patents

상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로

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KR900701046A
KR900701046A KR1019890701577A KR890701577A KR900701046A KR 900701046 A KR900701046 A KR 900701046A KR 1019890701577 A KR1019890701577 A KR 1019890701577A KR 890701577 A KR890701577 A KR 890701577A KR 900701046 A KR900701046 A KR 900701046A
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드로스트, 후흐스
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Abstract

내용 없음

Description

상보형 MOS 회로기술을 이용한 래치업 방지회로를 가진 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 반도체기판과 요형반도체 구역이 2개의 비선형 소자를 통해 접지(VSS) 및 공급전압(VDD)에 접속되어 있으며, "래치업" 효과를 야기시키는 기생 래터럴 및 버어티컬 바이폴라 트랜지스터가 도시되어 있는 CMOS 인버터의 횡단면도.
제 2도는 쇼트크 접합을 형성하는 금속 n+반도체 접합에 대한 에너지 대역도.
제 3도는 요형구역 및 기판의 옴 접촉이 쇼트키 접합으로 대체된 또다른 CMOS 인버터의 횡단면도.

Claims (13)

  1. 제 1도 전형의, 도핑된 반도체기판(Psub)과 상기 도핑된 반도체기판(Psub) 내에 삽입된 요형의, 제 2도 전형 반도체 구역(NW)을 가지는, 상보형 MOS 회로기술을 이용한 "래치업" 방지회로를 가진 집적회로에 있어서, "래치업" 방지회로가 비선형 소자(D1, D2)를 포함하며, 제 1 비선형소자(D1)의 일단은 접지(VSS)에 그리고 타단은 제 1도 전형의 도핑된 반도체 기판(Psub)에 접속되고 제 2 비선형 소자(D2)의 일단은 공급전압(VDD)에 그리고 타단은 제 2도 전형의 요형 반도체 구역(NW)에 접속되게 하는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
  2. 제 1항에 있어서, 제 1도 전형의 반도체 기판(Psub)에 제 1도 전형의 요형 반도체구역으로 대체되고 제 2도 전형의 요형 반도체 구역(NW)은 제 2도 전형 반도체기판으로 대체되며 제 1도 전형의 요형 반도체 구역은 제 2도 전형 반도체기판내로 삽입되고 제 1 비선형소자(D1)의 일단은 접지(VSS)에 그리고 타단은 제 1도 전형의 요형 반도체 구역(Psub)에 접속되며 제 2 비선형 소자(D2)의 일단은 공급전압(VDD)에 그리고 타단은 제 2도 전형의 도핑된 반도체 기판(NW)에 접속되는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
  3. 제 1항 또는 2항에 있어서, 제 1 비선형 소자의 일단은 음의 기판전위를 가진 단자로 대체되고 및/또는 제 2 비선형 소자의 일단은 공급전압(VDD)으로서 양의 전위를 가진 단자로 대체되는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
  4. 제 1항, 제 2항 또는 3항에 있어서, 비선형 소자가 쇼트키 접합(SK1, SK2)으로 형성되는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
  5. 제 4항에 있어서, 제 1도 전형의 도핑된 반도체기판(Psub)은 제 1 채널타입 FET(T1)를 그리고 제 2도 전형의 요형 반도체구역은 제 2채널타입 FET(T2)를 포함하며, 제 1 비선형소자인 쇼트키 접합(SK1)의 금속접점은 제 1채널 타입 FET(T1)의 일단 및 제 1도 전형의 도핑된 반도체기판(Psub)을 덮고 제 1 이중접점을 형성하며, 제 2 비선형 소자인 쇼트키접합(SK2)의 금속접점은 제 2채널 타입 FET(T2)의 일단 및 제 2도 전형의 요형 반도체 구역(NW)을 덮고 제 2 이중접점을 형성하는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
  6. 제 1항, 2항 또는 3항에 있어서, 비선형 소자가 다이오드소자로서 접속되어 있는 MOS 트랜지스터(T1', T2')로 구현되는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
  7. 제 6항에 있어서, 제 1채널 타입의 제 1 MOS 트랜지스터는 제2도 전형의 요형반도체구역(NW) 내에 배열되고, 제 1 MOS 트랜지스터의 일단은 제 1 MOS 트랜지스터(T1')의 게이트(G3)에 접속되며 제 1 MOS 트랜지스터(T1)의 타단은 제 1도 전형의 도핑된 반도체 기판(Psub)에 접속되고 제 2채널타입의 제 2 MOS 트랜지스터(T2')는 제 1도전형의 도핑된 반도체기판(Psub) 내에 배열되며 제 2 MOS 트랜지스터(T2')의 일단은 제 2 MOS 트랜지스터(T2')의 게이트(G4)에 접속되고 제 2 MOS 트랜지스터의 타단은 제 2도 전형의 요형반도체 구역(NW)에 접속되는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
  8. 제 1항에 있어서, 비선형 소자(D1, D2)가 매몰형 다이오드의 형태로 구형되는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
  9. 제 8항에 있어서, 비선형 소자(D1, D2)는 기판(Psub)과는 반대 도전형의 도핑된 다결정 규소(PSi)를 포함하는 것을 특징으로 하는 래치형 방지회로를 가진 집적회로.
  10. 제 8항 또는 제 9항에 있어서, 비선형 소자(D1, D2)는 요형 반도체 구역(NW)과는 반대 도전형의 다결정 규소(PSi)를 포함하는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
  11. 제 8항 내지 10항 중 어느 한 항에 있어서, 비선형 소자(D1, D2)는 공핍층 다이오드로서 형성되는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
  12. 제 8항 내지 11항 중 어느 한 항에 있어서, 비선형 소자(D1, D2)의 일단은 옴 접촉(K1, K2)을 통해 접지(VSS)에 접속되거나 다결정 규소(PSi)과는 반대 도전형의, 과도하게 도핑된 반도체구역(N3)에 접속되는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
  13. 제 8항 내지 12항 중 어느 한 항에 있어서, 비선형소자(D1, D2)의 타단은 다결정 규소(PSi)와 동일한 도전형의 도핑된 반도체 구역(P1)에 접속되거나 공핍층 다이오드를 형성하면서 확산구역(P3)을 통해 공급전위(VDD)에 접속되는 것을 특징으로 하는 래치업 방지회로를 가진 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890701577A 1987-12-23 1988-10-24 상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로 KR0136595B1 (ko)

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DE3821644A DE3821644A1 (de) 1987-12-23 1988-06-27 Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1250406B (it) * 1991-02-07 1995-04-07 Sgs Thomson Microelectronics Circuito logico cmos per alta tensione con porte logiche configurate nand e ridotto numero di transistori n-mos richiedenti una diffusione graduata limitatamente al solo drain
US5552338A (en) * 1994-09-26 1996-09-03 Intel Corporation Method of using latchup current to blow a fuse in an integrated circuit
DE69528958T2 (de) * 1995-01-31 2003-09-11 St Microelectronics Srl Monolitische Ausgangsstufe mit Eigenbeschirmung gegen Latch-up-Phänomene
JPH09199607A (ja) * 1996-01-18 1997-07-31 Nec Corp Ｃｍｏｓ半導体装置
DE10111462A1 (de) * 2001-03-09 2002-09-19 Infineon Technologies Ag Thyristorstruktur und Überspannungsschutzanordnung mit einer solchen Thyristorstruktur
US7132696B2 (en) 2002-08-28 2006-11-07 Micron Technology, Inc. Intermeshed guard bands for multiple voltage supply structures on an integrated circuit, and methods of making same
US7773442B2 (en) 2004-06-25 2010-08-10 Cypress Semiconductor Corporation Memory cell array latchup prevention
US9842629B2 (en) 2004-06-25 2017-12-12 Cypress Semiconductor Corporation Memory cell array latchup prevention

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0084000A3 (en) * 1982-01-11 1985-07-10 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Cmos device
JPS58197870A (ja) * 1982-05-14 1983-11-17 Hitachi Ltd 半導体装置
JPS58225664A (ja) * 1982-06-22 1983-12-27 Sanyo Electric Co Ltd Ｃ−ｍｏｓ集積回路
JPS5969956A (ja) * 1982-10-15 1984-04-20 Nec Corp 半導体装置
DE3379009D1 (en) * 1982-10-18 1989-02-23 Philips Nv Semiconductor structure having a voltage level shifter
JPS60117654A (ja) * 1983-11-30 1985-06-25 Toshiba Corp 相補型半導体装置
JPS61154157A (ja) * 1984-12-27 1986-07-12 Nec Corp 半導体集積回路
GB2171249A (en) * 1985-02-14 1986-08-20 Siliconix Ltd Improved monolithic integrated circuits

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Publication number Publication date
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US5126816A (en) 1992-06-30
KR0136595B1 (ko) 1998-04-29
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DE3821644A1 (de) 1989-12-28
EP0391923B1 (de) 1994-06-01
JP2808543B2 (ja) 1998-10-08
JPH03501792A (ja) 1991-04-18
HK59996A (en) 1996-04-12
WO1989006047A1 (en) 1989-06-29
DE3889920D1 (de) 1994-07-07

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