KR100199438B1 - 반도체 장치 - Google Patents

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KR100199438B1
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끼요노리 오구라
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아끼구사 나오유끼
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Abstract

본 발명은 제2소자의 전류 흘림능력을 유지한 채로 제2소자의 접합용량을 저감할 수 있는 반도체장치를 제공하는데 있다.
p-형반도체기판(2) 내에는 고농도의 p-형웰확산영역(3)이 형성되고 동영역(3)내에는 n+형 확산영역(4)이 형성된다. 반도체기판(2)내에는 n+형확산영역(5)이 형성된다. 양 확산영역(4, 5)은 필드산화막(6)에 의해서 소자분리된다. 확산영역(5)의 제1단부는 외부입력단자로부터 신호를 전달하기위한 알루미늄배선(8) 접속되고, 제2 단부는 입력회로에 신호를 전달하기 위한 알류미늄배선(12)에 접속된다. 확산영역(5)과 반도체기판(2)에 의해서 입력회로의 보호를 위한 pn접합다이오드가 구성된다. 확산영역(4)은 저전원라인으로부터 뻗어있는 알루미늄배선(10)에 접속된다.

Description

반도체장치
본 발명은 반도체장치에 관한 것으로, 구체적으로는 MOS 형트랜지스터의 접합용량의 저감에 관한 것이다.
최근, 컴퓨터시스템, 예를들어 퍼스널컴퓨터의 고속화 및 기억 용량의 대용량화에 따라, 동일한 시스템보드상에 다수의 반도체기억장치가 탑재되어 있다. 이들 다수의 반도체기억장치의 입출력회로부, 예를들어, 어드레스 버퍼가 동일한 버스신호선에 접속되어 있다. 이 때문에, 컴퓨터 시스템의 동작속도를 고속화하기 위해서는 버스신호선으로 이어지는 부하용량은 저감할 필요가 있어 각 반도체기억장치의 입출력회로부의 용량을 저감할 수 있는 것이 요망되고 있다.
제9도는 종래의 반도체장치(61)의 입력회로에 구비된 보호회로를 나타낸다. 제9(b)도에 나타낸 바와 같이, p--형반도체기판(62)내에는 p-형웰확산영역(63)이 형성되고, p-형웰확산영역(63) 내에는 한쌍의 n+형확산영역(64, 65)이 형성되고 있다. 양 n+형확산영역(64, 65)은 p-형반도체기판(62)의 표면에 형성된 필드산화막(66)에 의해서 소자분리되어 있다. 양 n+형확산영역(64, 65)은 필드산화막(66)대신에 게이트(도시생략)를 형성함으로서 nMOS 트랜지스터의 소스 및 드레인이 된다. 반도체장치(61)의 표면에는 절연막(67)이 형성되어 있다.
반도체장치의 외부입력단자(도시생략)로부터 신호를 전달하기위한 알루미늄배선(68)은 콘택트(69)에 의해서 n+형확산영역(65)에 접속되어 있다. 접지측의 저전원라인(도시생략)으로부터 뻗어있는 알루미늄배선(70)은 콘택트(71)에 의해서 n+형확산영역(64)에 접속되어 있다.
또, 제9(a)도에 나타낸 바와 같이, 입력회로(도시생략)에 신호를 전달하기위한 알루미늄배선(72)은 콘택트(73)를 거쳐서 n+형확산영역(65)에 접속되어 있다.
상기한 바와 같이 구성된 반도체장치(61)에서는 외부입력단자에 입력되는 통상의 전압수준 신호는 알루미늄배선(68)을 거쳐서 n+형확산영역(65)으로 전달되고, 또 알루미늄배선(72)을 거쳐서 입력회로로 전달된다. 또 외부입력단자에 정(+)의 정전기가 흘러들어 가 알루미늄배선(68)을 거쳐서 n+형확산영역(65)에 전달되며, n+형확산영역(65)과 p-형웰확산영역(63)의 pn접합이 파괴를 일으켜, n+형확산영역(65)으로부터 p-형웰확산영역(63)으로 전류가 흐른다. p-형웰확산영역(63)과 n+형확산영역(64)은 순방향의 pn접합이기 때문에, 이 p-형웰확산영역(63)으로부터 n+형확산영역(64)으로 전류가 흐르고, 알루미늄배선(70)을 거쳐서 저전원라인으로 흐른다. 그 결과, 입력회로에 정전기가 전달되는 일이 없고, 입력회로는 정전파괴로부터 보호된다.
또, 제10도는 종래의 CMOS 반도체장치(75)를 나타낸다. p--형반도체기판(62)내에는 p-형웰확산영역(63)이 형성되어 있다. p-형웰확산영역(63)내에는 게이트(77) 및 한쌍의 n+형확산영역(78, 79)으로 되는 nMOS 트랜지스터(76)와, 게이트(81) 및 한쌍의 n+형확산영역(82, 83)으로 되는 nMOS 트랜지스터(80)가 형성되어 있다. 양 nMOS 트랜지스터(76, 80)는 p--형반도체기판(62)의 표면에 형성된 필드산화막(66)에 의해서 소자분리되어 있다. 또 p--형반도체기판(62)내에는 n-형웰확산영역(85)이 형성되어 있다. n-형웰확산영역(85)내에는 게이트(87) 및 한쌍의 p+형확산영역(88, 89)으로 되는 pMOS 트랜지스터(86)가 형성되어 있다. 또, 제10도에 있어서, 반도체장치(75)의 표면의 절연막은 생략되어 있다.
상기한 바와 같이 구성된 반도체장치(75)에서는 양nMOS 트랜지스터(76, 80)는 공통의 p-형웰확산영역(63)내에 형성되어 있기 때문에, 양트랜지스터(76, 80)의 임계치전압을 정밀도 좋게 조정할 수 있다.
그런데, 제9도에 나타낸 반도체장치(61)에 있어서, 입력회로부의 용량을 저감하기 위해서는 n+형확산영역(65)과 p-형웰확산영역(63)의 접합용량을 저감한다. 즉, n+형확산영역(65)과 p-형웰확산영역(63)의 접합면적(보다 엄밀히 말하면 접합부분의 길이)을 작게 하지 않으면 않된다. 그러나, n+형확산영역(65)과 p-형웰확산영역(63)의 접합면적을 작게 하면, 전류를 흘리는 능력(콘덕턴스)이 저하하여, 외부입력단자에 인가된 정전기(전하)가 저전원라인측으로 빠져나가기 어렵게 되어, 정전기에 대한 내성이 저하된다.
또, 제10도에 나타낸 반도체장치(75)의 동작속도의 고속화를 도모하기 위해서는 nMOS 트랜지스터(76, 80)의 n+형확산영역(78, 79, 82, 83)과 p-형웰확산영역(63)의 접합용량 및 pMOS 트랜지스터(86)의 p+형확산영역(88, 89)과 n-형웰확산영역(85)의 접합용량을 저감한다. 즉, 이들의 접합면적(보다 엄밀히 말하면 접합부분의 길이)를 작게 하지 않으면 안된다. 그러나, 이들의 접합면적을 작게 하면, 트랜지스터(76, 80, 86)의 콘덕턴스가 저하하여, 그만큼 트랜지스터의 부하를 구동하는 능력이 저하된다. 결과적으로 반도체장치(75)의 동작속도의 고속화를 도모할 수 없다.
본 발명은 상기한 문제점을 해결하기 위해서 행해진 것으로서, 그 목적은 제2 소자의 전류를 흘리는 능력을 유지하면서, 제2 소자의 접합용량을 저감할 수 있는 반도체장치를 제공하는 데에 있다.
상기한 목적을 달성하기 위해서, 청구항1의 발명은 제1 도전형의 반도체기판내에, 동반도체기판과 동일한 도전형이고, 또한 반도체기판보다도 고농도의 제1 도전형의 웰영역을 형성하여, 이 웰확산영역에는 반도체기판의 도전형과는 다른 제2 도전형의 제1 소자를 형성함과 동시에, 반도체기판내에는 반도체기판의 도전형과는 다른 제2 도전형의 제2소자를 형성하고, 제1 및 제2 소자를 필드산화막으로 분리했다.
청구항2의 발명은 필드산화막의 바로 아래에 있어서, 제1 및 제2 소자에 인접하도록 고농도의 제1 도전형의 채널컷용확산영역을 형성했다.
청구항3의 발명은 그 경계가 필드산화막 바로 아래에 있어서, 웰확산영역을 제1 소자 및 제2 소자의 거의 중앙에 위치하도록 형성했다.
청구항4의 발명은 제2 소자는 제1 및 제2 단부를 구비하고, 제1단부는 외부입력단자에 접속되고, 제2 단부는 입력회로에 접속되고, 제2 소자 및 반도체기판은 입력회로를 보호하기위한 pm 접합다이오드를 구성하는 것을 포함한다.
청구항5의 발명은 제1 소자 및 제2 소자를 nMOS 트랜지스터로 했다.
청구항6의 발명은 제1 소자 및 제2 소자를 pMOS 트랜지스터로 했다.
제1(a)도는 제1형태의 반도체장치의 평면도이도, (b)는 제1(a)도의 A-A선 단면도.
제2도는 제2 형태의 반도체장치를 나타낸 단면도.
제3도는 제3 형태의 반도체장치를 나타낸 단면도.
제4도는 제4 형태의 반도체장치를 나타낸 단면도.
제5도는 제5 형태의 반도체장치를 나타낸 단면도.
제6도는 제6의 형태의 반도체장치를 나타낸 단면도.
제7도는 제7의 형태의 반도체장치를 나타낸 단면도.
제8도는 제8 형태의 반도체장치를 나타낸 단면도.
제9(a)도는 종래의 반도체장치의 평면도이고, (b)는 제9(a)도의 B-B선 단면도.
제10도는 종래의 반도체장치를 나타낸 단면도.
청구항1의 발명에 의하면, 제2 소자는 불순물농도가 낮은 반도체기판내에 형성되기 때문에, 제2 소자와 반도체기판의 집합면적을 작게하지 않아도 되며, 제2 소자의 전류를 흘리는 능력을 유지하면서, 제2 소자와 반도체기판의 접합용량을 저감할 수 있다.
청구항2의 발명에 의하면, 채널컷용확산영역에 의해서 접합내압이 높게 되어, 제2 소자로부터 제1 소자로의 접합리크가 발생할 우려가 낮아지게 된다.
청구항3의 발명에 의하면, 웰확산영역을 형성하기위한 불순물의 주입시의 마스크 또는 레티클(reticle)의 위치 맞춤이 용이하게 되는 동시에, 불순물의 열확산 제어가 용이하게 되어, 제조마진의 향상 및 제품의 품질의 향상을 도모할 수 있다.
청구항4의 발명에 의하면, 외부입력단자에 인가된 정전기에 대한 내성이 유지된 채로, 제2 소자와 반도체기판의 접합용량이 저감된다.
청구항5의 발명에 의하면, 제1 및 제2 소자로서의 nMOS 트랜지스터의 콘덕턴스는 유지된채로, 제2 소자와 반도체기판의 접합용량이 저감된다.
청구항6의 발명에 의하면, 제1 및 제2 소자로서의 pMOS 트랜지스터의 콘덕턴스는 유지된채로, 제2 소자와 반도체기판돠의 접합용량이 저감된다.
이하, 본 발명의 제1실시 형태의 반도체장치를 제1도에 따라서 설명한다.
제1도는 본형태의 반도체장치(1)의 입력회로에 구비된 보호회로를 나타낸다. 제1(b)도에 나타낸 바와 같이, 제1도 전형의 반도체기판으로서의 p--형반도체기판(2)내에는 반도체기판(2)보다도 고농도의 제1도전형의 웰확산영역으로서의 p-형웰확산영역(3)이 형성되어 있다. p-형웰확산영역(3)내에는 제2도전형의 제1 소자로서의 n+형확산영역(4)이 형성되어 있다.
또한, p--형반도체기판(2) 내에는 제2도전형의 제2소자로서의 n+형확산영역(5)이 형성되어 있다. 양 n+형확산영역(4, 5)은 p--형반도체기판(2)의 표면에 형성된 필드산화막(6)애 의해서 소자분리되어 있다. 반도체장치(1)의 표면에는 절연막(7)이 형성되어 있다. p-형웰확산영역(3)의 경계(B1)는 필드산화막(6)의 바로 아래에 있어, n+형확산영역(4)측에 위치하도록 형성되어 있다.
제1(a)도에 나타낸 바와 같이 n+형확산영역(5)은 제1및 제2단부를 구비하고 있다. n+형확산영역(5)의 제1단부는 외부입력단자(도시생략)로부터 신호를 전달하기 위한 알루미늄배선(8)에 대해서 콘택트(9)에 의해서 접속되어 있다. n+형확산영역(5)의 제2 단부는 입력회로(도시생략)에 신호를 전달하기 위한 알루미늄배선(12)에 대해서 콘택트(13)에 의해서 접속되어 있다. 본형태에 있어서, n+형확산영역(5)과 p-형반도체기판(2)에 의해서 입력회로를 보호하기 위한 pn 접합다이오드가 구성되어 있다.
n+형확산영역(4)은 접지측의 저전원라인(도시생략)으로부터 뻗어있는 알루미늄배선(10)에 대해서 콘택트(11)에 위해서 접속되어 있다.
상기한 바와 같이 구성된 반도체장치(1)에서는 외부입력단자에 입력되는 통상의 전압수준의 신호는 알루미늄배선(8)을 거쳐서 n+형확산영역(5)으로 전달되고, 또 알루미늄배선(12)을 거쳐서 입력회로로 전달된다. 또, 외부입력단자에 정의 정전기가 들어 가 알루미늄배선(8)을 거쳐서 n+형확산영역(5)에 전달되면, n+형확산영역(5)과 p--형반도체기판(2)의 pn 접합이 파괴를 일으켜, n+형확산영역(5)으로부터 p--형반도체기판(2)로 전류가 흐른다. p-형웰확산영역(3)과 n+형확산영역(4)은 순방향의 pn 접합이기 때문에, p--형반도체기판(2)으로부터 p-형웰확산영역(3)을 거쳐서 n+형확산영역(4)으로 전류가 흘러, 알루미늄배선(10)을 거쳐서 저전원라인으로 흐른다. 그 결과, 입력회로에 정전기가 전달되는 일이 없고, 입력회로는 정전파괴로부터 보호된다.
그런데, 본 형태로서는 n+형확산영역(5)이 p-형웰확산영역내에 형성되어 있지 않고, p--형반도체기판(2)에 직접형성되어 있다. 일반적으로, pn 접합의 접합용량(C)은 이하 식으로 표시된다.
q : 전자의 전하량 1.6×10-19C
εs1: 반도체의 유전율 11.9
ε0 : 진공의 유전율 8.85×10-14F/cm
NA: 억셉터불순물농도(기판 또는 p-형웰의 농도에 대응)
ND: 도너불순물농도( n+형확산영역의 농도에 대응)
ni: 진정반도체의 캐리어농도
k : 볼쯔만정수 1.38×10-23
φ : 빌트인전압
NA≪ ND가 되도록 불순물주입량을 제어하기 때문에, 상기 식(1), (2)은
와 근사할 수 있다.
따라서, 본 형태의 반도체장치는 p--형반도체기판(2)의 억셉터불순물농도가 p-형웰확산영역(3) 보다도 약 1자릿 수 정도 얇다고 하면, n+형확산영역(5)과 p--형반도체기판(2)의 접합용량은 n+형확산영역(4)과 p-형웰확산영역(3)의 접합용량의 약 1/3로 저감된다.
이와 같이, 본실시 형태의 반도체장치(1)는 n+형확산영역(5)의 형상, 즉, n+형확산영역(5)과 p--형반도체기판(2)의 접합면적을 작게하지 않아도 되고, 외부입력단자에 인가된 정전기에 대한 내성을 유지한채로, n+형확산영역(5)과 p--형반도체기판(2)의 접합용량을 저감할 수 있다.
다음에, 본 발명의 제2실시 형태의 반도체장치를 제2도에 따라서 설명한다. 설명의 편의상, 제1도와 같은 구성에 대해서는 동일한 부호를 붙이고 그 설명을 일부 생략한다.
본형태의 반도체장치(15)는 입력회로에 구비된 보호회로를 나타내고, 반도체장치(15)에는 필드산화막(6) 바로 아래에 있어, 고농도의 제1 도전형인 p++형 채널컷용 확산영역(16)이 n+형확산영역(4, 5)에 인접하도록 형성되어 있다.
p++형채널컷용확산영역(16)은 필드산화막(6)을 형성하기 위해서, 반도체기판(2)의 표면에 구비되는 실리콘질화막(n+형확산영역(4, 5)의 형성위치에 구비됨)을 마스크로 함으로서 위치맞춤을 자유롭게 하고, p형불순물의 주입을 행하는 동시에, 적당한 열확산을 행하여 형성한다.
따라서, 본실시의 형태의 반도체장치(15)는 p++형 채널컷용확산영역(16)의 의해서 접합내압이 높게 되어, n+형확산영역(5)으로부터 n+형확산영역(4)으로의 접합리크의 발생의 우려를 저감할수 있다.
다음에, 본 발명의 제3실시 형태의 반도체장치(18)를 제3도에 따라서 설명한다. 설명의 편의상, 제1도의 같은 구성에 대해서는 동일한 부호를 붙이고 그 설명은 일부생략한다.
본형태의 반도체장치(18)는 입력회로에 구비된 보호회로를 나타내고, 반도체장치(18)에는 필드산화막(6)의 바로 아래에 있어서, p++ 형채널컷용 확산영역(16)이 n+형확산영역(4, 5)에 인접하도록 형성되는 동시에, p-형웰확산영역(3)의 경계(B2)가 양 n+형확산영역(4, 5)의 거의 중앙에 위치하도록 형성되어 있다.
따라서, 본 형태의 반도체장치(18)는 제2형태의 반도체장치(15)와 같은 효과가 있다. 또, 본 형태의 반도체장치(18)는 p-형웰확산영역(3)의 경계(B2)가 n+형확산영역(4, 5)의 거의 중앙에 위치하도록 형성되어 있기 때문에, p-형웰확산영역(3)을 형성하기위한 불순물의 주입시의 마스크 또는 레티클의 위치맞춤이 용이하게 되는 동시에, p형불순물의 열확산의 제어가 용이하게 되어, 제조마진의 향상 및 제품의 품질 향상을 도모할 수 있다.
다음에, 본 발명의 제4실시 형태의 반도체장치(21)를 제4도에 따라서 설명한다.
제4도는 본형태의 반도체장치(21)의 입력회로에 구비된 보호회로를 나타낸다. 제1 도전형의 반도체기판으로서의 n--형반도체기판(22)내에는 반도체기판(22)보다도 고농도의 제1도 전형의 웰확산영역으로서의 n-형웰확산영역(23)이 형성되어 있다. n-형웰확산영역(23)내에는 제2도 전형의 제1 소자로서의 p+형확산영역(24)이 형성되어 있다.
또, n--형반도체기판(22)내에는 제2도 전형의 제2 소자로서의 p+형확산영역(25)이 형성되어 있다. 양 p+형확산영역(24, 25)은 n--형반도체기판(22)의 표면에 형성된 필드산화막(6)에 의해서 소자분리되어 있다. n-형웰확산영역(23)의 경계(B3)는 필드산화막(6)의 바로 아래에 있어서, p+형확산영역(24)측에 위치하도록 형성되어 있다.
그리고, p+형확산영역(25)에 대해서 상기 외부입력단자 및 입력회로가 접속되는 동시에, p+형확산영역(24)에 대해서 상기 저전원라인이 접속된다. 본형태에 있어서, p+형확산영역(25)과 n--형반도체기판(22)에 의해서 입력회로를 보호하기 위한 pn접합다이오드가 구성되어 있다.
상기한 바와 같이 구성된 반도체장치(21)에서는 외부입력단자에 입력되는 통상의 전압수준의 신호는 p+형확산영역(25)을 거쳐서 입력회로로 전달된다. 또, 외부입력단자에 부의 정전기가 들어 가 이것이 p+형확산영역(25)에 전달되면, p+형확산영역(25)과 n--형반도체기판(22)의 pn접합이 파괴를 일으켜, p+형확산영역(24)으로부터 n-형웰확산영역(23) 및 n--형반도체기판(22)을 거쳐서 p+형확산영역(25)으로 전류가 흐른다. 그 결과, 입력회로에 정전기가 전달되는 일이 없고, 입력회로는 정전파괴로부터 보호된다.
그런데, 본 형태에서는 p+형확산영역(25)이 n-형웰확산영역내에 형성되어 있지 않고, n--형반도체기판(22)에 직접형성되어 있다. 따라서, 본형태의 반도체장치(21)는 p--형반도체기판(2)의 억셉터불순물농도가 p-형웰확산영역(3)보다도 약1자릿 수 정도 얇다고 하면, p+형확산영역(25)과 n--형반도체기판(22)의 접합용량은 p+형확산영역(24)과 n-형웰확산영역(23)의 접합용량의 약 1/3로 저감된다. 이 때문에, 본 실시의 형태의 반도체장치(21)는 p+형확산영역(25)의 형상, 즉, p+ 형확산영역(25)과 n--형반도체기판(22)의 접합면적을 작게하지 않아도 되며, 외부입력단자에 인가된 정전기에 대한 내성을 유지한채로 p+형확산영역(25)과 n--형반도체기판(22)의 접합용량을 저감할 수 있다.
다음에, 본 발명의 제5실시의 형태의 반도체장치를 제5도에 따라서 설명한다. 설명의 편의상, 제4도와 같은 구성에 대해서는 동일한 부호를 붙이고 그 설명은 일부생략한다.
본 형태의 반도체장치(27)는 입력회로에 구비된 보호회로를 나타내고, 반도체장치(27)에는 필드산화막(6)의 바로 아래에 있어서, 고농도의 제1도 전형인 n++형채널컷용확산영역(27)이 p+형확산영역(24, 25)에 인접하도록 형성되어 있다.
n++형채널컷용확산영역(28)은 필드산화막(6)을 형성하기 위해서, 반도체기판(22)의 표면에 구비되는 실리콘질화막(p+형확산영역(24, 25)의 형성위치에 구비됨)을 마스크로 함으로서 위치맞춤이 자유로워, n형불순물의 주입을 행함과 동시에, 알맞는 열확산을 행하여 형성한다.
따라서, 본실시 형태의 반도체장치(27)는 n++형채널컷용확산영역28에 의해서 접합내압이 높게 되어, p+형확산영역(25)으로부터 p+형확산영역(24)으로의 접합리크의 발생 우려를 저감할 수 있다.
다음에, 본 발명의 제6실시형태의 반도체장치(30)를 제6도에 따라서 설명한다. 설명의 편의상, 제4도와 같은 구성에 대해서는 동일한 부호를 붙이고 그 설명을 일부생략한다.
본 형태의 반도체장치(30)는 입력회로에 구비된 보호회로를 나타내고, 반도체장치(30)에는 필드산화막(6)의 바로 아래에 있어서, n++형채널컷용확산영역(28)이 p+형확산영역(24, 25)에 인접하도록 형성되는 동시에, n-형웰확산영역(23)의 경계(B4)가 양 n+형확산영역(24, 25)의 거의 중앙에 위치하도록 형성되어 있다.
따라서, 본 형태의 반도체장치(30)는 제5형태의 반도체장치(27)와 같은 효과가 있다. 또한, 본형태의 반도체장치(30)는 n-형웰확산영역(23)의 경계(B4)가 p+형확산영역(24, 25)의 거의 중앙에 위치하도록 형성되어 있기 때문에, n-형웰확산영역(23)을 형성하기위한 불순물의 주입시의 마스크 또는 레티클의 위치맞춤이 용이함과 동시에, n형불순물의 열확산의 제어가 용이하게 되어, 제조마진의 향상 및 제품의 품질의 향상을 도모할 수 있다.
이하, 본 발명의 제7실시형태를 제7도에 따라서 설명한다. 또, 설명의 편의상, 도3과 같은 구성에 대해서는 동일한 부호를 붙이고 그 설명을 일부생략한다.
본 형태의 반도체장치(32)는 내부회로를 구성하는 nMOS 트랜지스터부를 나타낸다. p-형웰확산영역(3)내에는 제1 소자로서의 nMOS 트랜지스터(33)가 형성되고, p--형반도체기판(2)에는 제2 소자로서의 nMOS 트랜지스터(37)가 형성되어 있다. nMOS 트랜지스터(33)는 게이트(34) 및 한쌍의 n+형확산영역(35, 36)으로 되고, nMOS 트랜지스터(37)는 게이트(38) 및 한쌍의 n+형확산영역(39, 40)으로 된다. 양 nMOS 트랜지스터(33, 37)는 필드산화막(6)에 의해서 소자분리되어 있다. 또, 제7도에 있어서, 반도체장치(32)의 표면의 절연막은 생략되어 있다.
필드산화막(6)의 바로 아래에 있어서, p++형채널컷용확산영역(16)이 nMOS 트랜지스터(33, 37)에 인접하도록 형성되어 있다. p-형웰확산영역(3)의 경계(B2)는 양 nMOS 트랜지스터(33, 37)의 거의 중앙에 위치하도록 형성되어 있다.
그런데, 본형태의 반도체장치(32)는 nMOS 트랜지스터(37)를 p--형반도체기판(2)내에 직접형성하고 있다. 이 때문에, nMOS 트랜지스터(37)임계치전압이 산포된다. 그런데, 반도체장치(32)는 nMOS 트랜지스터(37)의 n+형확산영역(39, 40)의 형상, 즉 n+형확산영역(39, 40)과 p--형반도체기판(2)의 접합면적을 작게 하지 않아, nMOS 트랜지스터(37)의 콘덕턴스의 저하를 방지하여 트랜지스터(37)가 부하를 구동하는 능력을 유지할 수 있고, n+형확산영역(39, 40)과 p--형반도체기판(2)의 접합용량을 저감할 수 있다. 이 때문에, nMOS 트랜지스터(37)를 임계치전압이 산포되더라도 동작에 영향이 없는 트랜스퍼 게이트 등의 회로로 사용함으로서 반도체장치(32)를 사용하여 구성되는 장치의 동작속도의 고속화를 도모할 수 있다.
이하, 본 발명의 제8 실시형태를 제8도에 따라서 설명한다. 또, 설명의 편의상, 제6도와 같은 구성에 대해서는 동일한 부호를 붙이고 그 설명을 일부생략한다.
본형태의 반도체장치(42)는 내부회로를 구성하는 pMOS 트랜지스터부를 나타낸다. n-형웰확산영역(23)내에는 제1 소자로서의 pMOS 트랜지스터(43)가 형성되고, n--형반도체기판(22)에는 제2 소자로서의 pMOS 트랜지스터(47)가 형성되어 있다. pMOS 트랜지스터(43)는 게이트(44) 및 한쌍의 p+형확산영역(45, 46)으로 되고, pMOS 트랜지스터(47)는 게이트(48) 및 한쌍의 p+형확산영역(49, 50)으로 된다. 양 pMOS 트랜지스터(43, 47)는 필드산화막(6)에 의해서 소자분리되어 있다. 또, 제8도에 있어서, 반도체장치(42)의 표면의 절연막은 생략되어 있다.
필드산화막(6)의 바로 아래에 있어서, n++형채널컷용확산영역(28)이 pMOS 트랜지스터(43, 47)에 인접하도록 형성되어 있다. n-형웰확산영역(23)의 경계(B4)는 양 pMOS 트랜지스터(43, 47)의 거의 중앙에 위치하도록 형성되어 있다.
그런데, 본형태의 반도체장치(42)는 pMOS 트랜지스터(47)를 n--형반도체기판(22)내에 직접형성하고 있다. 이 때문에, pMOS 트랜지스터(47)임계치전압이 산포된다. 그런데, 반도체장치(42)는 pMOS 트랜지스터(47)의 p+형확산영역(49, 50)의 형상, 즉, p+형확산영역(49, 50)과 n--형반도체기판(22)의 접합면적을 작게 하지 않아, pMOS 트랜지스터(47)의 콘덕턴스의 저하를 방지하여 트랜지스터(47)가 부하를 구동하는 능력을 유지할 수 있고, p+형확산영역(49, 50)과 n--형반도체기판(22)의 접합용량을 저감할 수 있다. 이 때문에, pMOS 트랜지스터(47)의 임계치 전압이 산포되어도 동작에 영향이 없는 트랜스퍼 게이트등의 회로에 사용함으로서 반도체장치(42)를 사용하여 구성되는 장치의 동작속도의 고속화를 도모할 수 있다.
또, 본 발명은 다음과 같이 임의로 변경하고 구체화하는 것도 가능하다.
(1) 제3 실시형태의 반도체장치(18)에 있어서의 p++형채널컷용확산영역(16)을 생략하더라도 좋다. 또, 제7 실시형태의 반도체장치(32)에 있어서의 p++형채널컷용확산영역(16)을 생략하더라도 좋다.
(2) 제6 실시형태의 반도체장치(30)에 있어서의 n++형채널컷용확산영역(28)을 생략하더라도 좋다. 또, 제8 실시형태의 반도체장치(42)에 있어서의 n++형채널컷용확산영역(28)을 생략하더라도 좋다.
이상 상술한 바와 같이, 청구항1의 발명은 제2 소자의 전류를 흘리는 능력을 유지하면서, 제2 소자와 반도체기판의 접합용량을 저감할 수 있다.
청구항2의 발명은 제2 소자로부터 제1 소자로의 접합리크의 발생할 우려가 없어진다.
청구항3의 발명은 제조마진의 향상 및 제품의 품질의 향상을 도모할 수 있다.
청구항4의 발명에 의하면, 정전기에 대한 내성을 유지한채로, 제2 소자와 반도체기판과의 접합용량을 저감할 수 있다.
청구항5의 발명에 의하면, nMOS 트랜지스터의 콘덕턴스를 유지한채로, nMOS 트랜지스터와 반도체기판과의 접합용량을 저감할 수 있다.
청구항6의 발명에 의하면, pMOS 트랜지스터의 콘덕턴스를 유지한채로, pMOS 트랜지스터와 반도체기판과의 접합용량을 저감할 수 있다.

Claims (6)

  1. 제1 도전형의 반도체기판내에 동반도체기판과 동일한 도전형이면서 또 반조체기판보다도 고농도의 제1 도전형의 웰영역을 형성하고, 이 웰확산영역에는 상기 반도체기판의 도전형과는 다른 제2 도전형의 제1 소자를 형성함과 동시에, 상기 반도체기판내에는 반도체기판의 도전형과는 다른 제2 도전형의 제2 소자를 형성하고, 상기 제1 및 제2 소자를 필드산화막으로 분리한 반도체장치.
  2. 제1항에 있어서, 상기 필드산화막의 바로 아래에서, 상기 제1 및 제2 소자에 인접하도록 고농도의 제1 도전형의 채널컷용확산영역을 형성한 것이 특징인 반도체장치.
  3. 제1항에 있어서, 상기 웰확산영역은 그 경계가 상기 필드산화막의 바로 아래에서 상기 제1 소자 및 제2 소자의 거의 중앙애 위치하도록 형성되어 있는 것이 특징인 반도체장치.
  4. 제1항 내지 제3항중 어느 한항에 있어서, 상기 제2 소자는 제1 및 제2 단부를 구비하고, 제1 단부는 외부입력단자에 접속되고, 제2 단부는 입력회로에 접속되는 동시에, 상기 제2 소자 및 상기 반도체기판은 상기 입력회로를 보호하기위한 pn접합다이오드를 구성하는 것이 특징인 반도체장치.
  5. 제1항 내지 제3항중 어느 한항에 있어서, 상기 제1 소자 및 제2 소자는 nMOS 트랜지스터인 것이 특징인 반도체장치.
  6. 제1항 내지 제3항중 어느 한항에 있어서, 상기 제1 소자 및 제2 소자는 pMOS 트랜지스터인 것이 특징인 반도체장치.
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