DE3743931A1 - Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik - Google Patents

Description

Die Erfindung bezieht sich auf eine integrierte Schaltung mit "Latch-Up"-Schutzschaltung in komplementärer MOS-Schaltungs­ technik nach dem Oberbegriff des Patentanspruchs 1.

Bei integrierten Schaltungen dieser Art in komplementärer MOS-Technologie treten parasitäre pnpn-Pfade zwischen der Ver­ sorgungsspannung (V _DD ) und der Masse (V _SS ) auf, die einem Thyristor ähnlich sind. Diese parasitäre Vierschichtstruktur kann bei Störungen, beispielsweise durch Stromimpulse oder durch Über- oder Unterschwinger der angelegten Versorgungs­ spannung an den Halbleiterschichten gezündet werden. Der Über­ gang vom Normalzustand in einen hochleitenden Zustand, d. h. das Zünden dieser Vierschichtstruktur, wird als "Latch-Up" be­ zeichnet.

Zum Verständnis des "Latch-Up"-Effekts kann man davon ausgehen, daß zwischen einem Anschluß eines in einer wannenförmigen Halb­ leiterzone liegenden Feldeffekttransistors des ersten Kanaltyps und einem Anschluß eines außerhalb dieser Zone auf dem Halb­ leitersubstrat plazierten Feldeffekttransistors des zweiten Kanaltyps im allgemeinen vier aufeinanderfolgende Halbleiter­ schichten alternierender Leitfähigkeitstypen vorhanden sind, wobei das eine Anschlußgebiet des erstgenannten Transistors die erste Halbleiterschicht, die wannenförmigen Halbleiterzone die zweite, das Halbleitersubstrat die dritte und das eine An­ schlußgebiet des letzten Transistors die vierte Halbleiter­ schicht bilden. Aufgrund dieses Aufbaus ergeben sich ein para­ sitärer bipolarer pnp- und ein npn-Transistor. Der Kollektor des pnp-Transistors entspricht der Basis des npn-Transistors und die Basis des pnp-Transistors dem Kollektor des npn-Tran­ sistors. Diese Struktur bildet eine Vierschichtdiode der Schichtenfolge pnpn wie bei einem Thyristor. Bei einer posi­ tiven Vorspannung des Halbleitersubstrats kann der pn-Über­ gang zwischen der dritten und vierten Halbleiterschicht soweit in Durchlaßrichtung vorgespannt werden, daß zwischen den ge­ nannten Transistoranschlüssen ein Strompfad entsteht, der auf eine parasitäre Thyristorwirkung innerhalb dieser Vierschicht­ struktur zurückzuführen ist. Der Strompfad bleibt dann auch nach einem Abbau der positiven Substratvorspannung bestehen und kann die integrierte Schaltung thermisch überlasten.

Der "Latch-Up"-Effekt ist in dem Fachbuch Halbleiterelektronik 14, H. Weiß, K. Horninger "Integrierte MOS-Schaltungen" auf den Seiten 109-112 beschrieben. Als Abhilfe werden hier eine Änderung der Technologie (Dotierungsprofile) oder Maßnahmen beim Entwurf (Wannenabstände) vorgeschlagen. Ein anderer Lösungsvorschlag, den "Latch-Up"-Effekt, ausgelöst durch Substrat/Verschiebeströme (z. B. beim Einschalten), zu unterbinden, ist in der Veröffentlichung D. Takacs et al. "Static and transient latch-up hardness in n-well CMOS with on-chip substrate bias generator", IEDM 85, Techn. Digest, S. 504-508 dargestellt. Es wird hierin eine Klemmschaltung vorgeschlagen, die einen "Latch-Up"-Effekt dadurch verhindert, indem das Halbleitersubstratpotential auf einen Wert begrenzt wird, der nicht ausreicht, die parasitären Bipolartransistoren im Halbleitersubstrat zu aktivieren. Die Klemmschaltung muß dazu die hohen kapazitiven Ladeströme nach Masse abführen.

Eine weitere Möglichkeit, den "Latch"Up"-Effekt, hervorgerufen durch Über/Unterschwinger an den Eingangs/Ausgangsanschlüssen, zu unterbinden, liegt in der Verwendung von Schottky-Kontakten, die zwischen den Source-Drain-Anschlüssen der Feldeffekttran­ sistoren und dem Halbleitersubstrat oder der wannenförmigen Halbleiterzone beschaltet sind. Aus der Veröffentlichung IEEE Transaction on Electron Devices, Vol. ED-32, No. 2, Febr. 1985, S. 194-202 "A VLSI Suitable Schottky-Barrier CMOS Process" von S. E. Swirhun et al. ist in der Fig. 2 und 3 eine solche Anordnung zu entnehmen. Fig. 2A zeigt hierbei einen Inverter, der in einer n-förmigen Halbleiterzone mit Schottky-Kontakten ausgestattet ist, welche aus Platin-Silizium (PtSi) an den Source- und Drainanschlüssen eines MOS-Transistors gebildet werden. Fig. 3A der obengenannten Veröffentlichung zeigt vergrabene Schottky-Kontakte ebenfalls an den Source- und Drainanschlüssen eines MOS-Transistors in einer wannenförmigen Halbleiterzone. Diese Kontakte sind so angeordnet, daß sie in lateraler Richtung einen ohmschen Kontakt und in vertikaler Richtung einen Schottky-Kontakt für den Stromfluß bilden.

Durch die Einführung der Schottky-Kontakte, wie sie in der Veröffentlichung IEEE Transactions vorgeschlagen wird, kann es zu einer Verschlechterung der MOS-Transistorparameter und zu Schottky-Leckströmen kommen. Außerdem erfordert die Einführung dieser Schottky-Kontakte eine aufwendige Prozeßführung. Durch eine Klemmschaltung, wie sie in der Veröffentlichung von D. Takacs et al angegeben ist, wird prinzipiell nicht die Möglich­ keit der positiven Aufladung des Halbleitersubstrats ausge­ schlossen, sondern es werden lediglich seine Auswirkungen dadurch kompensiert, daß, falls eine positive Aufladung des Halbleitersubstrats erfolgt ist, eine niederohmige Massever­ bindung die positive Aufladung wieder abbaut.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung der eingangs genannten Art anzugeben, bei der das Auftreten von "Latch-Up"-Effekten weitgehend vermieden wird. Das wird er­ findungsgemäß durch eine Ausbildung der Schaltung nach dem kennzeichnenden Teil des Patentanspruchs 1 erreicht.

Die Patentansprüche 2 bis 7 sind auf bevorzugte Ausgestaltungen und Weiterbildungen der Erfindung gerichtet. Der mit der Erfin­ dung erzielbare Vorteil liegt insbesondere darin, daß durch die erfinderische Schaltung die Schalteigenschaften der MOS-Tran­ sistoren nicht beeinflußt werden. Weiterhin ist der Platzbedarf für die erfinderische Schaltung sehr gering, da hierfür nur eine geringe Anzahl von Schaltungselementen benötigt wird.

Zwei Ausführungsbeispiele der Erfindung sind in den Zeichnungen in Fig. 3 und 4 dargestellt und werden im folgenden näher be­ schrieben. Es zeigt

Fig. 1 einen Querschnitt durch einen CMOS-Inverter, bei der die parasitären lateralen und vertikalen Bipolar­ transistoren mit eingezeichnet sind, die zu "Latch- Up"-Effekten führen können. Das Halbleitersubstrat und die wannenförmige Halbleiterzone sind hierbei über zwei nicht lineare Elemente mit der Masse V _SS und der Versorgungsspannung V _DD verbunden,

Fig. 2 ein Bändermodell für einen Metall-n⁺-Halbleiterübergang, der einen Schottky-Kontakt bildet,

Fig. 3 einen Querschnitt durch einen weiteren CMOS-Inverter, bei dem die ohmschen Wannen- und Substratkontakte durch Schottky-Kontakte ersetzt wurden,

Fig. 4 einen weiteren Querschnitt durch eine CMOS-Inverter­ schaltung, bei der das Halbleitersubstrat und die wannenförmige Halbleiterzone über MOS-Transistoren, die als Diodenelemente beschaltet sind, mit der Masse V _SS und der Versorgungsspannung V _DD angeschlossen sind.

In Fig. 1 ist eine erfindungsgemäße integrierte Schaltung mit "Latch-Up"-Schutzschaltung schematisch dargestellt, die auf einem Halbleitersubstrat P _sub aus dotiertem Halbleitermate­ rial, z. B. p-leitendem Silizium, aufgebaut ist. Das Halbleiter­ substrat P _sub weist eine n-leitende wannenförmige Halbleiter­ zone N _W auf, die sich bis zur Grenzfläche P _G hin erstreckt. Außerhalb der Halbleiterzone N _w sind in das Halbleitersubstrat n⁺-dotierte Halbleitergebiete N 1, N 2 eingefügt, die das Source- und Draingebiet eines n-Kanal-Feldeffekttransistors T 1 bilden, während innerhalb der wannenförmigen Halbleiterzone N _w zwei p⁺- dotierte Halbleitergebiete P 2, P 3 vorhanden sind, die den Drain- und Sourcebereich eines p-Kanal-Feldeffekttransistors T 2 darstellen. Im angegebenen Beispiel der Fig. 1 sind die Tran­ sistoren T 1 und T 2 als eine CMOS-Inverterstufe verschaltet, wobei das n⁺-dotierte Halbleitergebiet N 1 als Sourceanschluß des n-Kanal-Feldeffekttransistors T 1 mit der Masse V _SS und das n⁺-dotierte Halbleitergebiet N 2 als Drainanschluß des n-Kanal- Feldeffekttransistors T 1 den Ausgang OUT der CMOS-Inverterstufe bildet. Der p⁺-dotierte Halbleiterbereich P 2 ist ebenfalls an den Ausgang OUT gelegt und bildet den Drainanschluß des p- Kanal-Feldeffekttransistors T 2, während das p⁺-dotierte Halb­ leitergebiet P 3 als Sourceanschluß desselben Feldeffekttran­ sistors mit der Versorgungsspannung V _DD verschaltet ist. Ein Eingangssignal für die CMOS-Inverterstufe wird über den Eingang IN auf ein erstes und zweites Gategebiet G 1, G 2 des ersten bzw. zweiten Feldeffekttransistors T 1, T 2 weitergeleitet, während ein Ausgangssignal am Ausgang OUT abgreifbar ist.

Weiterhin eingezeichnet sind die parasitären Bipolartransisto­ ren B 1 und B 2, welche beide für den "Latch-Up"-Effekt von Bedeutung sind. Der Kollektor C _L des lateralen npn-Bipolartran­ sistors B 1 ist mit der Basis B _V des vertikalen pnp-Bipolar­ transistors B 2, der Basisanschluß B _L des lateralen Bipolar­ transistors B 1 mit dem Kollektoranschluß C _V des Bipolartran­ sistors B 2 verbunden. Der Emitter E _L des Bipolartransistors B 1 ist weiterhin mit dem Sourceanschluß N 1 des Feldeffekttransi­ stors T 1 und der Emitter E _V des Bipolartransistors B 2 ist mit dem Sourceanschluß des Feldeffekttransistors T 2 verschaltet. Die parasitären Bipolartransistoren bilden eine Vierschicht­ diode pnpn, vergleichbar mit einem Thyristor. Wird nun durch bestimmte Signale die Emitter-Basisdiode zwischen dem Emitter E _V und der Basis B _V des lateralen Bipolartransistors in Durch­ laßrichtung gepolt, so kann der Thyristor zünden. Es fließt dann ein so hoher Strom über die pn-Übergänge, daß entweder die Übergänge oder die Zuleitungen durchschmelzen, was zu einer Zerstörung der CMOS-Inverterstufe führen kann.

Erfindungswesentlicher Teil der CMOS-Inverterstufe stellt der Einbau der nichtlinearen Elemente D 1, D 2, beispielsweise Ele­ mente mit einer Diodenkennlinie, dar. Hierbei wird das erste nichtlineare Element zwischen einem p⁺-dotierten Halbleiter­ gebiet P 1 und der Masse V _SS verschaltet, während das zweite nichtlineare Element zwischen einem n⁺-dotierten Halbleiter­ gebiet N 3 und der Versorgungsspannung V _DD angeordnet ist. Das p⁺-dotierte Halbleitergebiet P 1 ist hierbei innerhalb des Halb­ leitersubstrats P _sub und das n⁺-dotierte Halbleitergebiet N 3 innerhalb der wannenförmigen Halbleiterzone N _w angeordnet. Die Verschaltung der nichtlinearen Elemente D 1, D 2 für p-leitende wannenförmige Halbleiterzonen erfolgt analog, hierbei ist lediglich der Anschluß der Masse V _SS und der Versorgungsspan­ nung V _DD zu vertauschen. Das nichtlineare Element D 1 bewirkt einerseits, daß Majoritätsladungsträger, die einen Löcherstrom darstellen, niederohmig nach Masse V _SS abgeführt werden können und es verhindert andererseits, daß die Basisladung des para­ sitären lateralen Bipolartranistors B 1 über einen nicht ein­ gezeichneten Substratkontakt an der Basis B _L aufgebaut werden kann. Das Halbleitersubstrat ist in diesem Falle über das nichtlineare Element D 1 mit der Masse V _SS niederohmig verbun­ den. Der Aufbau einer Basisladung des lateralen Bipolartran­ sistors B 1 wird nunmehr nur durch einen geringen Sperrstrom des nichtlinearen Elements D 1 bestimmt. Dies gilt analog für das nichtlineare Elemente D 2, welches zwischen der n-leitenden wannenförmigen Halbleiterzone N _w und der Versorgungsspannung V _DD angeschlossen ist. Durch diese Maßnahme wird verhindert, daß die pn-Übergänge der parasitären Bipolartransistoren B 1 und B 2 in Durchlaßrichtung gepolt werden, was eine Verringerung der "Latch-Up"-Gefahr bedeutet.

Das Verhalten der gesamten CMOS-Schaltung beim Einschalten wird durch den Einbau der nichtlinearen Elemente D 1 und D 2 nicht be­ einträchtigt, während im Betrieb auch bei vorhandenen Störimpul­ sen an n⁺-dotierten Halbleitergebieten N 1, an den p⁺-dotierten Halbleitergebieten P 3 und an der Klemme OUT die Gefahr eines "Latch-Up" durch die nichtlinearen Elemente D 1 und D 2 verringert wird. Wichtig dabei ist, daß die nichtlinearen Elemente D 1, D 2 eine Durchlaßspannung besitzen, die geringer ist als die Durchlaßspannung der pn-Übergänge der parasitären Bipolartransistoren B 1 und B 2.

Die nichtlinearen Elemente D 1, D 2 können mit Hilfe sog. Schottky-Kontakte realisiert werden. Fig. 2 zeigt hierfür ein Bändermodell im Energie-Ortsdiagramm für einen Schottky-Kontakt, der aus einem Metall M und n⁺-Halbleiter H zusammengesetzt ist. Für eine quantitative Aussage über die Energie W sowie das Potential ϕ sind diese im linken Teil der Fig. 2 als Ordinatenachsen aufgetragen. Das Ferminiveau W _F ist sowohl im n-Halbleiterbereich H als auch im Metallbereich M eingezeichnet und gibt den Energiewert im Bändermodell an, bei dem die mittlere Besetzungszahl mit Elektronen 50% des Maximalwerts beträgt. Für den n⁺-Halbleiter H sind weiterhin die Energie­ niveaus des Leitungsbandes W _L sowie des Valenzbandes W _V eingetragen, wobei das Energieniveau des Leitungsbandes W _L über dem Fermienergieniveau liegt, und schwächer mit Elektronen besetzt ist, während das Energieniveau des Valzenzbandes W _V unterhalb des Fermieenergieniveaus angeordnet ist und stärker mit Elektronen besetzt ist. Ist die Austrittsarbeit für Elek­ tronen aus dem Metall größer als die Austrittsarbeit aus dem Halbleitermaterial, gehen bei einer Kontaktierung zwischen dem n⁺-leitenden Halbleitermaterial und dem Metall Elektronen vom n⁺-Halbleiter in das Metall über. Im thermischen Gleichgewicht verlaufen dann die Fermienergieen von Metall und Halbleiter als gemeinsames elektrochemisches Potential auf gleicher Höhe. Die aus dem Halbleiter übergetretenen Elektronen führen dabei zu einer positiven Raumladung im n⁺-Halbleiter und einer entspre­ chenden negativen Flächenladung auf der Metalloberfläche. Auf­ grund der unterschiedlichen Austrittsarbeit gelangen Elektronen leichter vom n⁺-Halbleitermaterial H in das Metall M als umge­ kehrt. Dies ist in der Fig. 2 durch Pfeile F ₁ und F ₂ darge­ stellt, wobei der Elektronenfluß vom Metall M zum n⁺-Halblei­ ter H mit F ₁ und der Elektronenfluß vom n⁺-Halbleitermaterial zum Metall M mit F ₂ gekennzeichnet ist. Der Elektronenfluß F ₁ ist sehr viel kleiner als der Elektronenfluß F ₂. Ein wesent­ liches Merkmal eines Schottky-Kontaktes gegenüber einem pn- Übergang liegt in der Tatsache, daß im Gegensatz zu diesem nur Majoritätsträger in einer Richtung den Stromtransport bestim­ men. Die fehlenden Minoritätsträger verhindern den negativen Einfluß einer p⁺-Diode auf "Latch-Up". Dies gilt analog für einen Übergang zwischen Metall und p⁺-Halbleiter. Ein wesentlicher Vorteil der Realisierung nichtlinearer Elemente durch Schottky-Kontakte liegt darin, daß bei Unter- oder Überschwinger die Diode D 1 bzw. D 2 eine Injektion des p⁺-dotierten Halbleitergebiets in die wannenförmige Halbleiterzone und des n⁺-dotierten Halbleitergebiets in das Halbleitersubstrat verhindern und daß diese Kontakte gegenüber normalen pn-Übergängen eine geringere Durchlaßspannung besitzen. Hierdurch werden die pn-Übergänge der parasitären Bipolartransistoren B 1 und B 2 entlastet, und die Gefahr eines "Latch-Up" weitgehend verhindert. Da bei Schottky-Kontakten der Stromtransport vorwiegend durch Majoritätsträger in einer Richtung bestimmt wird, trägt ein geringer Minoritäts­ trägeranteil ebenfalls dazu bei, die "Latch-Up"-Gefahr zu verringern, indem ein Aufbau von Basisladungen an den übrigen parasitären Bipolartransistoren unterbunden wird.

Fig. 3 zeigt den Querschnitt durch eine CMOS-Inverterschal­ tung, bei der ohmsche Wannen- und Substratkontakte durch zwei Schottky-Kontakte SK 1 und SK 2 ersetzt wurden. Innerhalb des p-leitenden Halbleitersubstrates P _sub ist eine wannenförmige n-leitende Halbleiterzone N _w analog wie in Fig. 1 angeordnet. Die CMOS-Inverterschaltung wird wiederum aus zwei MOS-Tran­ sistoren, einem n-Kanal-Feldeffekttransistor T 1 und einem p- Kanal-Feldeffekttransistor T 2 gebildet. Die Verschaltung der beiden Feldeffekttransistoren erfolgt analog wie in Fig. 1, so daß gleiche Bezugszeichen in der Fig. 3 ebenfalls Verwendung finden. Die zwei nichtlinearen Elemente D 1 und D 2 aus Fig. 1 sind in Fig. 3 durch die Schottky-Kontakte SK 1 und SK 2 reali­ siert. Während der erste Schottky-Kontakt SK 1 zwischen der Masse V _SS und dem p-leitenden Halbleitersubstrat P _sub ge­ schaltet ist, ist der zweite Schottky-Kontakt SK 2 zwischen der Versorgungsspannung V _DD und der n-leitenden Halbleiterzone N _w angeordnet. Ist das p-leitende Halbleitersubstrat P _sub positiv gegenüber der Masse V _SS aufgeladen und ist diese Spannungs­ differenz größer als die Durchlaßspannung des ersten Schottky- Kontaktes SK 1, können Majoritätsträger, welche einen Löcher­ strom bilden, vom p-leitenden Halbleitersubstrat P _sub zur Masse V _SS abfließen, umgekehrt können jedoch nur eine geringe Anzahl von positiven Raumladungen vom Metallanschluß des ersten Schottky-Kontaktes SK 1 in das positive Halbleitersubstrat P _sub injiziert werden. Der Aufbau einer Basisladung am parasitären lateralen Bipolartransistor B 1 wird somit verhindert. Ist andererseits die n-leitende Halbleiterzone N _w negativ aufge­ laden, gegenüber der Versorgungsspannung V _DD und überschreitet diese Spannungsdifferenz die Durchlaßspannung des zweiten Schottky-Kontaktes SK 2, so können Elektronen aus der n-lei­ tenden Halbleiterzone N _w über den zweiten Schottky-Kontakt SK 2 abfließen. Umgekehrt können jedoch kaum Elektronen vom Metallanschluß des zweiten Schottky-Kontaktes SK 2 in die n- leitende Halbleiterzone N _w injiziert werden. Hierdurch wird der Aufbau einer Basisladung am parasitären vertikalen Bipolar­ transistor B 2 verhindert.

Ebenfalls ist es möglich, die beiden Metallanschlüsse des ersten und zweiten Schottky-Kontaktes zu zwei Doppelkontakten auszubilden. In diesem Falle überdeckt der Metallanschluß des ersten Schottky-Kontaktes SK 1 sowohl Teile des p-dotier­ ten Halbleitersubstrats P _sub als auch den Sourceanschluß N 1 des MOS-Transistors T 1, während der Metallanschluß des zweiten Schottky-Kontaktes SK 2 Teile der n-leitenden Halbleiterzone N _w und den Sourceanschluß P 3 des p-Kanal-MOS-Transistors T 2 überdeckt. Im Gegensatz zu Schottky-Source-Drain-Gebieten, wie sie in der Veröffentlichung von S. E. Swirhun et al. "A VLSI Suitable Schottky Barrier CMOS Process" in IEEE Transaction on Electron Devices, Vol. ED 32, No. 2, vom Febr. 1985 auf den Seiten 194 bis 202 angegeben ist, stellen die Sperrströme der Schottky-Kontakte SK 1 und SK 2 keine Beeinflussung der Schalt­ eigenschaften der MOS-Transistoren dar. Auch wird das Schal­ tungsverhalten nicht beeinflußt.

Fig. 4 zeigt einen weiteren Querschnitt durch eine CMOS- Inverterschaltung. Das p-leitende Halbleitersubstrat P _sub ist über einen ersten zusätzlichen MOS-Transistor T 1′, der als ein Diodenelement verschaltet ist, mit der Masse V _SS und die n-leitende wannenförmige Halbleiterzone N _w ist über einen als Diodenelement verschalteten zweiten zusätzlichen MOS- Transistor T 2′ mit der Versorgungsspannung V _DD verbunden. In dem p-leitenden Halbleitersubstrat P _sub ist neben der n-lei­ tenden wannenförmigen Halbleiterzone N _w eine weitere n-leitende Halbleiterzone N _w ′ angeordnet, wobei beide sich bis zu einer Grenzfläche PG hin erstrecken. Das p-leitende Halbleitersub­ strat P _sub enthält weiterhin zwei n⁺-dotierte Halbleitergebiete N 1 und N 2, die zusammen mit dem Gategebiet G 1 den n-Kanal-Feld­ effekttransistor T 1 bilden, während die n-leitende wannenför­ mige Halbleiterzone N _w zwei p⁺-dotierte Halbleitergebiete P 2 und P 3 aufweist, die zusammen mit dem Gategebiet G 2 den p-Kanal-Feldeffekttransistor T 2 darstellen. Die Inverter­ schaltung nach Fig. 4 ist analog zu der in Fig. 1 aufgebaut, so daß das n⁺-dotierte Halbleitergebiet N 1 als Sourceanschluß des Feldeffekttransistors T 1 mit der Masse V _SS und das n⁺- dotierte Halbleitergebiet N 2 als Drainanschluß des Feldeffekt­ transistors T 1 den Ausgang OUT der Inverterstufe bildet. Wei­ terhin ist der p⁺-dotierte Halbleiterbereich P 2 ebenfalls an den Augang OUT angeschlossen und bildet den Drainanschluß des p-Kanal-Feldeffekttransistors T 2, während das p⁺-dotierte Halb­ leitergebiet P 3 als Sourceanschluß desselben Feldeffekttran­ sistors mit der Versorgungsspannung V _DD verschaltet ist. Die Eingangssignale für die Inverterstufe werden am Eingang IN angelegt und Ausgangssignale können am Ausgang OUT abgegriffen werden.

Die Realisierung der nichtlinearen Elemente durch zusätzliche MOS-Transistoren eignet sich besonders für "Latch-Up"-sichere Ausgangsstufen, für die beim verwendeten Herstellungsprozeß keine Schottky-Kontakte vorgesehen sind. Der entstehende Mehr­ bedarf an Platz ist hierbei gering. Der erste zusätzliche MOS-Transistor T 1′ ist aus p-leitenden Halbleitergebieten P 6 und P 5 sowie aus einem Gategebiet G 3 aufgebaut, wobei die p-leitenden Halbleitergebiete P 6 und P 5 innerhalb der weiteren n-leitenden Halbleiterzone N _w ′ angeordnet sind, und die p-leitende Halbleiterzone P 5 mit einer weiteren p-leitenden Halbleiterzone P 4, die sich innerhalb des p-leitenden Halbleitersubstrats P _sub befindet, verbunden ist. Der Drainanschluß des ersten zusätzlichen MOS-Transistors T 1′, der aus dem p⁺-dotierten Halbleitergebiet P 6 gebildet wird und das Gategebiet G 3 sind gemeinsam an der Masse V _SS angeschlossen.

Der zweite zusätzliche MOS-Transistor T 2′ enthält zwei n⁺-dotierte Halbleitergebiete N 5 und N 6, welche beide innerhalb des p-leitenden Halbleitersubstrats P _sub angeordnet sind, sowie ein Gategebiet G 4. Das Gategebiet G 4 sowie das n⁺-dotierte Halbleitergebiet N 6, welches den Drainanschluß des zweiten zusätzlichen MOS-Transistors T 2′ darstellt, ist hierbei gemeinsam mit der Versorgungsspannung V _DD verschaltet. Das n⁺-dotierte Halbleitergebiet N 5, das den Sourceanschluß des zweiten zusätzlichen MOS-Transistors T 2 bildet, ist mit einem weiteren n⁺-dotierten Halbleitergebiet N 4 verbunden, das sich innerhalb der n-leitenden wannenförmigen Halbleiterzone N _w befindet.

Der erste zusätzliche MOS-Transistor T 1′ bildet gemeinsam mit dem weiteren p⁺-dotierten Halbleitergebiet P 4 ein Diodenelement D 1′, das zwischen der Masse V _SS und dem p⁺-dotierten Halbleitergebiet P 4 verschaltet ist. Der zweite zusätzliche MOS-Transistor T 2′ ist durch die Verbindung des n⁺-dotierten Halbleitergebiets N 5 mit dem n⁺-dotierten Halbleitergebiet N 4 und der gemeinsamen Verschaltung des Gateanschlusses G 4 mit dem n⁺-dotierten Halbleitergebiet N 6 mit der Versorgungsspannung V _DD als ein weiteres Diodenelement D 2′ beschaltet, das zwischen der Versorgungsspannung V _DD und dem n⁺-dotierten Halbleitergebiet N 4 angeordnet ist. Das Diodenelement D 1′, welches zwischen der Masse V _SS und dem p-leitenden Substrat P _sub angeordnet ist, wird wie aus Fig. 4 zu ersehen ist, durch einen p-leitenden MOS-Transistor T 1′ realisiert, während das Diodenelement D 2′, welches zwischen der Versorgungsspannung V _DD und der n-leitenden wannenförmigen Halbleiterzone N _w angeordnet ist, mit Hilfe eines n-leitenden MOS-Transistors T 2′ aufgebaut wird. Die Funktionsweise der angegebenen Schaltung in Fig. 4 gleicht der Funktionsweise der Schaltung nach Fig. 3. Sobald die Spannungsdifferenz zwischen dem p-leitenden Halbleitersubstrat P _sub und der Masse V _SS die Durchlaßspannung des Diodenelements D 1′ überschreitet, leitet dieses und sobald am Diodenelement D 2′ zwischen der Versorgungsspannung V _DD und der n-leitenden Halbleiterzone N _w eine Spannungsdifferenz auftritt, die größer ist als die Durchlaßspannung desselben Diodenelements, geht das Diodenelement D 2′ in den leitfähigen Zustand über. Durch diese Maßnahmen kann verhindert werden, daß die Basisladungen der hier nicht eingezeichneten lateralen und vertikalen Bipolartransistoren aufgebaut werden. Die "Latch-Up"-Gefahr wird somit deutlich reduziert.

Neben den oben behandelten Ausführungsformen umfaßt die Erfindung auch solche, bei denen n-leitendes Substrat mit p-leitenden wannenförmigen Halbleiterzonen versehen sind. Dabei werden die Leitungstypen sämtlicher Halbleiterteile und die Polaritäten sämtlicher Spannungen durch die jeweils entgegengesetzten ersetzt. Ebenso kann das erste nichtlineare Element zwischen einem p⁺-dotierten Halbleitergebiet P 1 und negativem Substratpotential (V _BB < V _SS ) verschaltet werden, während das zweite nichtlineare Element zwischen einem n⁺- dotierten Halbleitergebiet N 3 und positivem Wannenpotential (V _well < V _DD ) verschaltet werden kann.

Claims (7)

1. Integrierte Schaltung mit "Latch-Up"-Schutzschaltung in komplementärer MOS-Schaltungstechnik mit einem dotierten Halbleitersubstrat (P _sub ) eines ersten Leitungstyps und mit in dem dotierten Halbleitersubstrat (P _sub ) eingefügten wannenförmigen Halbleiterzonen (N _w ) eines zweiten Leitungstyps, dadurch gekennzeichnet, daß die "Latch-Up"-Schutzschaltung nichtlineare Elemente (D 1, D 2) enthält, und ein erstes nichtlineares Element (D 1) mit einem ersten Anschluß an Masse (V _SS ) und mit einem zweiten Anschluß an dem dotierten Halbleitersubstrat (P _sub ) eines ersten Leitungstyps und ein zweites nichtlineares Element (D 2) mit einem ersten Anschluß an einer Versorgungsspannung (V _DD ) und mit einem zweiten Anschluß an der eingefügten wannenförmigen Halbleiterzone (N _w ) eines zweiten Leitungstyps geschaltet sind.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat (P _sub ) eines ersten Leitungstyps durch eine wannenförmige Halbleiterzone des ersten Leitungstyps ersetzt wird und daß die wannenförmige Halbleiterzone (N _w ) eines zweiten Leitungstyps durch ein Halbleitersubstrat des zweiten Leitungstyps ersetzt wird und daß die wannenförmige Halbleiterzone des ersten Leitungstyps in das Halbleitersubstrat des zweiten Leitungs­ typs eingefügt ist und daß ein erstes nichtlineares Element (D 1) mit einem ersten Anschluß an Masse (V _SS ) und mit einem zweiten Anschluß an einer eingefügten wannenförmigen Halbleiterzone (P _sub ) eines ersten Leitungstyps und ein zweites nichtlineares Element (D 2) mit einem ersten Anschluß an einer Versorgungsspannung (V _DD ) und mit einem zweiten Anschluß an dem dotierten Halbleitersubstrat (N _w ) eines zweiten Leitungstyps geschaltet ist.

3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein erster Anschluß eines ersten nichtlinearen Elements durch einen Anschluß an negatives Substratpotential ersetzt wird und/oder daß ein erster An­ schluß eines zweiten nichtlinearen Elements durch einen Anschluß mit positiverem Potential als die Versorgungs­ spannung (V _DD ) ersetzt wird.

4. Integrierte Schaltung nach Anspruch 1, 2 oder 3, da­ durch gekennzeichnet, daß die nichtline­ aren Elemente als Schottky-Kontakte (SK 1, SK 2) ausgebildet sind.

5. Integrierte Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß das dotierte Halbleiter­ substrat (P _sub ) eines ersten Leitungstyps einen Feldeffekt­ transistor eines ersten Kanaltyps (T 1) und die eingefügte wan­ nenförmige Halbleiterzone eines zweiten Kanaltyps (T 2) einen Feldeffekttransistors eines zweiten Kanaltyps enthält, daß ein Metallkontakt des Schottky-Kontakts des ersten nichtlinearen Elements (SK 1) einen ersten Anschluß des Feldeffekttransistors des ersten Kanaltyps (T 1) und das dotierte Halbleitersubstrat eines ersten Leitungstyps (P _sub ) überdeckt, und einen ersten Doppelkontakt bildet und daß ein Metallkontakt des Schottky- Kontakts des zweiten nichtlinearen Elements (SK 2) einen ersten Anschluß des Feldeffekttransistors des zweiten Kanaltyps (T 2) und eine wannenförmige Halbleiterzone eines zweiten Kanaltyps (N _w ) überdeckt und einen zweiten Doppelkontakt bildet.

6. Integrierte Schaltung nach Anspruch 1, 2 oder 3, da­ durch gekennzeichnet, daß die nichtlinearen Elemente durch MOS-Transistoren (T 1′, T 2′) realisiert sind, die als Diodenelemente beschaltet sind.

7. Integrierte Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß ein erster MOS-Transistor eines ersten Kanaltyps (T 1′) innerhalb einer eingefügten wei­ teren wannenförmigen Halbleiterzone (N _w ′) eines zweiten Lei­ tungstyps angeordnet ist, daß ein erster Anschluß des ersten MOS-Transistors (T 1′) mit einem Gate (G 3) des ersten MOS-Tran­ sistors (T 1′) verschaltet ist und ein zweiter Anschluß des ersten MOS-Transistors (T 1′) mit dem dotierten Halbleitersub­ strat eines ersten Leitungstyps (P _sub ) verbunden ist, daß ein zweiter MOS-Transistor eines zweiten Kanaltyps (T 2′) innerhalb des dotierten Halbleitersubstrats eines ersten Leitungstyps (P _sub ) angeordnet ist, daß ein erster Anschluß des zweiten MOS-Transistors (T 2′) mit einem Gate (G 4) des zweiten MOS- Transistors (T 2′) verschaltet ist und ein zweiter Anschluß des zweiten MOS-Transistors mit einer eingefügten wannenförmigen Halbleiterzone eines zweiten Leitungstyps (N _w ) verbunden ist.