CN210403729U - 用于集成电路的闩锁免疫技术 - Google Patents

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Abstract

本公开涉及集成电路。例如，在支持互补金属氧化物半导体(CMOS)集成电路的集成电路中，通过用n阱带围绕热n阱来支持闩锁免疫性，其中n阱带通过根据设计规则的指定距离与热n阱隔开。n阱带位于热n阱和其他n阱或n型扩散结构之间。

Description

用于集成电路的闩锁免疫技术
相关申请的交叉参考
本申请要求于2018年6月28日提交的美国临时申请第62/691,024号的优先权，其全部内容通过引证并入本文。
技术领域
本实用新型总体上涉及集成电路，并且具体地，涉及提供针对闩锁的改进免疫的集成电路设计。
背景技术
闩锁(latch-up)是集成电路内的操作条件，其中在电源节点和接地节点之间形成低阻抗路径，并且大电流可流过该低阻抗路径，引起对集成电路的损伤。触发事件(诸如电流注入或过压条件)导致形成低阻抗路径。一旦形成，反馈使得低阻抗路径继续有效，尽管触发事件本身已消散。通常要求电源的循环以消除低阻抗路径。
互补金属氧化物半导体(CMOS)类型的集成电路使用n沟道晶体管(nMOS)和p沟道晶体管(pMOS)来形成电路功能。在这些nMOS和pMOS晶体管的PN结的附近创建固有的寄生晶体管和二极管。这些寄生电路结构可形成由施加给输入节点、输出节点或电源节点中的任何节点的电流或电压脉冲触发的PNPN晶闸管(即，可控硅整流器—SCR)。触发事件(诸如在正常操作电压和/或电流水平之外发生过冲或下冲)接通晶闸管，并允许电流通过电源和接地节点之间的低阻抗路径。
图1示出了CMOS反相器电路10的截面。半导体阱12(例如，掺杂有n型掺杂物)形成在半导体衬底14(例如，掺杂有p型掺杂物)内。CMOS反相器电路10的pMOS晶体管20形成在阱12中和阱12上，并且包括分别掺杂有p型掺杂物的源极区域22和漏极区域24以及位于源极区域22和漏极区域24之间的沟道区域上方的绝缘栅电极26。CMOS反相器电路10的nMOS晶体管30形成在衬底14中和衬底14上，并且包括分别掺杂有n型掺杂物的源极区域32和漏极区域34以及位于源极区域32和漏极区域34之间的沟道区域上方的绝缘栅电极36。源极区域22连接至电源节点40，而源极区域32连接至接地节点42。栅电极26和36电连接到一起以形成CMOS反相器电路10的输入节点44。漏极区域24和34电连接到一起以形成CMOS反相器电路10的输出节点46。
pMOS晶体管20形成寄生垂直PNP双极晶体管50，其具有位于p型掺杂源极和漏极区域22和24处的发射极、位于n型掺杂阱12处的基极以及位于p型掺杂衬底14处的集电极。nMOS晶体管30形成寄生横向NPN双极晶体管52，其具有位于n型掺杂源极区域32和漏极区域34处的发射极、位于p型掺杂衬底14处的基极和位于n型掺杂阱12处的集电极。在图2中示出了这些寄生结构的等效电路示意图，图2还示出了由位于电源节点40和PNP 50的基极之间的n型掺杂阱12提供的电阻Rwell以及由位于接地节点42和NPN 52的基极之间的p型掺杂衬底14提供的电阻Rsub。
例如，闩锁现象可由pMOS晶体管20的漏极24处的电流脉冲触发，这导致漏极24和阱12之间的PN结变得正向偏置。如果该电流脉冲足够高(例如，持续足够长的时间)，则注入衬底14的载流子引起横跨衬底电阻Rsub的电降。然后，跨nMOS晶体管30的衬底14和漏极34之间的PN结的偏压可变得足够高，以导通NPN晶体管52。然后，NPN晶体管52中的集电极电流流入PNP晶体管50的基极，使得PNP晶体管50进一步导通。此时，由于正反馈，闩锁变为自我维持。释放闩锁的唯一方法是从电源节点40去除功率。
随着集成电路内nMOS和pMOS器件数量的增加，由于更多寄生双极晶体管和相关PNPN晶闸管的创建，闩锁的危险也增加。使集成电路对闩锁免疫是关键的设计目标。已知的闩锁免疫技术包括：电路元件的间距、特定电路点周围添加保护环、使用衬底约束和阱抽头以及控制衬底掺杂。
实用新型内容
在一个实施例中，一种集成电路包括：半导体衬底，掺杂第一导电类型；第一半导体阱，在半导体衬底内掺杂第二导电类型(其包括：第一区域，重掺杂第二导电类型，其中第一区域连接至电源节点；以及第二区域，重掺杂第一导电类型，其中第二区域连接至集成电路焊盘)；第二半导体阱，在半导体衬底内掺杂第二导电类型；第三区域，在第二半导体阱内重掺杂第二导电类型，其中第三区域连接至接地节点；第三半导体阱，在半导体衬底内掺杂第二导电类型；以及第四区域，在第三半导体阱内重掺杂第二导电类型，第四区域通过电阻器连接至集成电路焊盘；其中第三半导体阱在第一半导体阱和第二半导体阱之间位于半导体衬底内。
在一个实施例中，一种集成电路包括：半导体衬底，掺杂第一导电类型；第一半导体阱，在半导体衬底内掺杂第二导电类型(其包括：第一区域，重掺杂第二导电类型，其中第一区域连接至电源节点；以及第二区域，重掺杂第一导电类型，其中第二区域连接至集成电路焊盘)；第二半导体阱，在半导体衬底内掺杂第二导电类型；第三区域，在第二半导体阱内重掺杂第二导电类型，其中第三区域通过电阻器连接至集成电路焊盘；以及第四区域，在半导体衬底内重掺杂第二导电类型，第四区域连接至接地节点；其中第二半导体阱在第四区域和第一半导体阱之间位于半导体衬底内。
在一个实施例中，一种集成电路包括：半导体衬底，掺杂第一导电类型；第一半导体阱，在半导体衬底内掺杂第二导电类型(其包括：第一区域，重掺杂第二导电类型，其中第一区域连接至电源节点；以及第二区域，重掺杂第一导电类型，其中第二区域连接至第一集成电路焊盘)；第二半导体阱，在半导体衬底内掺杂第二导电类型；第三区域，在第二半导体阱内重掺杂第二导电类型，其中第三区域连接至第二集成电路焊盘；第三半导体阱，在半导体衬底内掺杂第二导电类型；以及第四区域，在第三半导体阱内重掺杂第二导电类型，其中第四区域通过电阻器连接至第一集成电路焊盘；其中第三半导体阱在第一半导体阱和第二半导体阱之间位于半导体衬底内。
在一个实施例中，一种集成电路包括：半导体衬底，掺杂第一导电类型；第一半导体阱，在半导体衬底内掺杂第二导电类型(其包括：第一区域，重掺杂第二导电类型，其中第一区域连接至电源节点；以及第二区域，重掺杂第一导电类型，其中第二区域连接至第一集成电路焊盘)；第二半导体阱，在半导体衬底内掺杂第二导电类型；第三区域，在第二半导体阱内重掺杂第二导电类型，其中第三区域连接至第二集成电路焊盘；第三半导体阱，在半导体衬底内掺杂第二导电类型；以及第四区域，在第三半导体阱内重掺杂第二导电类型，其中第四区域连接至电源节点；其中第三半导体阱在第一半导体阱和第二半导体阱之间位于半导体衬底内。
在一个实施例中，一种集成电路包括：半导体衬底，掺杂第一导电类型；第一半导体阱，在半导体衬底内掺杂第二导电类型(其包括：第一区域，重掺杂第二导电类型，其中第一区域连接至电源节点；以及第二区域，重掺杂第一导电类型，其中第二区域连接至集成电路焊盘)；第二半导体阱，在半导体衬底内掺杂第二导电类型；第三区域，在第二半导体阱内重掺杂第二导电类型，其中第三区域连接至接地节点；第三半导体阱，在半导体衬底内掺杂第二导电类型；以及第四区域，在第三半导体阱内重掺杂第二导电类型，其中第四区域连接至电源节点；其中第三半导体阱在第一半导体阱和第二半导体阱之间位于半导体衬底内。
附图说明
为了更好地理解实施例，现在仅通过示例参考附图，其中：
图1是CMOS反相器的集成电路实施方式的截面图；
图2是图1的等效电路示意图，示出了形成晶闸管的寄生双极晶体管；
图3是集成电路的截面图；
图4是图3的等效电路示意图，示出了形成对闩锁免疫的晶闸管的寄生双极晶体管；
图5是集成电路的截面图；
图6是图5的等效电路示意图，示出了形成对闩锁免疫的晶闸管的寄生双极晶体管；
图7是集成电路的截面图；
图8是图7的等效电路示意图，示出了形成对闩锁免疫的晶闸管的寄生双极晶体管；
图9是集成电路的截面图；
图10是图9的等效电路示意图，示出了形成对闩锁免疫的晶闸管的寄生双极晶体管；
图11是集成电路的截面图；
图12是图11的等效电路示意图，示出了形成对闩锁免疫的晶闸管的寄生双极晶体管；
图13是集成电路的截面图；以及
图14是图13的等效电路示意图，示出了形成对闩锁免疫的晶闸管的寄生双极晶体管。
可以理解，截面图没有按比例绘制。
具体实施方式
现在参考图3，该图示出了集成电路100的截面，其结合有用于提供闩锁免疫性的设计技术和结构。集成电路100包括位于p型掺杂衬底104内的n型掺杂阱102。阱102在本文称为“热n阱”，其在本示例中定义为n型掺杂阱，包含形成直接连接至集成电路焊盘(Pad)的pMOS晶体管的源极/漏极区域的重掺杂p型区域108。热n阱也可以定义为漏极直接连接至集成电路焊盘的PMOS晶体管的块体或者发射极连接至集成电路焊盘的PNP晶体管的基极。阱102还包括连接至电源节点Vdd的重掺杂n型区域106。例如，重掺杂n型区域106可形成围绕重掺杂p型区域108的保护环结构。重掺杂p型区域108可通过浅沟道隔离(STI)结构116与重掺杂n型区域106隔离。
电路100还包括位于p型掺杂衬底104内的重掺杂p型区域120，以通过由于集成电路的金属化层的固有电阻而形成的电阻Rmetal来形成与接地节点(Gnd)的连接。例如，重掺杂p型区域120可形成围绕阱102的保护环结构。重掺杂p型区域120可通过STI结构116与重掺杂n型区域106隔离。
p型掺杂衬底104内的重掺杂n型区域124还连接至接地节点Gnd。重掺杂n型区域124可通过STI结构116与重掺杂p型区域120隔离。
电路100还包括n型掺杂阱130，其包括重掺杂n型区域132以形成与接地节点Gnd的连接。阱130在本文称为“接地n阱”。重掺杂n型区域132可通过STI结构116与重掺杂p型区域120隔离。
为了提供闩锁免疫性，重掺杂n型区域124与阱102隔开距离A，该距离通过控制p型衬底中的重掺杂n型区域与热n阱之间的间距的设计规则来指定。此外，n型掺杂阱130与阱102隔开距离B，该距离通过控制p型衬底中的任何n阱与热n阱之间的间距的设计规则来指定。作为示例，对于从Pad或Vdd到Gnd的大于或等于阈值的给定电压，设置距离A和B以确保PNPN晶闸管的高阻抗状态并降低寄生双极晶体管的增益。
通过利用由阱102内的重掺杂n型区域106和p型掺杂衬底104内的重掺杂p型区域120形成的双重保护环将重掺杂p型区域108封闭在n阱102内来进一步增强闩锁免疫性。
在图4中示出了由集成电路100呈现的寄生结构的等效电路示意图。
距离A和距离B的间距要求对集成电路100的占用面积具有不利影响。为了提供必要的闩锁免疫性，必须增大这些集成电路占用的面积，以支持设计规则所要求的最小间距要求和保护环结构。如果能在更小区域中提供如图3所示的电路配置的闩锁免疫性，则将是有利的。
现在参考图5，图5示出了结合有用于提供闩锁免疫性的设计技术和结构的集成电路200的截面。集成电路200包括位于p型掺杂衬底204内的n型掺杂阱202。阱202在本文称为“热n阱”，其在本示例中定义为n型掺杂阱，包含形成直接连接至集成电路焊盘(Pad)的pMOS晶体管的源极/漏极区域的重掺杂p型区域208。热n阱也可以定义为漏极直接连接至集成电路焊盘的PMOS晶体管的块体或者发射极连接至集成电路焊盘的PNP晶体管的基极。阱202还包括连接至电源节点Vdd的重掺杂n型区域206。例如，重掺杂n型区域206可形成围绕重掺杂p型区域208的保护环结构。重掺杂p型区域208可通过浅沟道隔离(STI)结构216与重掺杂n型区域206隔离。
电路200还包括位于p型掺杂衬底204内的重掺杂p型区域220，以通过由金属化层的固有电阻形成的电阻Rmetal1形成与接地节点(Gnd)的连接。例如，重掺杂p型区域220可形成围绕阱202的保护环结构。重掺杂p型区域220可通过STI结构216与重掺杂n型区域206分离。
p型掺杂衬底204内的重掺杂n型区域224也连接至接地节点Gnd。
电路200还包括n型掺杂阱230，其包括重掺杂n型区域232以形成与接地节点Gnd的连接。阱230在本文称为“接地n阱”。
电路200还包括第一n型掺杂阱240，其包括重掺杂n型区域242以通过电阻Rmetal2形成与集成电路焊盘(Pad)的连接。在一个实施例中，电阻Rmetal2可具有20-50Ohm的电阻值(其可随设计和技术限制而变化)，其中Rmetal1的电阻可例如在1-20Ohm的范围内。阱240在本文称为“n阱带”。阱240及其重掺杂n型区域242位于阱202和阱230之间，并且可通过STI结构216与重掺杂p型区域220隔离。阱240的横向宽度D由设计规则设置，并且通过由设计规则设置的相邻n阱之间的设计特定间距E与阱202和阱230中的每一个隔开。
电路200还包括第二n型掺杂阱250，其包括重掺杂n型区域252以通过电阻器Rmetal2形成与集成电路焊盘(Pad)的连接。阱250在本文称为“n阱带”。重掺杂n型区域252可通过STI结构216与重掺杂p型区域220和重掺杂n型区域224隔离，并且位于阱202和重掺杂n型区域224之间。阱250具有的横向宽度D由设计规则设置，并且通过由设计规则设置的相邻n阱之间的设计特定间距E与阱202隔开，并且此外通过由设计规则设置的p型衬底中的n阱和重掺杂n型区域之间的设计特定间距F与重掺杂n型区域224隔开。
电路200还包括位于p型掺杂衬底204内的重掺杂p型区域260，以通过由金属化层的固有电阻形成的电阻Rmetal1形成与接地节点(Gnd)的连接。重掺杂p型区域位于阱230和240之间，并且可通过STI结构216与重掺杂n型区域232和重掺杂n型区域242均隔离。
电路200还包括位于p型掺杂衬底204内的重掺杂p型区域270，以通过由金属化层的固有电阻形成的电阻Rmetal1形成与接地节点(Gnd)的连接。重掺杂p型区域位于阱250和重掺杂n型区域224之间，并且可通过STI结构216与重掺杂n型区域252和重掺杂n型区域224均隔离。
通过电阻器Rmetal2提供与集成电路焊盘(Pad)的电连接的n阱带通过将双极晶体管彼此隔离并由此防止再生作用来提供必要的闩锁免疫性。电路200相对于电路100的优点在于，重掺杂n型区域224与阱202隔开的距离A'小于距离A，其中A'＝E+D+F。此外，n型掺杂阱230与阱202隔开的距离B'小于距离B，其中B'＝2*E+D。由此，电路200将占用比电路100更小的面积，同时仍提供必要的闩锁免疫性。例如，对于从Pad或Vdd到Gnd的第一电压，电路200的面积比电路100的面积小37％，以及对于从Pad或Vdd到Gnd的第二电压，电路200的面积比电路100的面积小68％，其中第二电压大于第一电压。电路200相对于电路100的其他优点包括：在设计结构中没有电压依赖性(意味着相邻的n阱间距不需要基于电压幅度而改变)，并且闩锁免疫性的有效性不再依赖于由阱202内的重掺杂n型区域206和p型掺杂衬底204内的重掺杂p型区220形成的双重保护环的效率。
在一个实施例中，第一n型掺杂阱240和第二n型掺杂阱250可以连接并形成围绕阱202的阱环，并且通过最小距离E与其隔开。然后，重掺杂n型区域242和252也将连接并形成保护环。然而，应理解，用阱240和250形成环结构不是必要的，并且在一些电路实施方式中，由于闩锁问题主要存在于电路的左侧，因此只需要具有重掺杂n型区域242的n型掺杂阱240。
在图6在示出由集成电路200呈现的寄生结构的等效电路示意图。
现在参考图7，图7示出了集成电路400的截面，其结合于用于提供闩锁免疫性的设计技术和结构。集成电路400包括位于p型掺杂衬底404内的n型掺杂阱402。阱402在本文称为“热n阱”，其在本示例中定义为n型掺杂阱，包含形成直接连接至第一集成电路焊盘(Pad1)的pMOS晶体管的源极/漏极区域的重掺杂p型区域408。热n阱也可以定义为漏极直接连接至集成电路焊盘的PMOS晶体管的块体或者发射极直接连接至第一集成电路焊盘(Pad1)的PNP晶体管的基极。阱402还包括连接至电源节点Vdd的重掺杂n型区域406。例如，重掺杂n型区域406可形成围绕重掺杂p型区域408的保护环结构。重掺杂p型区域408可通过浅沟道隔离(STI)结构416与重掺杂n型区域406隔离。
电路400还包括位于p型掺杂衬底404内的重掺杂p型区域420，以通过由金属化层的固有电阻形成的电阻Rmetal形成与接地节点(Gnd)的连接。例如，重掺杂p型区域420可形成围绕阱402的保护环结构。重掺杂p型区域420可通过STI结构416与重掺杂n型区域406隔离。
电路400还包括n型掺杂阱430，其包括重掺杂n型区域432以形成与第二集成电路焊盘(Pad2)的连接。阱430在本文称为“发射极n阱”。阱430和重掺杂n型区域432可通过STI结构416与重掺杂p型区域420隔离。
为了提供闩锁免疫性，n型掺杂阱430与阱402隔开距离C，该距离通过针对p型衬底中的任何n型阱和热n阱的设计规则来指定。作为示例，对于从Pad或Vdd到Gnd的大于或等于阈值的给定电压，设置距离C以确保PNPN晶闸管的高阻抗状态并降低寄生双极晶体管的增益。
通过用阱402内的重掺杂n型区域406和p型掺杂衬底404内的重掺杂p型区域420形成的双重保护环来封闭阱402中的重掺杂p型区域408，从而增强闩锁免疫性。
在图8中示出了由集成电路400呈现的寄生结构的等效电路示意图。
距离C的间距要求对集成电路400的占用面积具有不利影响。为了提供必要的闩锁免疫性，必须增大这些集成电路占用的面积，以支持设计规则所要求的最小间距要求和保护环结构。如果可在较小区域中提供如图7所示的电路配置的闩锁免疫性，则是有利的。
现在参考图9，图9示出了结合有用于提供闩锁免疫性的设计技术和结构的集成电路500的截面。集成电路500包括位于p型掺杂衬底504内的n型掺杂阱502。阱502在本文称为“热n阱”，其在该示例中定义为n型掺杂阱，包含形成直接连接至第一集成电路焊盘(Pad1)的pMOS晶体管的源极/漏极区域的重掺杂p型区域508。热n阱也可被定义为漏极直接连接至集成电路焊盘的PMOS晶体管的块体或者发射极连接至第一集成电路焊盘(Pad1)的PNP晶体管的基极。阱502还包括连接至电源节点Vdd的重掺杂n型区域506。例如，重掺杂n型区域506可形成围绕重掺杂p型区域508的保护环结构。重掺杂P型区508可通过浅沟道隔离(STI)结构516与重掺杂n型区域506隔离。
电路500还包括位于p型掺杂衬底504内的重掺杂p型区域520，以通过由金属化层的固有电阻形成的电阻Rmetal1形成与接地节点(Gnd)的连接。例如，重掺杂p型区域520可形成围绕阱502的保护环结构。重掺杂p型区域520可通过STI结构516与重掺杂n型区域506隔离。
电路500还包括n型掺杂阱530，其包括重掺杂n型区域532以形成与第二集成电路焊盘(Pad2)的连接。阱530在本文被称为“发射极n阱”。
电路500还包括第一n型掺杂阱540，其包括重掺杂n型区域542以通过电阻器Rmetal2形成与第一集成电路焊盘(Pad1)的连接。在一个实施例中，电阻器Rmetal2可具有20-50Ohm的电阻值(可随设计和技术限制而变化)，其中电阻Rmetal1可在1-20Ohm的范围内。阱540在本文称为“n阱带”。阱540及其重掺杂n型区域542位于阱502和阱530之间，并且可以通过STI结构516与重掺杂p型区域520隔离。540阱所具有的横向宽度D由设计规则设置，并且通过由设计规则设置的相邻n阱之间的设计特定间距E与502阱和530阱中的每一个隔开。
电路500还包括第二n型掺杂阱550，其包括重掺杂n型区域552以通过电阻器Rmetal2形成与第一集成电路焊盘(Pad1)的连接。阱550在本文称为“n阱带”。阱550及其重掺杂n型区域552可通过STI结构516与重掺杂p型区域520隔离。阱550通过由设计规则设置的相邻n阱之间的设计特定间距E与阱502隔开。
电路500还包括位于p型掺杂衬底504内的重掺杂p型区域560以通过由金属化层的固有电阻形成的电阻Rmetal1形成与接地节点(Gnd)的连接。重掺杂p型区域560位于n阱530和n阱540之间，并且通过STI结构516与重掺杂n型区域532和重掺杂n型区域542中的每一个隔离。
通过电阻器Rmetal2提供与第一集成电路焊盘(Pad1)的电连接的n阱带通过使双极晶体管彼此隔离并由此防止再生作用来提供必要的闩锁免疫性。电路500相对于电路400的优势在于，n阱530与n阱502隔开的距离C'小于距离C，其中C'＝2*E+D。由此，电路500将占用比电路400更小的面积，同时仍提供必要的闩锁免疫性。例如，对于从Pad1或Vdd到Pad2的第一电压，电路500的面积比电路400的面积小70％，并且对于从Pad1或Vdd到Pad2的第二电压，电路500的面积比电路400的面积小81％，其中第二电压大于第一电压。电路500相对于电路400的其他优点包括：在设计结构中没有电压依赖性(意味着相邻的n阱间距不随电压幅度而变化)，并且闩锁免疫性的有效性不再依赖于由阱502内的重掺杂n型区域506和p型掺杂衬底504内的重掺杂p型区域520形成的双重保护环的效率。
在一个实施例中，第一n型掺杂阱540和第二n型掺杂阱550可以连接并形成围绕阱502的阱环，并且与阱502隔开最小距离E。然后，重掺杂n型区域542和552也将连接并形成保护环。然而，应理解，利用阱540和550形成环结构不是必要的。
在图10示出了由集成电路500呈现的寄生结构的等效电路示意图。
现在参考图11，图11示出了结合有用于提供闩锁免疫性的设计技术和结构的集成电路600的截面。集成电路600包括位于p型掺杂衬底604内的n型掺杂阱602。阱602在本文称为“热n阱”，其在本示例中定义为n型掺杂阱，包含形成直接连接至第一集成电路焊盘(Pad1)的pMOS晶体管的源极/漏极区域的重掺杂p型区域608。热n阱也可以定义为漏极直接连接至集成电路焊盘的PMOS晶体管的块体或者发射极连接至集成电路焊盘的PNP晶体管的基极。阱602还包括与电源节点Vdd连接的重掺杂n型区域606。例如，重掺杂n型区域606可形成围绕重掺杂p型区域608的保护环结构。重掺杂p型区域608可通过浅沟槽隔离(STI)结构616与重掺杂n型区域606隔离。
电路600还包括位于p型掺杂衬底604内的重掺杂p型区域620，以通过由金属化层的固有电阻形成的电阻Rmetal形成与接地节点(Gnd)的连接。例如，重掺杂p型区域620可形成围绕阱602的保护环结构。重掺杂p型区域620可通过STI结构616与重掺杂n型区域606隔离。
电路600还包括n型掺杂阱630，其包括重掺杂n型区域632以形成与第二集成电路焊盘(Pad2)的连接。阱630在本文称为“发射极n阱”。
电路600还包括第一n型掺杂阱640，其包括重掺杂n型区域642以形成与电源节点Vdd的连接。阱640在本文称为“n阱带”。阱640及其重掺杂n型区域642位于阱602和阱630之间。重掺杂n型区域642可通过STI结构616与重掺杂p型区域620隔离。阱640所具有的横向宽度D由设计规则设置，并且通过由设计规则设置的n阱和热n阱之间的设计特定间距E与阱602和阱630中的每一个隔开。
电路600还包括第二n型掺杂阱650，其包括重掺杂n型区域652以形成与电源节点Vdd的连接。阱650在本文称为“n阱带”。重掺杂n型区域652可通过STI结构616与重掺杂p型区域620隔离。阱650通过由设计规则设置的n阱和热n阱之间的设计特定间距E与阱602隔开。
电路600还可以包括位于p型掺杂衬底604内的重掺杂p型区域660，以通过由金属化层的固有电阻形成的电阻Rmetal形成与接地节点(Gnd)的连接。重掺杂p型区域660位于n阱630和n阱640之间，并且通过STI结构616与重掺杂n型区域632和重掺杂n型区域642中的每一个隔离。
提供与电源节点Vdd的电连接的n阱带通过使双极晶体管彼此隔离并由此防止再生作用来提供必要的闩锁免疫性。电路600相对于电路400的优势在于，n阱630与n阱602隔开的距离C'小于距离C，其中C'＝2*E+D。由此，电路600将比电路400占用更小的面积，同时仍提供必要的闩锁免疫性。例如，对于从Pad1或Vdd到Pad2的第一电压，电路600的面积比电路400的面积小55％，并且对于从Pad1或Vdd到Pad2的第二电压，电路600的面积比电路400的面积小73％，其中第二电压大于第一电压。电路600相对于电路400的其他优点包括：在设计结构中没有电压依赖性(意味着相邻的n阱间距不随电压幅度而变化)，并且闩锁免疫性的有效性不再依赖于由阱602内的重掺杂n型区域606和p型掺杂衬底604内的重掺杂p型区域620形成的双重保护环的效率。
在一个实施例中，第一n型掺杂阱640和第二n型掺杂阱650可连接并形成围绕阱602的阱环，并且与阱602隔开设计特定距离E。然后，重掺杂n型区域642和652也将连接并形成保护环。然而，应理解，利用阱640和650形成环形结构不是必要的，并且在一些电路实施方式中，由于闩锁问题主要存在于电路的左侧，因此只需要具有重掺杂n型区域642的n型掺杂阱640。
在图12中示出了由集成电路600呈现的寄生结构的等效电路示意图。
现在参考图13，图13示出了结合有用于提供闩锁免疫性的设计技术和结构的集成电路700的截面。集成电路700包括位于p型掺杂衬底704内的n型掺杂阱702。阱702在本文称为“热n阱”，其在本示例中定义为n型掺杂阱，包含形成直接连接至集成电路焊盘(Pad)的pMOS晶体管的源极/漏极区域的重掺杂的p型区域708。热n阱也可以定义为漏极直接连接至集成电路焊盘的PMOS晶体管的块体或者发射极连接至集成电路焊盘(Pad)的PNP晶体管的基极。阱702还包括连接至电源节点Vdd的重掺杂n型区域706。例如，重掺杂n型区域706可形成围绕重掺杂p型区域708的保护环结构。重掺杂p型区域708可通过浅沟道隔离(STI)结构716与重掺杂n型区域706隔离。
电路700还包括位于p型掺杂衬底704内的重掺杂p型区域720，以通过由金属化层的固有电阻形成的电阻Rmetal形成与接地节点(Gnd)的连接。例如，重掺杂p型区域720可形成围绕阱702的保护环结构。重掺杂p型区域720可通过STI结构716与重掺杂n型区域706隔离。
电路700还包括n型掺杂阱730，其包括重掺杂n型区域732以形成与接地节点(Gnd)的连接。阱730在本文称为“接地n阱”。
电路700还包括第一n型掺杂阱740，其包括重掺杂n型区域742以形成与电源节点Vvdd的连接。阱740在本文称为“n阱带”。阱740及其重掺杂n型区域742位于阱702和阱730之间。重掺杂n型区域742可通过STI结构716与重掺杂p型区域720隔离。阱740具有的横向宽度D由设计规则设置，并且通过由设计规则设置的n阱和热n阱或接地n阱之间的设计特定间距E与阱792和阱730中的每一个隔开。
电路700还包括第二n型掺杂阱750，其包括重掺杂n型区域752以形成与电源节点Vdd的连接。阱750在本文称为“n阱带”。阱750及其重掺杂n型区域752可通过STI结构716与重掺杂p型区域720隔离。阱750通过由设计规则设置的n阱和热n阱之间的设计特定间距E与阱702隔开。
电路700还可以包括位于p型掺杂衬底704内的重掺杂p型区域760，以通过由金属化层的固有电阻形成的电阻Rmetal形成与接地节点(Gnd)的连接。重掺杂p型区域760位于n阱730和n阱740之间，并且通过STI结构716与重掺杂n型区域732和重掺杂n型区域742中的每一个隔离。
提供与电源节点Vdd的电连接的n阱带通过使双极晶体管彼此隔离并由此防止再生作用来提供必要的闩锁免疫性。电路700相对于电路100的优势在于，n阱730与n阱702隔开的距离C'小于距离C，其中C'＝2*E+D。由此，电路700将占用比电路100更小的面积，同时仍提供必要的闩锁免疫性。例如，对于从Pad或Vdd到Gnd的第一电压，电路700的面积比电路100的面积小25％，并且对于从Pad或Vdd到Gnd的第二电压，电路700的面积比电路100的面积小60％，其中第二电压大于第一电压。电路700相对于电路100的其他优点包括：在设计结构中没有电压依赖性(意味着相邻n阱间距不随电压幅度而改变)，并且闩锁免疫性的有效性不再依赖于由阱702内的重掺杂n型区域706和p型掺杂衬底704内的重掺杂p型区域720形成的双重保护环的效率。
在一个实施例中，第一n型掺杂阱740和第二n型掺杂阱750可连接并形成围绕阱702的阱环，并且通过设计特定距离E与阱702隔开。然后，重掺杂n型区域742和752也将连接并形成保护环。然而，应理解，利用阱740和750形成环形结构不是必要的，并且在一些电路实施方式中，由于闩锁问题主要存在于电路的左侧，因此只需要具有重掺杂n型区域742的n型掺杂阱740。
在图14中示出了由集成电路700呈现的寄生结构的等效电路示意图。
虽然已经在附图和前述描述中示出并描述了本实用新型，但这种说明和描述被视为说明性或示例性的而不是限制性的；本实用新型不限于所公开的实施例。本领域技术人员在实践所述实用新型时通过研究附图、公开和所附权利要求可以理解和实现对所公开实施例的各种变型。

Claims (74)

1.一种集成电路，其特征在于，包括：
半导体衬底，掺杂有第一导电类型；
第一半导体阱，在所述半导体衬底内掺杂有第二导电类型，并且包括：
第一区域，重掺杂有所述第二导电类型，其中所述第一区域连接至电源节点；和
第二区域，重掺杂有所述第一导电类型，其中所述第二区域连接至集成电路焊盘；
第二半导体阱，在所述半导体衬底内掺杂有所述第二导电类型；
第三区域，在所述第二半导体阱内重掺杂有所述第二导电类型，其中所述第三区域连接至接地节点；
第三半导体阱，在所述半导体衬底内掺杂有所述第二导电类型；以及
第四区域，在所述第三半导体阱内重掺杂有所述第二导电类型，其中所述第四区域通过电阻器连接至所述集成电路焊盘；
其中所述第三半导体阱在所述第一半导体阱和所述第二半导体阱之间位于所述半导体衬底内。
2.根据权利要求1所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第一半导体阱横向隔开。
3.根据权利要求1所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第二半导体阱横向隔开。
4.根据权利要求1所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第一半导体阱和所述第二半导体阱中的每个半导体阱横向隔开。
5.根据权利要求1所述的集成电路，其特征在于，所述第三半导体阱围绕所述第一半导体阱。
6.根据权利要求1所述的集成电路，其特征在于，所述第三半导体阱不围绕所述第一半导体阱。
7.根据权利要求1所述的集成电路，其特征在于，还包括：第五区域，在所述半导体衬底内重掺杂有所述第一导电类型，所述第五区域位于所述第一半导体阱和所述第三半导体阱之间。
8.根据权利要求7所述的集成电路，其特征在于，所述第五区域围绕所述第一半导体阱。
9.根据权利要求7所述的集成电路，其特征在于，所述第五区域通过具有固有金属化电阻的金属化层连接至所述接地节点。
10.根据权利要求7所述的集成电路，其特征在于，所述第五区域通过浅沟槽隔离与所述第一区域和所述第四区域均隔离。
11.根据权利要求7所述的集成电路，其特征在于，还包括：第六区域，在所述半导体衬底内重掺杂有所述第二导电类型，所述第三半导体阱位于所述第六区域和所述第五区域之间。
12.根据权利要求11所述的集成电路，其特征在于，所述第六区域连接至所述接地节点。
13.根据权利要求1所述的集成电路，其特征在于，所述第一区域围绕所述第二区域。
14.根据权利要求11所述的集成电路，其特征在于，还包括：第七区域，在所述半导体衬底内重掺杂有所述第一导电类型，所述第七区域位于所述第四区域和所述第六区域之间。
15.根据权利要求14所述的集成电路，其特征在于，所述第七区域通过具有固有金属化电阻的金属化层连接至所述接地节点。
16.根据权利要求14所述的集成电路，其特征在于，所述第七区域通过浅沟槽隔离与所述第四区域和所述第六区域均隔离。
17.根据权利要求1所述的集成电路，其特征在于，还包括：第八区域，在所述半导体衬底内重掺杂有所述第一导电类型，所述第八区域位于所述第三半导体阱和所述第二半导体阱之间。
18.根据权利要求17所述的集成电路，其特征在于，所述第八区域通过具有固有金属化电阻的金属化层连接至所述接地节点。
19.根据权利要求17所述的集成电路，其特征在于，所述第八区域通过浅沟槽隔离与所述第三区域和所述第四区域均隔离。
20.一种集成电路，其特征在于，包括：
半导体衬底，掺杂有第一导电类型；
第一半导体阱，在所述半导体衬底内掺杂有第二导电类型，并且包括：
第一区域，重掺杂有所述第二导电类型，其中所述第一区域连接至电源节点；和
第二区域，重掺杂有所述第一导电类型，其中所述第二区域连接至集成电路焊盘；
第二半导体阱，在所述半导体衬底内掺杂有所述第二导电类型；
第三区域，在所述第二半导体阱内重掺杂有所述第二导电类型，其中所述第三区域通过电阻器连接至所述集成电路焊盘；以及
第四区域，在所述半导体衬底内重掺杂有所述第二导电类型，其中所述第四区域连接至接地节点；
其中所述第二半导体阱在所述第四区域和所述第一半导体阱之间位于所述半导体衬底内。
21.根据权利要求20所述的集成电路，其特征在于，所述第四区域连接至接地节点。
22.根据权利要求20所述的集成电路，其特征在于，所述第二半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第一半导体阱横向隔开。
23.根据权利要求20所述的集成电路，其特征在于，所述第二半导体阱围绕所述第一半导体阱。
24.根据权利要求20所述的集成电路，其特征在于，所述第二半导体阱不围绕所述第一半导体阱。
25.根据权利要求20所述的集成电路，其特征在于，还包括：第五区域，在所述半导体衬底内重掺杂有所述第一导电类型，所述第五区域位于所述第一半导体阱和所述第二半导体阱之间。
26.根据权利要求25所述的集成电路，其特征在于，所述第五区域围绕所述第一半导体阱。
27.根据权利要求25所述的集成电路，其特征在于，所述第五区域通过具有金属化电阻的金属化层连接至所述接地节点。
28.根据权利要求25所述的集成电路，其特征在于，所述第五区域通过浅沟槽隔离与所述第一区域和所述第三区域隔离。
29.根据权利要求20所述的集成电路，其特征在于，所述第一区域围绕所述第二区域。
30.根据权利要求20所述的集成电路，其特征在于，还包括：第六区域，在所述半导体衬底内重掺杂有所述第一导电类型，所述第六区域位于所述第三区域和所述第四区域之间。
31.根据权利要求30所述的集成电路，其特征在于，所述第六区域通过具有固有金属化电阻的金属化层连接至所述接地节点。
32.根据权利要求30所述的集成电路，其特征在于，所述第六区域通过浅沟槽隔离与所述第三区域和所述第四区域均隔离。
33.一种集成电路，其特征在于，包括：
半导体衬底，掺杂有第一导电类型；
第一半导体阱，在所述半导体衬底内掺杂有第二导电类型，并且包括：
第一区域，重掺杂有所述第二导电类型，其中所述第一区域连接至电源节点；和
第二区域，重掺杂有所述第一导电类型，其中所述第二区域连接至第一集成电路焊盘；
第二半导体阱，在所述半导体衬底内掺杂有所述第二导电类型；
第三区域，在所述第二半导体阱内重掺杂有所述第二导电类型，其中所述第三区域连接至第二集成电路焊盘；
第三半导体阱，在所述半导体衬底内掺杂有所述第二导电类型；以及
第四区域，在所述第三半导体阱内重掺杂有所述第二导电类型，其中所述第四区域通过电阻器连接至所述第一集成电路焊盘；其中所述第三半导体阱在所述第一半导体阱和所述第二半导体阱之间位于所述半导体衬底内。
34.根据权利要求33所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第一半导体阱横向隔开。
35.根据权利要求33所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第二半导体阱横向隔开。
36.根据权利要求33所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第一半导体阱和所述第二半导体阱中的每个半导体阱横向隔开。
37.根据权利要求33所述的集成电路，其特征在于，所述第三半导体阱围绕所述第一半导体阱。
38.根据权利要求33所述的集成电路，其特征在于，所述第三半导体阱不围绕所述第一半导体阱。
39.根据权利要求33所述的集成电路，其特征在于，还包括：第五区域，在所述半导体衬底内重掺杂有所述第一导电类型，所述第五区域位于所述第一半导体阱和所述第三半导体阱之间。
40.根据权利要求39所述的集成电路，其特征在于，所述第五区域围绕所述第一半导体阱。
41.根据权利要求39所述的集成电路，其特征在于，所述第五区域通过具有固有金属化电阻的金属化层连接至接地节点。
42.根据权利要求39所述的集成电路，其特征在于，所述第五区域通过浅沟槽隔离与所述第一区域和所述第四区域隔离。
43.根据权利要求33所述的集成电路，其特征在于，还包括：第六区域，在所述半导体衬底内重掺杂有所述第一导电类型，所述第六区域位于所述第二半导体阱和所述第三半导体阱之间。
44.根据权利要求43所述的集成电路，其特征在于，所述第六区域通过具有固有金属化电阻的又一金属化层连接至接地节点。
45.根据权利要求43所述的集成电路，其特征在于，所述第六区域通过浅沟槽隔离与所述第三区域和所述第四区域中的每个区域隔离。
46.根据权利要求33所述的集成电路，其特征在于，所述第一区域围绕所述第二区域。
47.一种集成电路，其特征在于，包括：
半导体衬底，掺杂有第一导电类型；
第一半导体阱，在所述半导体衬底内掺杂有第二导电类型，并且包括：
第一区域，重掺杂有所述第二导电类型，其中所述第一区域连接至电源节点；和
第二区域，重掺杂有所述第一导电类型，其中所述第二区域连接至第一集成电路焊盘；
第二半导体阱，在所述半导体衬底内掺杂有所述第二导电类型；
第三区域，在所述第二半导体阱内重掺杂有所述第二导电类型，其中所述第三区域连接至第二集成电路焊盘；
第三半导体阱，在所述半导体衬底内掺杂有所述第二导电类型；以及
第四区域，在所述第三半导体阱内重掺杂有所述第二导电类型，其中所述第四区域连接至电源节点；其中所述第三半导体阱在所述第一半导体阱和所述第二半导体阱之间位于所述半导体衬底内。
48.根据权利要求47所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第一半导体阱横向隔开。
49.根据权利要求47所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第二半导体阱横向隔开。
50.根据权利要求47所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第一半导体阱和所述第二半导体阱中的每个半导体阱横向隔开。
51.根据权利要求47所述的集成电路，其特征在于，所述第三半导体阱围绕所述第一半导体阱。
52.根据权利要求47所述的集成电路，其特征在于，所述第三半导体阱不围绕所述第一半导体阱。
53.根据权利要求47所述的集成电路，其特征在于，还包括：第五区域，在所述半导体衬底内重掺杂有所述第一导电类型，所述第五区域位于所述第一半导体阱和所述第三半导体阱之间。
54.根据权利要求53所述的集成电路，其特征在于，所述第五区域围绕所述第一半导体阱。
55.根据权利要求53所述的集成电路，其特征在于，所述第五区域通过具有固有金属化电阻的金属化层连接至接地节点。
56.根据权利要求53所述的集成电路，其特征在于，所述第五区域通过浅沟槽隔离与所述第一区域和所述第四区域隔离。
57.根据权利要求47所述的集成电路，其特征在于，还包括：第六区域，在所述半导体衬底内重掺杂有所述第一导电类型，所述第六区域位于所述第二半导体阱和所述第三半导体阱之间。
58.根据权利要求57所述的集成电路，其特征在于，所述第六区域通过具有固有金属化电阻的金属化层连接至接地节点。
59.根据权利要求57所述的集成电路，其特征在于，所述第六区域通过浅沟槽隔离与所述第三区域和所述第四区域中的每个区域隔离。
60.根据权利要求47所述的集成电路，其特征在于，所述第一区域围绕所述第二区域。
61.一种集成电路，其特征在于，包括：
半导体衬底，掺杂有第一导电类型；
第一半导体阱，在所述半导体衬底内掺杂有第二导电类型，并且包括：
第一区域，重掺杂有所述第二导电类型，其中所述第一区域连接至电源节点；和
第二区域，重掺杂有所述第一导电类型，其中所述第二区域连接至集成电路焊盘；
第二半导体阱，在所述半导体衬底内掺杂有所述第二导电类型；
第三区域，在所述第二半导体阱内重掺杂有所述第二导电类型，其中所述第三区域连接至接地节点；
第三半导体阱，在所述半导体衬底内掺杂有所述第二导电类型；以及
第四区域，在所述第三半导体阱内重掺杂有所述第二导电类型，其中所述第四区域连接至电源节点；其中所述第三半导体阱在所述第一半导体阱和所述第二半导体阱之间位于所述半导体衬底内。
62.根据权利要求61所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第一半导体阱横向隔开。
63.根据权利要求61所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第二半导体阱横向隔开。
64.根据权利要求61所述的集成电路，其特征在于，所述第三半导体阱通过由针对所述集成电路的设计规则指定的具有相同导电类型的相邻阱之间的设计距离与所述第一半导体阱和所述第二半导体阱中的每个半导体阱横向隔开。
65.根据权利要求61所述的集成电路，其特征在于，所述第三半导体阱围绕所述第一半导体阱。
66.根据权利要求61所述的集成电路，其特征在于，所述第三半导体阱不围绕所述第一半导体阱。
67.根据权利要求61所述的集成电路，其特征在于，还包括：第五区域，在所述半导体衬底内重掺杂有所述第一导电类型，所述第五区域位于所述第一半导体阱和所述第三半导体阱之间。
68.根据权利要求67所述的集成电路，其特征在于，所述第五区域围绕所述第一半导体阱。
69.根据权利要求67所述的集成电路，其特征在于，所述第五区域通过具有固有金属化电阻的金属化层连接至所述接地节点。
70.根据权利要求67所述的集成电路，其特征在于，所述第五区域通过浅沟槽隔离与所述第一区域和所述第四区域隔离。
71.根据权利要求61所述的集成电路，其特征在于，还包括：第六区域，在所述半导体衬底内重掺杂有所述第一导电类型，所述第六区域位于所述第二半导体阱和所述第三半导体阱之间。
72.根据权利要求71所述的集成电路，其特征在于，所述第六区域通过具有固有金属化电阻的金属化层连接至所述接地节点。
73.根据权利要求71所述的集成电路，其特征在于，所述第六区域通过浅沟槽隔离与所述第三区域和所述第四区域中的每个区域隔离。
74.根据权利要求61所述的集成电路，其特征在于，所述第一区域围绕所述第二区域。
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