CN107680908A - 高压半导体器件及其制备方法 - Google Patents
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Abstract
本发明提供一种高压半导体器件及其制备方法，所述高压半导体器件包括：半导体衬底、第一导电型高压阱区、发射极区、基极区、第二导电型第二扩散区及集电极区。本发明通过在集电极区与基极区之间增加一与所述基极区掺杂类型相同的第二导电型第二扩散区，在高压工作条件下，所述第二导电型第二扩散区的下方会形成逐步向下延伸的耗尽层，使得所述集电极区与所述基极区之间的通道宽度变小，有效地阻止了Kirk效应的发生，避免了器件输出特征曲线发生翘曲，使得器件不容易被击穿，提高了器件的性能。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种高压半导体器件及其制备方法。
背景技术
现有的高压NPN半导体器件如图1所示，包括：半导体衬底10，所述半导体10内设有多个间隔分布的隔离结构11；N型高压阱区12，所述N型高压阱区12位于所述半导体衬底10内；发射极区，所述发射极区位于所述N型高压阱区12内，包括N型发射极引出区14及位于所述N型发射极引出区14下方的P型扩散区13；基极区，所述基极区位于所述N型高压阱区12内，包括P型基极引出区15及位于所述P型基极引出区15下方的P型扩散区13；所述P型基极引出区15与所述N型发射极引出区14经由所述隔离结构11相隔离，且位于所述P型基极引出区15下方的P型扩散区13与位于所述N型发射极引出区14下方的所述P型扩散区13经由所述隔离结构11的底部相连接；集电极区，所述集电极区位于所述P型基极引出区15远离所述N型发射极引出区14一侧的所述N型高压阱区12内，且与所述P型基极引出区15经由所述隔离结构11相隔离；所述集电极区包括N型集电极引出区16及位于所述N型集电极引出区16下方的所述N型高压阱区12；发射电极17，所述发射电极17位于所述N型发射极引出区14表面；基电极18，所述基电极18位于所述P型基极引出区15表面；集电极19，所述集电极19位于所述N型集电极引出区16表面。
在上述器件中，所述N型高压阱区12及所述P型扩散区均为轻掺杂区域，所述N型高压阱区12用以承载较高的击穿电压，所述P型扩散区作为基极区；由于所述P型扩散区为轻掺杂区域，在高压工作条件下，所述高压NPN半导体器件很容易发生Kirk效应(基区展宽效应)，从而使得器件的输出特性曲线(IC-VCE曲线)发生翘曲，进而引起器件的失效。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种高压半导体器件及其制备方法，用于解决现有技术中的高压NPN半导体器件存在Kirk效应，从而使得器件的输出特性曲线发生翘曲，进而引起器件失效的问题。
为实现上述目的及其他相关目的，本发明提供一种高压半导体器件，所述高压半导体器件包括：
半导体衬底，所述半导体内设有多个间隔分布的隔离结构；
第一导电型高压阱区，位于所述半导体衬底内，所述第一导电型高压阱区的深度大于所述隔离结构的深度；
发射极区，位于所述第一导电型高压阱区内，包括第一导电型发射极引出区及位于所述第一导电型发射极引出区下方的第二导电型第一扩散区；
基极区，位于所述第一导电型高压阱区内，包括第二导电型基极引出区及位于所述第二导电型基极引出区下方的第二导电型第一扩散区；所述第二导电型基极引出区与所述第一导电型发射极引出区经由所述隔离结构相隔离，且位于所述第二导电型基极引出区下方的第二导电型第一扩散区与位于所述第一导电型发射极引出区下方的第二导电型第一扩散区经由所述隔离结构的底部相连接；
第二导电型第二扩散区，位于所述第一导电型高压阱区内，且与所述第二导电型第一扩散区经由所述隔离结构相隔离；
集电极区，位于所述第二导电型第二扩散区远离所述第二导电型第一扩散区一侧的所述第一导电型高压阱区内，且与所述第二导电型第二扩散区经由所述隔离结构相隔离；所述集电极区包括第一导电型集电极引出区及位于所述第一导电型集电极引出区下方的所述第一导电型高压阱区。
作为本发明的高压半导体器件的一种优选方案，所述第二导电型第二扩散区内还设有第二导电型的电极引出区。
作为本发明的高压半导体器件的一种优选方案，所述高压半导体器件还包括与所述第一导电型发射极引出区相连接的发射电极、与所述第二导电型基极引出区相连接的基电极、与所述第二导电型的电极引出区相连接的接地电极及与所述第一导电型集电极引出区相连接的集电极，所述发射电极、所述基电极、所述接地电极及所述集电极均位于所述半导体衬底的表面。
作为本发明的高压半导体器件的一种优选方案，所述第一导电型高压阱区、所述第二导电型第一扩散区及所述第二导电型第二扩散区均为轻掺杂区；所述第一导电型发射极引出区、所述第二导电型基极引出区、所述第二导电型的电极引出区及所述第一导电型集电极引出区均为重掺杂区。
作为本发明的高压半导体器件的一种优选方案，所述第一导电型为N型，所述第二导电型为P型。
作为本发明的高压半导体器件的一种优选方案，所述第一导电型为P型，所述第二导电型为N型。
本发明还提供一种高压半导体器件的制备方法，所述高压半导体器件的制备方法包括以下步骤：
1)提供半导体衬底，所述半导体衬底内形成有多个间隔分布的隔离结构；
2)在所述半导体衬底内形成第一导电型高压阱区，所述第一导电型高压阱区位于所述半导体衬底内，所述第一导电型高压阱区的深度大于所述隔离结构的深度；
3)在所述第一导电型高压阱区内形成第二导电型第一掺杂区及第二导电型第二掺杂区；所述第二导电型第一掺杂区位于一所述隔离结构的两侧，所述第二导电型第二掺杂区所述第二导电型第一掺杂区经由所述隔离结构相隔离；
4)对步骤3)得到的结构进行高温处理，使得位于所述隔离结构两侧的所述第二导电型第一掺杂区扩散，并经由所述隔离结构的底部相连接以形成第二导电型第一扩散区；同时使得所述第二导电型第二掺杂区扩散以得到第二导电型第二扩散区；
5)在所述隔离结构一侧的所述第二导电型第一扩散区内形成第一导电型发射极引出区，且在第二导电型第二扩散区远离所述第二导电型第一扩散区一侧的所述第一导电型高压阱区内形成第一导电型集电极引出区；
6)在所述隔离结构另一侧的所述第二导电型第一扩散区内形成第二导电型基极引出区，且在所述第二导电型第二扩散区内形成第二导电型的电极引出区。
作为本发明的高压半导体器件的制备方法的一种优选方案，所述步骤6)之后，还包括在所述半导体衬底表面形成发射电极、基电极、接地电极及集电极的步骤。
作为本发明的高压半导体器件的制备方法的一种优选方案，步骤4)之后，先执行步骤6)，再执行步骤5)。
作为本发明的高压半导体器件的制备方法的一种优选方案，所述第一导电型高压阱区、所述第二导电型第一扩散区及所述第二导电型第二扩散区均为轻掺杂区；所述第一导电型发射极引出区、所述第二导电型基极引出区、所述第二导电型的电极引出区及所述第一导电型集电极引出区均为重掺杂区。
作为本发明的高压半导体器件的制备方法的一种优选方案，所述第一导电型为N型，所述第二导电型为P型。
作为本发明的高压半导体器件的制备方法的一种优选方案，所述第一导电型为P型，所述第二导电型为N型。
如上所述，本发明的高压半导体器件及其制备方法，具有如下有益效果：本发明通过在集电极区与基极区之间增加一与所述基极区掺杂类型相同的第二导电型第二扩散区，在高压工作条件下，所述第二导电型第二扩散区的下方会形成逐步向下延伸的耗尽层，使得所述集电极区与所述基极区之间的通道宽度变小，有效地阻止了Kirk效应的发生，避免了器件输出特征曲线发生翘曲，使得器件不容易被击穿，提高了器件的性能。
附图说明
图1显示为现有技术中的高压NPN半导体器件的结构示意图。
图2显示为本发明实施例一中提供的高压半导体器件的结构示意图。
图3显示为本发明实施例二中提供的高压半导体器件的制备方法的流程图。
图4至图10显示为本发明实施例二中提供的高压半导体器件的制备方法各步骤的结构示意图。
元件标号说明
10 半导体衬底
11 隔离结构
12 N型高压阱区
13 P型扩散区
14 N型发射极引出区
15 P型基极引出区
16 N型集电极引出区
17 发射电极
18 基极电极
19 集电极
20 半导体衬底
21 隔离结构
22 第一导电型高压阱区
23 第一导电型发射极引出区
24 第二导电型第一扩散区
241 第二导电型第一掺杂区
25 第二导电型基极引出区
26 第二导电型第二扩散区
261 第二导电型第二掺杂区
27 第一导电型集电极引出区
28 第二导电型的电极引出区
29 发射电极
30 基电极
31 接地电极
32 集电极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图图2，本发明提供一种高压半导体器件，所述高压半导体器件包括：半导体衬底20，所述半导体20内设有多个间隔分布的隔离结构21；第一导电型高压阱区22，所述第一导电型高压阱区22位于所述半导体衬底20内，所述第一导电型高压阱区22的深度大于所述隔离结构21的深度；发射极区，所述发射极区位于所述第一导电型高压阱区22内，所述发射极区包括第一导电型发射极引出区23及位于所述第一导电型发射极引出区23下方的第二导电型第一扩散区24；基极区，所述基极区位于所述第一导电型高压阱区22内，所述基极区包括第二导电型基极引出区25及位于所述第二导电型基极引出区25下方的第二导电型第一扩散区24；所述第二导电型基极引出区25与所述第一导电型发射极引出区23经由所述隔离结构21相隔离，且位于所述第二导电型基极引出区25下方的第二导电型第一扩散区24与位于所述第一导电型发射极引出区23下方的第二导电型第一扩散区24经由所述隔离结构21的底部相连接；第二导电型第二扩散区26，所述第二导电型第二扩散区26位于所述第一导电型高压阱区22内，且与所述第二导电型第一扩散区24经由所述隔离结构21相隔离；集电极区，所述集电极位于所述第二导电型第二扩散区26远离所述第二导电型第一扩散区24一侧的所述第一导电型高压阱区22内，且与所述第二导电型第二扩散区26经由所述隔离结构21相隔离；所述集电极区包括第一导电型集电极引出区27及位于所述第一导电型集电极引出区27下方的所述第一导电型高压阱区22。
作为示例，所述第二导电型第二扩散区26内还设有第二导电型的电极引出区28。
作为示例，所述高压半导体器件还包括与所述第一导电型发射极引出区23相连接的发射电极29、与所述第二导电型基极引出区25相连接的基电极30、与所述第二导电型的电极引出区28相连接的接地电极31及与所述第一导电型集电极引出区27相连接的集电极32，所述发射电极29、所述基电极30、所述接地电极31及所述集电极32均位于所述半导体衬底的表面。
作为示例，所述第一导电型高压阱区22、所述第二导电型第一扩散区24及所述第二导电型第二扩散区26均为轻掺杂区；所述第一导电型发射极引出区23、所述第二导电型基极引出区25、所述第二导电型的电极引出区28及所述第一导电型集电极引出区27均为重掺杂区。
作为示例，所述第一导电型为N型，所述第二导电型为P型。
作为示例，所述第一导电型为P型，所述第二导电型为N型。
本发明通过在所述集电极区与基极区之间增加一与所述基极区掺杂类型相同的所述第二导电型第二扩散区26，在高压工作条件下，所述集电极32施加高压，所述接地电极31接地，随着工作时间的增长，所述第二导电型第二扩散区26的下方会形成逐步向下延伸的耗尽层，使得所述集电极区与所述基极区之间的通道宽度变小，有效地阻止了Kirk效应的发生，避免了器件输出特征曲线发生翘曲，使得器件不容易被击穿，提高了器件的性能。
实施例二
请参阅图3，所述高压半导体器件的制备方法包括以下步骤：
1)提供半导体衬底，所述半导体衬底内形成有多个间隔分布的隔离结构；
2)在所述半导体衬底内形成第一导电型高压阱区，所述第一导电型高压阱区位于所述半导体衬底内，所述第一导电型高压阱区的深度大于所述隔离结构的深度；
3)在所述第一导电型高压阱区内形成第二导电型第一掺杂区及第二导电型第二掺杂区；所述第二导电型第一掺杂区位于一所述隔离结构的两侧，所述第二导电型第二掺杂区所述第二导电型第一掺杂区经由所述隔离结构相隔离；
4)对步骤3)得到的结构进行高温处理，使得位于所述隔离结构两侧的所述第二导电型第一掺杂区扩散，并经由所述隔离结构的底部相连接以形成第二导电型第一扩散区；同时使得所述第二导电型第二掺杂区扩散以得到第二导电型第二扩散区；
5)在所述隔离结构一侧的所述第二导电型第一扩散区内形成第一导电型发射极引出区，且在第二导电型第二扩散区远离所述第二导电型第一扩散区一侧的所述第一导电型高压阱区内形成第一导电型集电极引出区；
6)在所述隔离结构另一侧的所述第二导电型第一扩散区内形成第二导电型基极引出区，且在所述第二导电型第二扩散区内形成第二导电型的电极引出区。
在步骤1)中，请参阅图3中的S1步骤及图4，提供半导体衬底20，所述半导体衬底20内形成有多个间隔分布的隔离结构21。
作为示例，所述半导体衬底20可以为但不仅限于蓝宝石衬底、GaN衬底、硅衬底或碳化硅衬底。
需要说明的是，可以采用现有半导体领域中任一种形成所述隔离结构21的工艺在所述半导体衬底20内形成所述隔离结构21，此次不再累述。
在步骤2)中，请参阅图3中的S2步骤及图5，在所述半导体衬底20内形成第一导电型高压阱区22，所述第一导电型高压阱区22位于所述半导体衬底20内，所述第一导电型高压阱区22的深度大于所述隔离结构21的深度。
作为示例，采用离子注入工艺或离子注入与扩散相结合的工艺在所述半导体衬底20内形成所述第一导电型高压阱区22。离子注入的剂量及能量可以根据实际工艺需要选择，此处不做限定。
作为示例，所述第一导电型可以为N型，即通过在所述半导体衬底20内注入N型掺杂离子形成所述第一导电型高压阱区22；所述第一导电型也可以为P型，即通过在所述半导体衬底20内注入P型掺杂离子形成所述第一导电型高压阱区22。
作为示例，所述第一导电型高压阱区22可以为但不仅限于轻掺杂区域。
在步骤3)中，请参阅图3中的S3步骤及图6，在所述第一导电型高压阱区22内形成第二导电型第一掺杂区241及第二导电型第二掺杂区261；所述第二导电型第一掺杂区241位于一所述隔离结构21的两侧，所述第二导电型第二掺杂区261所述第二导电型第一掺杂区241经由所述隔离结构21相隔离。
作为示例，采用离子注入工艺在所述第一导电型高压阱区22内形成所述第二导电型第一掺杂区241及所述第二导电型第二掺杂区261；离子注入的剂量及能量可以根据实际工艺需要选择，此处不做限定。
作为示例，当所述第一导电型为N型时，所述第二导电型为P型；当所述第一导电型为P型时，所述第二导电型为N型。
作为示例，所述第二导电型第一掺杂区241及所述第二导电型第二掺杂区261可以为但不仅限于轻掺杂区域。
在步骤4)中，请参阅图3中的S4步骤及图7，对步骤3)得到的结构进行高温处理，使得位于所述隔离结构21两侧的所述第二导电型第一掺杂区扩散241，并经由所述隔离结构21的底部相连接以形成第二导电型第一扩散区24；同时使得所述第二导电型第二掺杂区261扩散以得到第二导电型第二扩散区26。
作为示例，对步骤3)得到的结构进行高温处理的工艺条件可以根据实际工艺需要进行设定，此处不做限定。
作为示例，所述第二导电型第一扩散区24及所述第二导电型第二扩散区26的深度小于所述第一导电型高压阱区22的深度。
在步骤5)中，请参阅图3中的S5步骤及图8，在所述隔离结构21一侧的所述第二导电型第一扩散区24内形成第一导电型发射极引出区23，且在所述第二导电型第二扩散区26远离所述第二导电型第一扩散区24一侧的所述第一导电型高压阱区22内形成第一导电型集电极引出区27。
作为示例，采用离子注入工艺在所述隔离结结构21一侧的所述第二导电型第一扩散区24内形成所述第一导电型发射极引出区23，且在所述第二导电型第二扩散区26远离所述第二导电型第一扩散区24一侧的所述第一导电型高压阱区22内形成所述第一导电型集电极引出区27。
作为示例，所述第一导电型发射极引出区23及所述第一导电型集电极引出区27可以为但不仅限于重掺杂区域。
在步骤6)中，请参阅图3中的S6步骤及图9，在所述隔离结构21另一侧的所述第二导电型第一扩散区24内形成第二导电型基极引出区25，且在所述第二导电型第二扩散区26内形成第二导电型的电极引出区28。
作为示例，采用离子注入工艺在所述隔离结构21另一侧的所述第二导电型第一扩散区24内形成所述第二导电型基极引出区25，且在所述第二导电型第二扩散区26内形成所述第二导电型的电极引出区28。
作为示例，所述第二导电型基极引出区25及所述第二导电型的电极引出区28可以为但不仅限于重掺杂区域。
需要说明的是，步骤4之后，步骤5)与步骤6)的步骤可以互换，即在执行步骤4)之后，可以采用上述方案先执行步骤5)再执行步骤6)，也可以先执行上述步骤6)再执行步骤5)。
作为示例，如图10所示，所述步骤6)之后，还包括在所述半导体衬底20表面形成发射电极29、基电极30、接地电极31及集电极32的步骤。具体的，首先，在所述半导体衬底20表面采用溅射或沉积等工艺形成一层金属层；然后，通过光刻、刻蚀工艺形成所述发射电极29、所述基电极30、所述接地电极31及所述集电极32。所述发射电极29、所述基电极30、所述接地电极31及所述集电极32的材料可以根据实际需要进行选择，本实施例中，所述发射电极29、所述基电极30、所述接地电极31及所述集电极32可以为但不仅限于铝、铜或钨等。
综上所述，本发明的高压半导体器件及其制备方法，所述高压半导体器件包括：半导体衬底，所述半导体内设有多个间隔分布的隔离结构；第一导电型高压阱区，位于所述半导体衬底内，所述第一导电型高压阱区的深度大于所述隔离结构的深度；发射极区，位于所述第一导电型高压阱区内，包括第一导电型发射极引出区及位于所述第一导电型发射极引出区下方的第二导电型第一扩散区；基极区，位于所述第一导电型高压阱区内，包括第二导电型基极引出区及位于所述第二导电型基极引出区下方的第二导电型第一扩散区；所述第二导电型基极引出区与所述第一导电型发射极引出区经由所述隔离结构相隔离，且位于所述第二导电型基极引出区下方的第二导电型第一扩散区与位于所述第一导电型发射极引出区下方的第二导电型第一扩散区经由所述隔离结构的底部相连接；第二导电型第二扩散区，位于所述第一导电型高压阱区内，且与所述第二导电型第一扩散区经由所述隔离结构相隔离；集电极区，位于所述第二导电型第二扩散区远离所述第二导电型第一扩散区一侧的所述第一导电型高压阱区内，且与所述第二导电型第二扩散区经由所述隔离结构相隔离；所述集电极区包括第一导电型集电极引出区及位于所述第一导电型集电极引出区下方的所述第一导电型高压阱区。本发明通过在集电极区与基极区之间增加一与所述基极区掺杂类型相同的第二导电型第二扩散区，在高压工作条件下，所述第二导电型第二扩散区的下方会形成逐步向下延伸的耗尽层，使得所述集电极区与所述基极区之间的通道宽度变小，有效地阻止了Kirk效应的发生，避免了器件输出特征曲线发生翘曲，使得器件不容易被击穿，提高了器件的性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (12)
1.一种高压半导体器件，其特征在于，所述高压半导体器件包括：
半导体衬底，所述半导体内设有多个间隔分布的隔离结构；
第一导电型高压阱区，位于所述半导体衬底内，所述第一导电型高压阱区的深度大于所述隔离结构的深度；
发射极区，位于所述第一导电型高压阱区内，包括第一导电型发射极引出区及位于所述第一导电型发射极引出区下方的第二导电型第一扩散区；
基极区，位于所述第一导电型高压阱区内，包括第二导电型基极引出区及位于所述第二导电型基极引出区下方的第二导电型第一扩散区；所述第二导电型基极引出区与所述第一导电型发射极引出区经由所述隔离结构相隔离，且位于所述第二导电型基极引出区下方的第二导电型第一扩散区与位于所述第一导电型发射极引出区下方的第二导电型第一扩散区经由所述隔离结构的底部相连接；
第二导电型第二扩散区，位于所述第一导电型高压阱区内，且与所述第二导电型第一扩散区经由所述隔离结构相隔离；
集电极区，位于所述第二导电型第二扩散区远离所述第二导电型第一扩散区一侧的所述第一导电型高压阱区内，且与所述第二导电型第二扩散区经由所述隔离结构相隔离；所述集电极区包括第一导电型集电极引出区及位于所述第一导电型集电极引出区下方的所述第一导电型高压阱区。
2.根据权利要求1所述的高压半导体器件，其特征在于：所述第二导电型第二扩散区内还设有第二导电型的电极引出区。
3.根据权利要求2所述的高压半导体器件，其特征在于：所述高压半导体器件还包括与所述第一导电型发射极引出区相连接的发射电极、与所述第二导电型基极引出区相连接的基电极、与所述第二导电型的电极引出区相连接的接地电极及与所述第一导电型集电极引出区相连接的集电极，所述发射电极、所述基电极、所述接地电极及所述集电极均位于所述半导体衬底的表面。
4.根据权利要求2所述的高压半导体器件，其特征在于：所述第一导电型高压阱区、所述第二导电型第一扩散区及所述第二导电型第二扩散区均为轻掺杂区；所述第一导电型发射极引出区、所述第二导电型基极引出区、所述第二导电型的电极引出区及所述第一导电型集电极引出区均为重掺杂区。
5.根据权利要求1至4中任一项所述的高压半导体器件，其特征在于：所述第一导电型为N型，所述第二导电型为P型。
6.根据权利要求1至4中任一项所述的高压半导体器件，其特征在于：所述第一导电型为P型，所述第二导电型为N型。
7.一种高压半导体器件的制备方法，其特征在于，所述高压半导体器件的制备方法包括以下步骤：
1)提供半导体衬底，所述半导体衬底内形成有多个间隔分布的隔离结构；
2)在所述半导体衬底内形成第一导电型高压阱区，所述第一导电型高压阱区位于所述半导体衬底内，所述第一导电型高压阱区的深度大于所述隔离结构的深度；
3)在所述第一导电型高压阱区内形成第二导电型第一掺杂区及第二导电型第二掺杂区；所述第二导电型第一掺杂区位于一所述隔离结构的两侧，所述第二导电型第二掺杂区所述第二导电型第一掺杂区经由所述隔离结构相隔离；
4)对步骤3)得到的结构进行高温处理，使得位于所述隔离结构两侧的所述第二导电型第一掺杂区扩散，并经由所述隔离结构的底部相连接以形成第二导电型第一扩散区；同时使得所述第二导电型第二掺杂区扩散以得到第二导电型第二扩散区；
5)在所述隔离结构一侧的所述第二导电型第一扩散区内形成第一导电型发射极引出区，且在第二导电型第二扩散区远离所述第二导电型第一扩散区一侧的所述第一导电型高压阱区内形成第一导电型集电极引出区；
6)在所述隔离结构另一侧的所述第二导电型第一扩散区内形成第二导电型基极引出区，且在所述第二导电型第二扩散区内形成第二导电型的电极引出区。
8.根据权利要求7所述的高压半导体器件的制备方法，其特征在于：所述步骤6)之后，还包括在所述半导体衬底表面形成发射电极、基电极、接地电极及集电极的步骤。
9.根据权利要求7所述的高压半导体器件的制备方法，其特征在于：步骤4)之后，先执行步骤6)，再执行步骤5)。
10.根据权利要求7所述的高压半导体器件的制备方法，其特征在于：所述第一导电型高压阱区、所述第二导电型第一扩散区及所述第二导电型第二扩散区均为轻掺杂区；所述第一导电型发射极引出区、所述第二导电型基极引出区、所述第二导电型的电极引出区及所述第一导电型集电极引出区均为重掺杂区。
11.根据权利要求7所述的高压半导体器件的制备方法，其特征在于：所述第一导电型为N型，所述第二导电型为P型。
12.根据权利要求7所述的高压半导体器件的制备方法，其特征在于：所述第一导电型为P型，所述第二导电型为N型。
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| CN201610621717.7A CN107680908A (zh) | 2016-08-01 | 2016-08-01 | 高压半导体器件及其制备方法 |
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| US20050258496A1 (en) * | 2002-12-17 | 2005-11-24 | Hideaki Tsuchiko | Integrated circuit including a high voltage bipolar device and low voltage devices |
| CN102468297A (zh) * | 2010-11-16 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 可调节维持电压esd保护器件 |
| CN103337514A (zh) * | 2013-07-09 | 2013-10-02 | 上海华力微电子有限公司 | 高压npn器件及其版图结构 |
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2016
- 2016-08-01 CN CN201610621717.7A patent/CN107680908A/zh active Pending
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| CN102468297A (zh) * | 2010-11-16 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 可调节维持电压esd保护器件 |
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