CN111192872A - 集成在氮化镓半导体装置上的嵌位电路及相关半导体装置 - Google Patents

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Abstract

本发明关于一种半导体装置以及嵌位电路。所述半导体装置包含：一衬底；一第一半导体层，设置在所述衬底上并且由三族氮化物半导体材料构成；一第二半导体层，设置在所述第一半导体层上并且由三族氮化物半导体材料构成；一功率晶体管结构，包含有一栅级结构、一漏级结构和一源级结构设置于所述第二半导体层上；一或多个第一晶体管结构(M1…M4)，设置在所述第二半导体层上；及一或多个第二晶体管结构(M5…Mn)，串连地设置在所述第二半导体层上，其中所述一或多个第一晶体管结构(M1…M4)的一端和所述一或多个第二晶体管结构(M5…Mn)的一端共同电连接至所述功率晶体管结构的所述漏级结构，且所述一或多个第一晶体管结构(M1…M4)的另一端和所述一或多个第二晶体管结构(M5…Mn)的另一端共同电连接至所述功率晶体管结构的所述源级结构。

Description

集成在氮化镓半导体装置上的嵌位电路及相关半导体装置
技术领域
本揭露系关于一种嵌位电路，特别系关于集成在一氮化镓半导体装置上的嵌位电路及相关半导体装置。
背景技术
宽禁带半导体材料一般都具有比硅半导体材料要高的临界雪崩击穿电场强度和载流子饱和漂移速度、还有较高的热导率。因此，基于宽禁带半导体材料(如碳化硅)的电子器件具有比较高的击穿电压，较低的导通电阻，以及较小的器件尺寸。
一般认为，宽禁带半导体材料在功率转换及射频应用中有突破功率MOSFET极限的巨大潜力。
发明内容
基于宽禁带半导体的功率装置，例如：氮化镓(GaN)高电子迁移率晶体管(high-electron-mobility transistor，HEMT)，利用极化效应形成高浓度的二维电子气进行导电。与CMOS工艺的原理不一样，GaN HEMT没有寄生的体二极管，输入输出电容也更小。因此，GaN HEMT相较于传统CMOS需要额外的保护机制。
本公开的一些实施例提供一种半导体装置，包含：一衬底；一第一半导体层，设置在所述衬底上并且由三族氮化物半导体材料构成；一第二半导体层，设置在所述第一半导体层上并且由三族氮化物半导体材料构成；一功率晶体管结构，包含有一栅级结构、一漏级结构和一源级结构设置于所述第二半导体层上；一或多个第一晶体管结构，设置在所述第二半导体层上；及一或多个第二晶体管结构，串联地设置在所述第二半导体层上，其中所述一或多个第一晶体管结构的一端和所述一或多个第二晶体管结构一端共同电连接至所述功率晶体管结构的所述漏级结构，且所述一或多个第一晶体管结构的另一端和所述一或多个第二晶体管结构的另一端共同电连接至所述功率晶体管结构的所述源级结构。
本公开的另一些实施例提供一种半导体装置，包含:一功率装置，其包含氮化镓横向高电子迁移率晶体管(GaN HEMT)，所述HEMT具有一第一端点、一第二端点及一控制端点；及一嵌位电路，其连接至所述功率装置的所述第一端点及所述第二端点，所述嵌位电路包含：一电压侦测电路，其具有一第一端点、一第二端点及一第三端点，其中所述电压侦测电路的第一端点电连接至所述功率装置的一第一端点，且所述电压侦测电路的第三端点电连接至所述功率装置的一第二端点；及一开关电路，其具有一第一端点、一第二端点及一控制端点，其中所述开关电路的第一端点电连接至所述电压侦测电路的第一端点，所述开关电路的控制端点电连接至所述电压侦测电路的第二端点，且所述开关电路的第二端点电连接所述电压侦测电路的第三端点，其中所述功率装置与所述嵌位电路共同集成在一氮化镓半导体装置上，且其中当所述电压侦测电路的第一端点上的电压高于一第一阀值时，所述电压侦测电路透过所述开关电路的控制端点使所述开关电路的第一端点及第二端点导通。
本公开的又一些实施例提供一种嵌位电路，其连接至一功率装置的一第一端点及一第二端点，所述嵌位电路包含：一电压侦测电路，其具有一第一端点、一第二端点及一第三端点，其中所述电压侦测电路的第一端点电连接至所述功率装置的一第一端点，且所述电压侦测电路的第三端点电连接至所述功率装置的一第二端点；及一开关电路，其具有一第一端点、一第二端点及一控制端点，其中所述开关电路的第一端点电连接至所述电压侦测电路的第一端点，所述开关电路的控制端点电连接至所述电压侦测电路的第二端点，且所述开关电路的第二端点电连接所述电压侦测电路的第三端点，其中所述功率装置包含氮化镓横向高电子迁移率晶体管(GaN HEMT)，并且与所述嵌位电路共同集成在一氮化镓半导体装置上，且其中当所述电压侦测电路的第一端点上的电压高于一第一阀值时，所述电压侦测电路透过所述开关电路的控制端点使所述开关电路的第一端点及第二端点导通。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1所示为根据本揭露之一实施例的半导体装置的剖面图(side view)；
图2所示为根据本揭露之另一实施例的半导体装置的剖面图；
图3所示为图2的半导体装置的电路示意图；
图4所示为根据本揭露之另一实施例的半导体装置的电路示意图；
图5所示为图4之半导体装置的剖面图；
图6所示为根据本揭露之另一实施例的半导体装置的电路示意图；
图7所示为图6之半导体装置的剖面图；及
图8所示为根据本揭露之箝位电路的某些实施例的电路方块图。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供的许多适用概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
图1所示为根据本案之半导体装置的一实施例之剖面图。图1的半导体装置100包含一氮化镓横向高电子迁移率晶体管MHEMT，其包含一衬底102、半导体层104、106以及钝化层108、110。
依据本揭露的某些实施例，衬底102可包括，例如但不限于，硅(Si)、经掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、或其他半导体材料。依据本揭露的某些实施例，衬底102也可包括，例如但不限于，蓝宝石(sapphire)、绝缘层上覆硅(silicon on insulator，SOI)或其他适合之材料。在一些实施例中，衬底52还可包括经掺杂区域(图1未标示)，例如p阱(p-well)、n阱(n-well)等。
依据本揭露的某些实施例，半导体层104可包括III-V族材料。依据本揭露的某些实施例，半导体层104可包括但不限于III族氮化物，例如但不限于，GaN、AlN、InN、化合物InxAlyGa1-x-yN，其中x+y≦1、或化合物AlyGa(1-y)N，其中y≦1。依据本揭露的某些实施例，半导体层106可包括III-V族材料。依据本揭露的某些实施例，半导体层106可包括但不限于，III族氮化物，例如但不限于，GaN、AlN、InN、化合物InxAlyGa1-x-yN，其中x+y≦1、或化合物AlyGa(1-y)N，其中y≦1。半导体层104及106可形成异质接面(heterojunction)，不同氮化物的异质接面的极化现象(polarization)可在半导体层104及106的界面形成二维电子气(Two-dimensional electron gas，2DEG)(图1未标示)。
依据本揭露的某些实施例，钝化层108、110可包括介电材料。例如：钝化层108、110可包括但不限于，氮化硅(SiNx)、二氧化硅(SiO2)、Al2O3、或HfO2。
依据本揭露的某些实施例，氮化镓晶体管MHEMT还包有一栅级结构G、一漏级结构D和一源级结构S，分别设置于半导体层106上。氮化镓晶体管MHEMT随其栅级输入讯号的变化而开启或关断。由于氮化镓晶体管MHEMT的漏极存在寄生电感Lp，当氮化镓晶体管MHEMT关断时，寄生电感Lp释放存储的能量。由于氮化镓晶体管MHEMT不像传统CMOS有体二极管的保护，寄生电感Lp的能量全部完全落在氮化镓晶体管MHEMT源级与漏级之间的等效电容上。此时，漏极电压会升高，且很容易超过氮化镓晶体管MHEMT的击穿电压而把把氮化镓晶体管MHEMT打坏。
因此，有需要在氮化镓晶体管MHEMT的源级与漏级之间提供一嵌位电路，以避免漏极电压过高，且不会影响电路的正常开关工作。
图2所示为根据本揭露之半导体装置的一较佳实施例之剖面图。图2的半导体装置200中的衬底202、半导体层204、206以及钝化层208、210与图1中的同名组件类似。相较于图1的半导体装置100，图2的半导体装置200增加了多个设置在半导体层206上的晶体管结构M1…M4，以及多个串联地设置在半导体层206上的晶体管结构M5…Mn，其中晶体管结构M5…Mn每一者的漏极与栅极相连。
图2之剖面图仅仅标示出晶体管结构M1…M4中的一者，这是因为在本实施例中晶体管结构M1…M4在半导体装置200上排成一纵列。此外，晶体管结构M1…M4可以设置在氮化镓晶体管MHEMT附近或是在串联的晶体管结构M5…Mn附近
图2之剖面图仅仅标示出晶体管结构M5…Mn中的一者，这是因为在本实施例中串联的晶体管结构M5…Mn在半导体装置200上排成一纵列。；此外，晶体管结构M5…Mn可以设置在氮化镓晶体管MHEMT附近或是晶体管结构M1…M4附近。
依据本揭露的某些实施例，图2的半导体装置200还包含一电组结构R。电组结构R包含有两个端点Rp及Rn。电组结构R可设置在半导体层206上，且靠近晶体管结构M5…Mn、或是靠近晶体管结构M1…M4。
依据本揭露的某些实施例，图2的半导体装置200更包含一电容结构C。电容结构C包含有两个端点Ctop及Cbottom。电容结构C设置在半导体层206上且靠近电组结构R、靠近晶体管结构M5…Mn、或是靠近晶体管结构M1…M4。
依据本揭露的某些实施例，晶体管结构M1…M4可作为一开关电路220，用以当氮化镓晶体管MHEMT的漏级结构D和源级结构S的跨压高于一阀值时导通，避免跨压过高造成氮化镓晶体管MHEMT损坏。依据本揭露之一较佳实施例，氮化镓晶体管MHEMT的漏级结构D电连接到晶体管结构M4的漏级，且氮化镓晶体管MHEMT的源级结构S电连接到晶体管结构M4的源级。
依据本揭露的某些实施例，晶体管结构M5…Mn可作为一电压侦测电路230，用来侦测氮化镓晶体管MHEMT的漏级结构D和源级结构S的跨压是否高于一预定阀值。当氮化镓晶体管MHEMT的漏级结构D和源级结构S的跨压高于一预定阀值时，则电压侦测电路230会驱使开关电路220导通。
图3所示为图2的半导体装置200的电路示意图。如图3所示，半导体装置200可与负载RL串联以作为一功率开关电路。依据本揭露之某些较佳实施例，半导体装置200包含：一氮化镓晶体管MHEMT、与氮化镓晶体管MHEMT并联的嵌位电路。嵌位电路包含：一开关电路220、一电压侦测电路230。
在没有嵌位电路的状况下，当晶体管MHEMT关断时，晶体管MHEMT的寄生电感Lp的能量全部完全落在晶体管MHEMT源级与漏级之间的等效电容上。此时，漏极电压会升高，且很容易超过器件击穿电压而把把晶体管MHEMT打坏。
图3设有一嵌位电路以解决上述问题。嵌位电路具有一开关电路220和一电压侦测电路230。氮化镓晶体管MHEMT与开关电路220和电压侦测电路230共同集成在一氮化镓半导体装置上。
如图3所示，开关电路220包含晶体管M1…M4，电压侦测电路230包含多个串联的晶体管M5…Mn、一电阻R以及一电容C。依据本揭露的某些实施例，n可为，但不限于，大于11的正整数。依据本案之一较佳实施例，n等于36。晶体管M5…Mn的导通电压可表示为Vth，依据本案之一较佳实施例，半导体装置200的外部电压Vbus为40V，晶体管M5…Mn的阀值电压是1.5V。
如图3所示，开关电路220的每一晶体管M5…Mn的漏极跟栅极相连。当氮化镓晶体管MHEMT的漏极电压升高到(n-4)Vth时，晶体管M5…Mn全部导通，进而对晶体管M1的栅极充电，使晶体管M1也导通。接着，储存在寄生电感Lp的能量以电流的型态流经晶体管M5…Mn-4及M1而对晶体管M4的栅极充电，使晶体管M4导通并且让电流流过晶体管M4。在电流流经晶体管M4的过程中，氮化镓晶体管MHEMT的漏极电压不断下降直到晶体管Mn-3…Mn关断但晶体管M5…Mn-4仍导通，因此可将电压箝位在(n-8)Vth。
简单来说，当氮化镓晶体管MHEMT关断时，寄生电感Lp会在晶体管MHEMT关断时释放存储的能量使得氮化镓晶体管MHEMT的漏极电压升高。当氮化镓晶体管MHEMT的漏极电压升高到(n-4)Vth时，电压侦测电路230会侦测到此一高电压，并且使开关电路220导通，此时储存在寄生电感Lp的能量以电流的型态流经过晶体管M4以达到放电的效果。藉此，氮化镓晶体管MHEMT的漏极电压不断下降，直到漏极电压下降到箝位电压(n-8)Vth时，电压侦测电路230使开关电路220关断。藉由上述箝位电路可以确保在开关的过程中氮化镓晶体管MHEMT的漏极电压不会超过(n-4)Vth，进而达到保护氮化镓晶体管MHEMT的效果。因此能有效避免氮化镓晶体管MHEMT的漏极电压超过击穿电压，导致氮化镓晶体管MHEMT被打坏。
依据本案之一较佳实施例，n等于36，且Vth等于1.5V，则氮化镓晶体管漏极电压将不会超过48V，箝位电压则为42V。换言之，在本实施例中使开关电路220导通的预定阀值是48V，使开关电路220关断的预定阀值是42V，都会高于操作电压Vbus的40V。
图4所示为根据本揭露之另一实施例的半导体装置200’的电路图。半导体装置200’可与负载RL串联以作为一功率开关电路。依据本揭露之某些较佳实施例，半导体装置200’包含：一氮化镓晶体管MHEMT、与氮化镓晶体管MHEMT并联的嵌位电路。嵌位电路包含：一开关电路420、一电压侦测电路430。半导体装置200’的架构与图3的半导体装置200类似，主要差异在于图3中的晶体管M2、M3被换成二极管D1、D2；晶体管M5…Mn被换成二极管D3…Dn。由于图3中的晶体管M2、M3、M5…Mn每一者的栅极跟漏极相连，因此可以用一二极管来取代栅极跟漏极相连的晶体管。
图5所示为图4之半导体装置200’的剖面图。图5的半导体装置200’包含一衬底202、半导体层204、206以及钝化层208、210。图5的半导体装置200’还包含氮化镓晶体管MHEMT，其包含有一栅级结构G、一漏级结构D和一源级结构S，分别设置于半导体层206上。图5的半导体装置200’还包含一开关电路和一电压侦测电路。开关电路包含晶体管M1、M4以及二极管D1、D2，电压侦测电路包含二极管D3…Dn和电阻结构R以及电容结构C。上述组件的材料及功能与图2中具有相同编号的组件类似，故不在此赘述。
图6所示为根据本揭露之另一实施例的半导体装置200”的剖面图。半导体装置200”可与负载RL串联以作为一功率开关电路。依据本揭露之某些较佳实施例，半导体装置200”包含：一氮化镓晶体管MHEMT、与氮化镓晶体管MHEMT并联的嵌位电路。嵌位电路包含：一开关电路620、一电压侦测电路630。如图6所示，开关电路620包含一个晶体管M4，并且电压侦测电路630包含串联的M5…Mn以及电阻R，其中晶体管M5…Mn每一者的栅极跟漏极相连。
半导体装置200”的架构与图3的半导体装置200类似，主要差异在于开关电路620被简化为单一个晶体管M4，并且晶体管Mn的源极电连接到晶体管M4的栅极。因此，当氮化镓晶体管MHEMT的漏极电压升高到(n-4)Vth时，晶体管M5…Mn全部导通，进而对晶体管M4的栅极充电，使电流通过晶体管M4进行放电。藉由上述箝位电路可以确保在开关的过程中氮化镓晶体管MHEMT的漏极电压不会超过(n-4)Vth，进而达到保护氮化镓晶体管MHEMT的效果。
图7所示为图6之半导体装置200”的剖面图。图7的半导体装置200”包含一衬底202、半导体层204、206以及钝化层208、210。图7的半导体装置200”还包含氮化镓晶体管MHEMT，其包含有一栅级结构G、一漏级结构D和一源级结构S，分别设置于半导体层206上。图5的半导体装置200”还包含一开关电路和一电压侦测电路。开关电路包含晶体管M4，电压侦测电路包含晶体管M5…Mn和电阻结构R。上述组件的材料及功能与图2中具有相同编号的组件类似，故不在此赘述。
图8所示为根据本揭露之箝位电路的某些实施例的电路方块图。如图8所述，箝位电路可包含一开关电路820及一电压侦测电路830，以保护一功率装置，例如：氮化镓晶体管MHEMT。电压侦测电路830具有一第一端点、一第二端点及一第三端点，电压侦测电路830具有一第一端点、一第二端点及一第三端点。开关电路820的第一端和电压侦测电路830的第一端点电连接至功率装置的一第一端点；开关电路820的第二端点和电压侦测电路830的第三端点电连接至功率装置的一第二端点；及开关电路820的控制端点电连接至所述电压侦测电路830的第二端点。当电压侦测电路830的第一端点上的电压高于一第一阀值时，电压侦测电路830透过开关电路820的控制端点使开关电路820的第一端点及第二端点导通，进而防止功率装置的一第一端点上的电压太高导致功率装置损坏。
依据本揭露之某些实施例，当电压侦测电路830的第一端点上的电压低于一第二阀值时，电压侦测电路830透过开关电路820的控制端点使开关电路220的第一端点及第二端点关断，使得电压侦测电路830的第一端点上的电压被箝位至第二阀值。
图8的开关电路820及电压侦测电路830可由图3的开关电路220及电压侦测电路230来实施；可由图3的开关电路220及电压侦测电路230来实施；可由图4的开关电路420及电压侦测电路430来实施；可由图6的开关电路620及电压侦测电路630来实施。然而，于本技术领域中具有通常知识者在参酌本揭露后，可依据本揭露之技术精神可置换本揭露之开关电路以及电压侦测电路。因此，本揭露之开关电路及电压侦测电路并不以图3、图4及图6之实施例为限。
如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。
如本文中所使用，术语“大约”、“基本上”、“大体”以及“约”用以描述和考虑小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面的的的两个表面。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。

Claims (35)

1.一种半导体装置，包含：
一衬底；
一第一半导体层，设置在所述衬底上并且由三族氮化物半导体材料构成；
一第二半导体层，设置在所述第一半导体层上并且由三族氮化物半导体材料构成；
一功率晶体管结构，包含有一栅级结构、一漏级结构和一源级结构设置于所述第二半导体层上；
一或多个第一晶体管结构(M1…M4)，设置在所述第二半导体层上；及
一或多个第二晶体管结构(M5…Mn)，串连地设置在所述第二半导体层上，其中所述一或多个第一晶体管结构(M1…M4)的一端和所述一或多个第二晶体管结构(M5…Mn)的一端共同电连接至所述功率晶体管结构的所述漏级结构，且所述一或多个第一晶体管结构(M1…M4)的另一端和所述一或多个第二晶体管结构(M5…Mn)的另一端共同电连接至所述功率晶体管结构的所述源级结构。
2.根据权利要求1所述的半导体装置，其中所述一或多个第一晶体管结构(M1…M4)设置在靠近所述功率晶体管结构处。
3.根据权利要求2所述的半导体装置，其中所述一或多个第二晶体管结构(M5…Mn)设置在靠近所述第一晶体管结构(M1…M4)处。
4.根据权利要求1所述的半导体装置，其中所述一或多个第二晶体管结构(M5…Mn)设置在靠近所述功率晶体管结构处。
5.根据权利要求1所述的半导体装置，其中所述一或多个第一晶体管结构(M1…M4)设置在靠近所述一或多个第二晶体管结构(M5…Mn)处。
6.根据权利要求1所述的半导体装置，进一步包含：一电组结构，设置在所述第二半导体层上且靠近所述一或多个第二晶体管结构(M5…Mn)。
7.根据权利要求6所述的半导体装置，进一步包含：一电容结构，设置在所述第二半导体层上且靠近所述电组结构。
8.根据权利要求1所述的半导体装置，其中所述第一半导体层包含GaN。
9.根据权利要求1所述的半导体装置，其中所述第二半导体层包含AlGaN。
10.根据权利要求1所述的半导体装置，进一步包含一保护层，设置于所述第二半导体层上。
11.根据权利要求1所述的半导体装置，其中所述功率晶体管结构的漏级结构电连接到所述一或多个第一第一晶体管结构(M1…M4)的一漏级，且其中所述功率晶体管结构的源级结构电连接到所述一或多个第一第一晶体管结构(M1…M4)的一源级。
12.根据权利要求1所述的半导体装置，其中所述功率晶体管结构的漏级结构电连接到所述一或多个第二晶体管结构(M5…Mn)的一漏级，且其中所述功率晶体管结构的源级结构电连接到所述一或多个第二晶体管结构(M5…Mn)的一源级。
13.根据权利要求1所述的半导体装置，其中所述功率晶体管结构可作用为横向高电子迁移率晶体管(high-electron-mobility transistor，HEMT)。
14.根据权利要求1所述的半导体装置，其中所述一或多个第一晶体管结构(M4)可作用为一开关电路。
15.根据权利要求1所述的半导体装置，其中所述一或多个第二晶体管结构(M5…Mn-6)可作用为一电压侦测电路。
16.一种半导体装置的嵌位电路(210)，其连接至一功率装置(MHEMT)的一第一端点及一第二端点，所述嵌位电路(210)包含：
一电压侦测电路(230)，其具有一第一端点、一第二端点及一第三端点，其中所述电压侦测电路(230)的第一端点电连接至所述功率装置(MHEMT)的一第一端点，且所述电压侦测电路(230)的第三端点电连接至所述功率装置(MHEMT)的一第二端点；及
一开关电路(220)，其具有一第一端点、一第二端点及一控制端点，其中所述开关电路(220)的第一端点电连接至所述电压侦测电路(230)的第一端点，所述开关电路(220)的控制端点电连接至所述电压侦测电路(230)的第二端点，且所述开关电路(220)的第二端点电连接所述电压侦测电路(230)的第三端点，
其中所述功率装置(MHEMT)包含氮化镓横向高电子迁移率晶体管(high-electron-mobility transistor，HEMT)，并且与所述嵌位电路(210)共同集成在一氮化镓半导体装置上，且
其中当所述电压侦测电路(230)的第一端点上的电压高于一第一阀值时，所述电压侦测电路(230)透过所述开关电路(220)的控制端点使所述开关电路(220)的第一端点及第二端点导通。
17.根据权利要求16所述的嵌位电路(210)，其中当所述电压侦测电路(230)的第一端点上的电压低于一第二阀值时，所述电压侦测电路(230)透过所述开关电路(220)的控制端点使所述开关电路(220)的第一端点及第二端点关断。
18.根据权利要求16所述的嵌位电路，其中所述开关电路(320)包含：
一第一晶体管(M4)，其具有一第一极、一第二极及一控制极，其中所述第一晶体管(M4)的第一极电连接至所述电压侦测电路(330)的第一端点，所述第一晶体管(M4)的第二极电连接至所述电压侦测电路(330)的第三端点，且所述第一晶体管(M4)的控制极电连接所述电压侦测电路(330)的第二端点。
19.根据权利要求18所述的嵌位电路，其中所述电压侦测电路(330)进一步包含：彼此串联的一或多个第二晶体管(M5…Mn-6)及彼此串联的一或多个第三晶体管(Mn-5…Mn)，且其中所述一或多个第二晶体管(M5…Mn-6)与所述一多个第三晶体管(Mn-5…Mn)透过一第一节点彼此串联。
20.根据权利要求18所述的嵌位电路，其中所述电压侦测电路(630)进一步包含：彼此串联的一或多个第一二极管(D3、D4)及彼此串联的一或多个第二二极管(D5…Dn)，且其中所述一或多个第一二极管(D3、D4)与所述一多个第二二极管(D5…Dn)透过一第一节点彼此串联。
21.根据权利要求19或20所述的嵌位电路，其中所述开关电路(420)进一步包含：一第四晶体管(M1)，所述第四晶体管(M1)具有一第一极、一第二极及一控制极，且其中所述第四晶体管(M1)的控制极电连接至所述电压侦测电路(430)的第二端点，所述第四晶体管(M1)的第一极电连接至所述第一节点，且所述第四晶体管(M1)的第二极电连接至所述第一晶体管(M4)的控制极。
22.根据权利要求19或20所述的嵌位电路，其中所述开关电路(420)进一步包含：彼此串联的一或多个第五晶体管(M2、M3)，所述一或多个第五晶体管(M2、M3)的一端电连接至所述第一晶体管(M4)的控制极，所述一或多个第五晶体管(M2、M3)的另一端电连接至地。
23.根据权利要求19或20所述的嵌位电路，其中所述开关电路(620)进一步包含：彼此串联的一或多个第三二极管(D1、D2)，且其中所述一或多个第三二极管(D1、D2)的一端电连接至所述第一晶体管(M4)的控制极，所述一或多个第三二极管(D1、D2)的一另端电连接至地。
24.根据权利要求17所述的嵌位电路，其中所述电压侦测电路(330)包含一电阻(R1)，所述电压侦测电路(430)透过所述电阻(R1)电连接至地。
25.根据权利要求24所述的嵌位电路，其中所述电压侦测电路(430)包含一电容(C1)，所述电容(C1)与所述电阻(R1)并联。
26.一种半导体装置，包含:
一功率装置(MHEMT)，其包含氮化镓横向高电子迁移率晶体管(HEMT)，所述HEMT具有一第一端点、一第二端点及一控制端点；及
一嵌位电路，其连接至所述功率装置(MHEMT)的所述第一端点及所述第二端点，所述嵌位电路(210)包含：
一电压侦测电路(230)，其具有一第一端点、一第二端点及一第三端点，其中所述电压侦测电路(230)的第一端点电连接至所述功率装置(MHEMT)的一第一端点，且所述电压侦测电路(230)的第三端点电连接至所述功率装置(MHEMT)的一第二端点；及
一开关电路(220)，其具有一第一端点、一第二端点及一控制端点，其中所述开关电路(220)的第一端点电连接至所述电压侦测电路(230)的第一端点，所述开关电路(220)的控制端点电连接至所述电压侦测电路(230)的第二端点，且所述开关电路(220)的第二端点电连接所述电压侦测电路(230)的第三端点，
其中所述功率装置(MHEMT)包含横向高电子迁移率晶体管(high-electron-mobilitytransistor，HEMT)与所述嵌位电路共同集成在一氮化镓半导体装置上，且
其中当所述电压侦测电路(230)的第一端点上的电压高于一第一阀值时，所述电压侦测电路(230)透过所述开关电路(220)的控制端点使所述开关电路(220)的第一端点及第二端点导通。
27.根据权利要求26所述的半导体装置，其中当所述电压侦测电路(230)的第一端点上的电压低于一第二阀值时，所述电压侦测电路(230)透过所述开关电路(220)的控制端点使所述开关电路(220)的第一端点及第二端点关断。
28.根据权利要求26所述的半导体装置，其中所述开关电路(320)包含：
一第一晶体管(M4)，其具有一第一极、一第二极及一控制极，其中所述第一晶体管(M4)的第一极电连接至所述电压侦测电路(330)的第一端点，所述第一晶体管(M4)的第二极电连接至所述电压侦测电路(330)的第三端点，且所述第一晶体管(M4)的控制极电连接所述电压侦测电路(330)的第二端点。
29.根据权利要求28所述的半导体装置，其中所述电压侦测电路(330)进一步包含：彼此串联的一或多个第二晶体管(M5…Mn-6)及彼此串联的一或多个第三晶体管(Mn-5…Mn)，且其中所述一或多个第二晶体管(M5…Mn-6)与所述一多个第三晶体管(Mn-5…Mn)透过一第一节点彼此串联。
30.根据权利要求28所述的半导体装置，其中所述电压侦测电路(630)进一步包含：彼此串联的一或多个第一二极管(D3、D4)及彼此串联的一或多个第二二极管(D5…Dn)，且其中所述一或多个第一二极管(D3、D4)与所述一多个第二二极管(D5…Dn)透过一第一节点彼此串联。
31.根据权利要求29或30所述的半导体装置，其中所述开关电路(420)进一步包含：一第四晶体管(M1)，所述第四晶体管(M1)具有一第一极、一第二极及一控制极，且其中所述第四晶体管(M1)的控制极电连接至所述电压侦测电路(430)的第二端点，所述第四晶体管(M1)的第一极电连接至所述第一节点，且所述第四晶体管(M1)的第二极电连接至所述第一晶体管(M4)的控制极。
32.根据权利要求29或30所述的半导体装置，其中所述开关电路(420)进一步包含：彼此串联的一或多个第五晶体管(M2、M3)，所述一或多个第五晶体管(M2、M3)的一端电连接至所述第一晶体管(M4)的控制极，所述一或多个第五晶体管(M2、M3)的另一端电连接至地。
33.根据权利要求29或30所述的半导体装置，其中所述开关电路(620)进一步包含：彼此串联的一或多个第三二极管(D1、D2)，且其中所述一或多个第三二极管(D1、D2)的一端电连接至所述第一晶体管(M4)的控制极，所述一或多个第三二极管(D1、D2)的一另端电连接至地。
34.根据权利要求27所述的半导体装置，其中所述电压侦测电路(330)包含一电阻(R1)，所述电压侦测电路(430)透过所述电阻(R1)电连接至地。
35.根据权利要求34所述的半导体装置，其中所述电压侦测电路(430)包含一电容(C1)，所述电容(C1)与所述电阻(R1)并联。
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