CN117747612A - 半导体器件以及半导体器件的制作方法 - Google Patents

Abstract

本申请提供了一种半导体器件以及半导体器件的制作方法。该半导体器件包括基底、晶体管结构以及静电释放结构，其中，基底包括层叠的衬底以及外延层，外延层包括第一区域以及位于第一区域周围的第二区域，且第一区域包括多个间隔设置的第一沟槽，第二区域包括多个间隔设置的第二沟槽；晶体管结构包括多个间隔设置的第一沟槽栅，第一沟槽栅一一对应的位于第一沟槽中；静电释放结构包括多个间隔设置的第二沟槽栅，第二沟槽栅位于对应的第二沟槽中，且第二沟槽栅接地。由于第二沟槽栅接地，使得在发生雪崩击穿时，产生的大量电荷可以通过第二沟槽栅进行释放，保证了静电产生的大量电荷可以得到释放，保证了半导体器件的性能较好。

Description

半导体器件以及半导体器件的制作方法

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体器件以及半导体器件的制作方法。

背景技术

在UMOS（U Metal Oxide Semiconductor Field Effect Transistor，U型沟槽金属氧化物半导体场效应晶体管）以及IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）功率器件中，防静电模块非常关键，ESD（Electro Static Discharge，静电释放）过程是处于不同电势的物体之间的静电电荷转移过程，日常生活中静电产生的方式包括摩擦静电，通常是由于不同材料的相互接触摩擦和分离而产生的，ESD是指几千伏特的电荷，在极短的时间比如几十纳秒时间内放电，其对器件的损害程度与静电电压高低和能量大小有关，静电的危害属于概率性的发生，不是每次都会造成器件的彻底损坏，但会造成器件的稳定与使用寿命缩短，因此，设计适当的防护装置实属必要。

目前，UMOS或IGBT等分立器件的静电防护通常是用多晶硅做成的BJT（BipolarJunction Transistor，双极结型晶体管）或二极管结构，但是，使用多晶硅来经典防护的过程中，不仅制作过程较为复杂，而且效果较差。

发明内容

本申请的主要目的在于提供一种半导体器件以及半导体器件的制作方法，以解决现有技术中的由于静电产生大量电荷导致器件性能较差的问题。

根据本发明实施例的一个方面，提供了一种半导体器件，所述半导体器件包括基底、晶体管结构以及静电释放结构，其中，所述基底包括层叠的衬底以及外延层，所述外延层包括第一区域以及位于所述第一区域周围的第二区域，所述第一区域包括多个间隔设置的第一沟槽，所述第二区域包括多个间隔设置的第二沟槽；所述晶体管结构包括多个间隔设置的第一沟槽栅，所述第一沟槽栅一一对应的位于所述第一沟槽中；所述静电释放结构包括多个间隔设置的第二沟槽栅，所述第二沟槽栅位于对应的所述第二沟槽中，且所述第二沟槽栅接地。

可选地，所述第一沟槽栅包括第一栅氧层以及第一栅极，其中，所述第一栅氧层覆盖所述第一沟槽的底部以及侧部；所述第一栅极位于剩余的所述第一沟槽中，且所述第一栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第一栅极与所述第一栅氧层接触，所述第二沟槽栅包括第二栅氧层以及第二栅极，其中，所述第二栅氧层覆盖所述第二沟槽的底部以及侧部；所述第二栅极位于剩余的所述第二沟槽中，且所述第二栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第二栅极与所述第二栅氧层接触。

可选地，所述第一沟槽的深度大于所述第二沟槽的深度。

可选地，所述晶体管结构还包括多个间隔设置的第三沟槽栅，所述第三沟槽栅位于所述外延层的所述第一区域内，且所述第三沟槽栅位于所述第一沟槽栅与所述第二沟槽栅之间。

可选地，所述半导体器件还包括多个间隔设置的第一阱区、第二阱区、多个间隔设置的第一掺杂区域以及多个间隔设置的第二掺杂区域，其中，多个所述第一阱区分别位于各所述第一沟槽栅的两侧；所述第二阱区位于所述外延层的所述第二区域中，且所述第二阱区位于多个所述第二沟槽栅之间，所述第一阱区与所述第二阱区不接触；各所述第一掺杂区域位于对应的所述第一阱区中，且所述第一掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平；多个所述第二掺杂区域位于所述第二阱区中，且各所述第二掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平。

可选地，所述第一阱区的厚度与所述第二阱区的厚度相同，所述第一阱区的厚度小于所述第一沟槽栅的厚度，所述第二阱区的厚度大于所述第二沟槽栅的厚度。

可选地，所述第一阱区与所述第二阱区的掺杂类型相同，所述第一掺杂区域与所述第二掺杂区域的掺杂类型相同，且所述第一阱区与所述第一掺杂区域的掺杂类型不同。

可选地，所述第一掺杂区域包括第一源区，各所述第二沟槽栅两侧的所述第二掺杂区域分别为一个第二源区以及一个漏区。

可选地，所述半导体器件还包括介质层、多个间隔设置的第一接触层、多个间隔设置的第二接触层以及多个间隔设置的第三接触层，其中，所述介质层位于所述外延层的远离所述衬底的表面上；各所述第一接触层贯穿所述介质层以及对应的所述第一掺杂区域至对应的所述第一阱区中；各所述第二接触层贯穿所述介质层以及对应的所述第二掺杂区域至所述第二阱区中；各所述第三接触层贯穿所述介质层至所述第二掺杂区域中，且所述第三接触层位于所述第二接触层的靠近所述晶体管结构的一侧。

可选地，所述半导体器件还包括多个间隔设置的第三掺杂区域以及多个间隔设置的第四掺杂区域，其中，各所述第三掺杂区域位于对应的所述第一阱区与所述第一掺杂区域之间，且所述第三掺杂区域与对应的所述第一接触层接触；各所述第四掺杂区域位于对应的所述第二阱区与所述第二掺杂区域之间，且所述第四掺杂区域与对应的所述第二接触层接触。

可选地，所述第三掺杂区域与所述第一阱区的掺杂类型相同，且所述第三掺杂区域的掺杂浓度大于所述第一阱区的掺杂浓度。

根据本发明实施例的另一方面，还提供了一种半导体器件的制作方法，所述方法包括：提供层叠的衬底以及预备外延层，所述预备外延层包括第一区域以及位于所述第一区域周围的第二区域；去除所述第一区域内的部分所述预备外延层，形成多个间隔设置的第一沟槽，且去除所述第二区域内的部分所述预备外延层，形成多个间隔设置的第二沟槽，剩余的所述预备外延层形成外延层，基底包括所述外延层与所述衬底；在各所述第一沟槽中形成第一沟槽栅，在各所述第二沟槽中形成第二沟槽栅，晶体管结构包括多个所述第一沟槽栅，静电释放结构包括多个所述第二沟槽栅，且所述第二沟槽栅接地。

可选地，去除所述第一区域内的部分所述预备外延层，形成多个间隔设置的第一沟槽，且去除所述第二区域内的部分所述预备外延层，形成多个间隔设置的第二沟槽，包括：去除所述第一区域内的部分所述预备外延层，形成多个间隔设置的所述第一沟槽以及多个间隔设置的第三沟槽，且去除所述第二区域内的部分所述预备外延层，形成多个间隔设置的所述第二沟槽，所述第三沟槽位于所述第一沟槽与所述第二沟槽之间。

可选地，所述第三沟槽的深度与所述第二沟槽的深度相同。

可选地，在各所述第一沟槽中形成第一沟槽栅，在各所述第二沟槽中形成第二沟槽栅，包括：在所述第一沟槽的裸露表面上形成第一栅氧层，在所述第二沟槽的裸露表面上形成第二栅氧层，且在所述第三沟槽的裸露表面上形成第三栅氧层；在所述第一栅氧层裸露表面上形成第一栅极，在所述第二栅氧层的裸露表面上形成第二栅极，在所述第三栅氧层的裸露表面上形成第三栅极，且所述第一栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第二栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第三栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第一栅氧层与所述第一栅极构成所述第一沟槽栅，所述第二栅氧层与所述第二栅极构成所述第二沟槽栅，所述第三栅氧层与所述第三栅极构成第三沟槽栅。

可选地，在各所述第一沟槽中形成第一沟槽栅，在各所述第二沟槽中形成第二沟槽栅之后，所述方法还包括：对各所述第一沟槽栅两侧的所述外延层进行第一离子注入，得到多个间隔设置的第一阱区；对多个所述第二沟槽栅之间的所述外延层进行所述第一离子注入，得到第二阱区，所述第二阱区位于所述第二区域中，且所述第二阱区与所述第一阱区不接触；对各所述第一阱区的部分进行第二离子注入，得到多个间隔设置的第一掺杂区域，且所述第一掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平；对所述第二阱区的部分进行所述第二离子注入，得到多个间隔设置的第二掺杂区域，且所述第二掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平。

可选地，在对所述第二阱区的部分进行所述第二离子注入，得到多个间隔设置的第二掺杂区域之后，所述方法还包括：在所述外延层的远离所述衬底的表面形成预备介质层；去除部分所述预备介质层，得到多个间隔设置的第四沟槽、第五沟槽以及第六沟槽，剩余的所述预备介质层形成介质层，各所述第四沟槽贯穿所述介质层以及对应的所述第一掺杂区域至对应的所述第一阱区中，各所述第五沟槽贯穿所述介质层以及对应的所述第二掺杂区域至所述第二阱区中，各所述第六沟槽贯穿所述介质层至所述第二掺杂区域中；在各所述第四沟槽、所述第五沟槽以及所述第六沟槽中沉积金属材料，分别得到第一接触层、第二接触层以及第三接触层，且所述第三接触层位于所述第二接触层与所述晶体管结构之间。

可选地，在去除部分所述预备介质层，得到多个间隔设置的第四沟槽、第五沟槽以及第六沟槽之后，在各所述第四沟槽、所述第五沟槽以及所述第六沟槽中沉积金属材料，分别得到第一接触层、第二接触层以及第三接触层之前，所述方法还包括：对各所述第四沟槽的底部进行第三离子注入，得到多个间隔设置的第三掺杂区域，各所述第三掺杂区域位于对应的所述第一阱区与所述第一掺杂区域之间；对各所述第五沟槽的底部进行所述第三离子注入，得到多个间隔设置的第四掺杂区域，各所述第四掺杂区域位于对应的所述第二阱区与所述第二掺杂区域之间。

在本发明实施例中，所述的半导体器件包括基底、晶体管结构以及静电释放结构，其中，所述基底包括层叠的衬底以及外延层，所述外延层包括第一区域以及位于所述第一区域周围的第二区域，且所述第一区域包括多个间隔设置的第一沟槽，所述第二区域包括多个间隔设置的第二沟槽；所述晶体管结构包括多个间隔设置的第一沟槽栅，所述第一沟槽栅一一对应的位于所述第一沟槽中；所述静电释放结构包括多个间隔设置的第二沟槽栅，所述第二沟槽栅位于对应的所述第二沟槽中，且所述第二沟槽栅接地。相比现有技术中的由于静电产生大量电荷导致器件性能较差的问题，本申请的所述半导体器件，由于所述第二区域在所述第一区域的四周，且所述第一区域包括多个间隔设置的所述第一沟槽，所述第二区域中包括多个间隔设置的所述第二沟槽，所述晶体管结构中的所述第一沟槽栅位于对应的所述第一沟槽中，所述静电释放结构中的所述第二沟槽栅位于对应的所述第二沟槽中，即所述静电释放结构位于所述晶体管结构的四周，且由于所述第二沟槽栅接地，使得在发生雪崩击穿时，产生的大量电荷可以通过所述第二沟槽栅进行释放，保证了静电产生的大量电荷可以得到释放，解决了现有技术中的由于静电产生大量电荷导致器件性能较差的问题，保证了所述半导体器件的性能较好。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请的实施例的半导体器件的制作方法流程示意图；

图2示出了根据本申请的一种实施例的衬底以及预备外延层的结构示意图；

图3示出了根据本申请的一种实施例的形成第一沟槽、第二沟槽以及第三沟槽后得到的结构示意图；

图4示出了根据本申请的一种实施例的形成第一沟槽栅、第二沟槽栅以及第三沟槽栅后得到的结构示意图；

图5示出了根据本申请的一种实施例的形成第一掺杂区域以及第二掺杂区域后得到的结构示意图；

图6示出了根据本申请的一种实施例的形成预备介质层后得到的结构示意图；

图7示出了根据本申请的一种实施例的形成第四沟槽、第五沟槽以及第六沟槽后得到的结构示意图；

图8示出了根据本申请的一种实施例的形成第三掺杂区域以及第四掺杂区域后得到的结构示意图；

图9示出了根据本申请的一种实施例的形成第一接触层、第二接触层以及第三接触层后得到的结构示意图；

图10示出了根据本申请的一种实施例的半导体器件的俯视结构示意图。

其中，上述附图包括以下附图标记：

10、基底；20、晶体管结构；30、静电释放结构；40、第一阱区；50、第二阱区；60、第一掺杂区域；70、第二掺杂区域；80、介质层；90、第一接触层；100、第二接触层；110、第三接触层；101、衬底；102、外延层；103、预备外延层；120、第三掺杂区域；130、第四掺杂区域；140、第一沟槽；150、第二沟槽；160、第三沟槽；170、预备介质层；180、第四沟槽；190、第五沟槽；200、第六沟槽；201、第一沟槽栅；202、第一栅氧层；203、第一栅极；204、第三沟槽栅；205、第三栅氧层；206、第三栅极；210、引出结构；301、第二沟槽栅；302、第二栅氧层；303、第二栅极。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术中所说的，现有技术中的由于静电产生大量电荷导致器件性能较差的问题，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种半导体器件以及半导体器件的制作方法。

根据本申请的实施例，提供了一种半导体器件，如图9以及图10所示，上述半导体器件包括基底10、晶体管结构20以及静电释放结构30，其中，上述基底10包括层叠的衬底101以及外延层102，上述外延层102包括第一区域以及位于上述第一区域周围的第二区域，上述第一区域包括多个间隔设置的第一沟槽，上述第二区域包括多个间隔设置的第二沟槽；上述晶体管结构20包括多个间隔设置的第一沟槽栅201，上述第一沟槽栅201一一对应的位于上述第一沟槽中；上述静电释放结构30包括多个间隔设置的第二沟槽栅301，上述第二沟槽栅301位于对应的上述第二沟槽中，且上述第二沟槽栅301接地。

上述的半导体器件，包括基底、晶体管结构以及静电释放结构。相比现有技术中的由于静电产生大量电荷导致器件性能较差的问题，本申请的上述半导体器件，由于上述第二区域在上述第一区域的四周，且上述第一区域包括多个间隔设置的上述第一沟槽，上述第二区域中包括多个间隔设置的上述第二沟槽，上述晶体管结构中的上述第一沟槽栅位于对应的上述第一沟槽中，上述静电释放结构中的上述第二沟槽栅位于对应的上述第二沟槽中，即上述静电释放结构位于上述晶体管结构的四周，且由于上述第二沟槽栅接地，使得在发生雪崩击穿时，产生的大量电荷可以通过上述第二沟槽栅进行释放，保证了静电产生的大量电荷可以得到释放，解决了现有技术中的由于静电产生大量电荷导致器件性能较差的问题，保证了上述半导体器件的性能较好。

具体地，如图10所示，上述晶体管结构20中的多个上述第一沟槽栅201为连接的结构，即呈“井”字型，同样地，上述静电释放结构30中的多个上述第二沟槽栅301为连接的结构，即呈“井”字型。

一种具体的实施例中，上述静电释放结构提高上述半导体器件的ESD的主要原理为：上述静电释放结构的上述第二沟道栅接地，当上述晶体管结构的漏端相对于源端发生正ESD脉冲时，通过漏端雪崩击穿，反向漏电引起寄生NPN BJT（N+/Pwell/N+ EPI）开启释放ESD电流，而在漏端负ESD 脉冲时，电流可通过正偏的源端P+/Pwell/漏端N+二极管释放，保证了静电产生的大量电荷可以得到释放，解决了现有技术中的由于静电产生大量电荷导致器件性能较差的问题，保证了上述半导体器件的性能较好。

根据本申请的一种具体实施例，如图9以及图10所示，上述第一沟槽栅201包括第一栅氧层202以及第一栅极203，其中，上述第一栅氧层202覆盖上述第一沟槽的底部以及侧部；上述第一栅极203位于剩余的上述第一沟槽中，且上述第一栅极203的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平，上述第一栅极203与上述第一栅氧层202接触，上述第二沟槽栅301包括第二栅氧层302以及第二栅极303，其中，上述第二栅氧层302覆盖上述第二沟槽的底部以及侧部；上述第二栅极303位于剩余的上述第二沟槽中，且上述第二栅极303的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平，上述第二栅极303与上述第二栅氧层302接触。由于上述第一沟槽栅包括上述第一栅氧层以及上述第一栅极，上述第二沟槽栅包括上述第二沟槽栅以及上述第二栅极，保证了上述晶体管结构以及上述静电释放结构均为完整的沟槽栅结构，保证了上述晶体管结构以及上述静电释放结构均可以实现其性能，进一步保证了上述半导体器件的性能较好。

根据本申请的另一种具体实施例，上述第一沟槽的深度大于上述第二沟槽的深度。由于上述第一沟槽的深度大于上述第二沟槽的深度，使得上述晶体管结构中的上述第一沟槽栅的深度大于上述静电释放结构中的上述第二沟槽栅的深度，因此，使得上述静电释放结构可以更好的释放上述晶体管由于静电产生的电荷，进一步保证了上述半导体器件的性能较好。

另外，本申请的上述半导体器件是利用GGNMOS的闩锁结构对器件进行静电防护，因此，充当基极和发射极的P+N+需在P阱内起作用，且本申请的上述半导体器件将GGNMOS改为垂直向的结构，因此上述第二沟槽深度需较PW浅，即上述第二沟槽的深度小于上述第一沟槽的深度。

为了进一步保证上述半导体器件的性能较好，根据本申请的又一种具体实施例，如图9以及图10所示，上述晶体管结构20还包括多个间隔设置的第三沟槽栅204，上述第三沟槽栅204位于上述外延层102的上述第一区域内，且上述第三沟槽栅204位于上述第一沟槽栅201与上述第二沟槽栅301之间。由于上述晶体管结构还包括多个上述第三沟槽栅，且由于上述第三沟槽栅位于上述外延层的上述第一区域内，上述第三沟槽栅位于上述第一沟槽栅与上述第二沟槽栅之间，保证了上述第三沟槽栅可以作为上述晶体管结构的隔离结构，起到隔离作用，避免了上述晶体管结构以外的结构对其的影响，进一步保证了上述半导体器件的性能较好。

根据本申请的一种具体实施例，如图9以及图10所示，上述半导体器件还包括多个间隔设置的第一阱区40、第二阱区50、多个间隔设置的第一掺杂区域60以及多个间隔设置的第二掺杂区域70，其中，多个上述第一阱区40分别位于各上述第一沟槽栅201的两侧；上述第二阱区50位于上述外延层102的上述第二区域中，且上述第二阱区50位于多个上述第二沟槽栅301之间，上述第一阱区40与上述第二阱区50不接触；各上述第一掺杂区域60位于对应的上述第一阱区40中，且上述第一掺杂区域60的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平；多个上述第二掺杂区域70位于上述第二阱区50中，且各上述第二掺杂区域70的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平。通过设置上述第一阱区以及上述第二阱区，且通过在上述第一阱区中形成上述第一掺杂区域，通过在上述第二阱区中形成上述第二掺杂区域，保证了上述晶体管结构中以及上述静电释放结构中具有源极以及漏极的性能，保证了上述半导体器件具备其晶体管的性能。

根据本申请的另一种具体实施例，上述第一阱区的厚度与上述第二阱区的厚度相同，上述第一阱区的厚度小于上述第一沟槽栅的厚度，上述第二阱区的厚度大于上述第二沟槽栅的厚度。由于上述第一阱区的厚度等于上述第二阱区的厚度，保证了上述第一阱区与上述第二阱区可以同时形成，不需要增加额外的光罩，保证了上述半导体器件的制作工艺较为简单。

具体地，上述第一阱区以及上述第二阱区的厚度在此不做限制，根据实际情况确定，只要沟槽的深度满足以上要求即可。

一种具体的实施例中，上述厚度为衬底以及外延层排列方向上的厚度。

具体地，由于上述第一沟槽的深度大于上述第二沟槽的深度，因此，上述第一沟槽栅的深度大于上述第二沟槽栅的深度，且上述第一阱区的厚度小于上述第一沟槽栅的厚度，上述第二阱区的厚度大于上述第二沟槽栅的厚度，使得可以同时形成上述第一阱区以及上述第二阱区。

根据本申请的又一种具体实施例，上述第一阱区与上述第二阱区的掺杂类型相同，上述第一掺杂区域与上述第二掺杂区域的掺杂类型相同，且上述第一阱区与上述第一掺杂区域的掺杂类型不同。

具体地，上述第一阱区以及上述第二阱区为P型阱区，上述第一掺杂区域以及上述第二掺杂区域为N型掺杂。

根据本申请的一种具体实施例，上述第一掺杂区域包括第一源区，各上述第二沟槽栅两侧的上述第二掺杂区域分别为一个第二源区以及一个漏区。由于上述第一掺杂区域包括上述第一源区，即上述第一掺杂区域实现了上述晶体管结构的源区的性能，另外，由于上述第二沟槽栅的两侧的上述第二掺杂区域分别为一个上述第二源区以及一个上述漏区，即上述第二掺杂区域实现了上述静电释放结构的源区以及漏区的性能，使得上述半导体器件实现其性能。

具体地，上述晶体管结构的漏区位于上述衬底的远离上述外延层的一侧（图中未示出），另外，上述静电释放结构中的上述漏区位于上述第二源区的靠近上述晶体管结构的一侧。

根据本申请的另一种具体实施例，如图9以及图10所示，上述半导体器件还包括介质层80、多个间隔设置的第一接触层90、多个间隔设置的第二接触层100以及多个间隔设置的第三接触层110，其中，上述介质层80位于上述外延层102的远离上述衬底101的表面上；各上述第一接触层90贯穿上述介质层80以及对应的上述第一掺杂区域60至对应的上述第一阱区40中；各上述第二接触层100贯穿上述介质层80以及对应的上述第二掺杂区域70至上述第二阱区50中；各上述第三接触层110贯穿上述介质层80至上述第二掺杂区域70中，且上述第三接触层110位于上述第二接触层100的靠近上述晶体管结构20的一侧。通过设置上述第一接触层、上述第二接触层以及上述第三接触层，使得可以通过上述第一接触层引出上述晶体管结构的上述第一源区，通过上述第二接触层引出上述静电释放结构的上述第二源区，通过上述第三接触层引出上述静电释放结构的上述漏区，保证了可以实现上述晶体管结构以及上述静电释放结构的性能。

具体地，如图10所示，“井”字型中间的多个矩形结构为上述第一接触层90、上述第二接触层100以及上述第三接触层110，另外，图10中左上角的引出结构210用于引出上述第一沟槽栅201、上述第二沟槽栅301以及上述第三沟槽栅204、

根据本申请的又一种具体实施例，如图9以及图10所示，上述半导体器件还包括多个间隔设置的第三掺杂区域120以及多个间隔设置的第四掺杂区域130，其中，各上述第三掺杂区域120位于对应的上述第一阱区40与上述第一掺杂区域60之间，且上述第三掺杂区域120与对应的上述第一接触层90接触；各上述第四掺杂区域130位于对应的上述第二阱区50与上述第二掺杂区域70之间，且上述第四掺杂区域130与对应的上述第二接触层100接触。上述第三掺杂区域用于与上述第一阱区形成欧姆接触，上述第四掺杂区域用于与上述第二阱区形成欧姆接触，且形成上述晶体管结构中漏端受到负ESD脉冲通过P+/Pwell/漏端N+二极管释放ESD电流。

根据本申请的一种具体实施例，上述第三掺杂区域与上述第一阱区的掺杂类型相同，且上述第三掺杂区域的掺杂浓度大于上述第一阱区的掺杂浓度。

具体地，上述第三掺杂区域以及上述第四掺杂区域均为高浓度的P型掺杂。

上述实现过程中，由于上述第三掺杂区域的掺杂浓度大于上述第一阱区的掺杂浓度，使得不同的区域可以实现不同的性能，实现欧姆接触，同时保证了上述半导体器件的电阻较小。

根据本申请的实施例，还提供了一种半导体器件的制作方法。

图1是根据本申请实施例的半导体器件的制作方法的流程图。如图1所示，该方法包括以下步骤：

步骤S101，如图2所示，提供层叠的衬底101以及预备外延层103，上述预备外延层103包括第一区域以及位于上述第一区域周围的第二区域；

步骤S102，如图2至图3所示，去除上述第一区域内的部分上述预备外延层103，形成多个间隔设置的第一沟槽140，且去除上述第二区域内的部分上述预备外延层103，形成多个间隔设置的第二沟槽150，剩余的上述预备外延层103形成外延层102，基底10包括上述外延层102与上述衬底101；

步骤S103，如图3至图4所示，在各上述第一沟槽140中形成第一沟槽栅201，在各上述第二沟槽150中形成第二沟槽栅301，晶体管结构20包括多个上述第一沟槽栅201，静电释放结构30包括多个上述第二沟槽栅301，且上述第二沟槽栅301接地。

上述半导体器件的制作方法中。相比现有技术中的由于静电产生大量电荷导致器件性能较差的问题，本申请的上述半导体器件的制作方法，通过去除部分上述预备外延层，且上述预备外延层包括上述第一区域以及位于上述第一区域周围的上述第二区域，得到上述第一沟槽以及上述第二沟槽，再通过形成上述第一沟槽栅以及上述第二沟槽栅，其中，由于上述第二区域在上述第一区域的四周，且上述第一区域包括多个间隔设置的上述第一沟槽，上述第二区域中包括多个间隔设置的上述第二沟槽，上述晶体管结构中的上述第一沟槽栅位于对应的上述第一沟槽中，上述静电释放结构中的上述第二沟槽栅位于对应的上述第二沟槽中，即上述静电释放结构位于上述晶体管结构的四周，且由于上述第二沟槽栅接地，使得在发生雪崩击穿时，产生的大量电荷可以通过上述第二沟槽栅进行释放，保证了静电产生的大量电荷可以得到释放，解决了现有技术中的由于静电产生大量电荷导致器件性能较差的问题，保证了上述半导体器件的性能较好。

为了进一步保证上述半导体器件的性能较好，根据本申请的一种具体实施例，去除上述第一区域内的部分上述预备外延层，形成多个间隔设置的第一沟槽，且去除上述第二区域内的部分上述预备外延层，形成多个间隔设置的第二沟槽，包括：如图2至图3所示，去除上述第一区域内的部分上述预备外延层103，形成多个间隔设置的上述第一沟槽140以及多个间隔设置的第三沟槽160，且去除上述第二区域内的部分上述预备外延层103，形成多个间隔设置的上述第二沟槽150，上述第三沟槽160位于上述第一沟槽140与上述第二沟槽150之间。通过形成上述第一沟槽、上述第二沟槽以及上述第三沟槽，使得后续可以通过上述第一沟槽、上述第二沟槽以及上述第三沟槽分别形成上述第一沟槽栅、上述第二沟槽栅以及上述第三沟槽栅，上述第一沟槽栅以及上述第二沟槽保证了上述晶体管结构以及上述静电释放结构可以实现其晶体管性能，上述第三沟槽栅用于对上述晶体管结构起到隔离作用，保证了上述晶体管结构不被影响，进一步保证了上述半导体器件的性能较好。

根据本申请的另一种具体实施例，上述第三沟槽的深度与上述第二沟槽的深度相同。由于上述第三沟槽的深度与上述第二沟槽的深度相同，且上述第二沟槽的深度小于上述第一沟槽的深度，使得上述晶体管结构中的上述第三栅极的深度小于上述第一沟槽栅的深度，使得在制作过程中，上述第三栅极的开口较小，在同样的蚀刻条件下，深度较小，且上述第三栅极的深度要求为ESD结构的设计需求。

根据本申请的又一种具体实施例，在各上述第一沟槽中形成第一沟槽栅，在各上述第二沟槽中形成第二沟槽栅，包括：如图3至图4所示，在上述第一沟槽140的裸露表面上形成第一栅氧层202，在上述第二沟槽150的裸露表面上形成第二栅氧层302，且在上述第三沟槽160的裸露表面上形成第三栅氧层205；在上述第一栅氧层202裸露表面上形成第一栅极203，在上述第二栅氧层302的裸露表面上形成第二栅极303，在上述第三栅氧层205的裸露表面上形成第三栅极206，且上述第一栅极203的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平，上述第二栅极303的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平，上述第三栅极206的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平，上述第一栅氧层202与上述第一栅极203构成上述第一沟槽栅201，上述第二栅氧层302与上述第二栅极303构成上述第二沟槽栅301，上述第三栅氧层205与上述第三栅极206构成第三沟槽栅204。通过形成上述第一栅氧层以及上述第一栅极，得到上述第一沟槽栅，同样地，形成包括上述第二栅氧层以及上述第二栅极的上述第二沟槽栅，形成包括上述第三栅氧层以及上述第三栅极的上述第三沟槽栅，保证了上述晶体管结构以及上述静电释放结构均为完整的沟槽栅结构，同时保证了上述第三沟槽栅可以起到隔离作用，保证了上述晶体管结构以及上述静电释放结构均可以实现其性能，进一步保证了上述半导体器件的性能较好。

根据本申请的一种具体实施例，在各上述第一沟槽中形成第一沟槽栅，在各上述第二沟槽中形成第二沟槽栅之后，上述方法还包括：如图5所示，对各上述第一沟槽栅201两侧的上述外延层102进行第一离子注入，得到多个间隔设置的第一阱区40；对多个上述第二沟槽栅301之间的上述外延层102进行上述第一离子注入，得到第二阱区50，上述第二阱区50位于上述第二区域中，且上述第二阱区50与上述第一阱区40不接触；对各上述第一阱区40的部分进行第二离子注入，得到多个间隔设置的第一掺杂区域60，且上述第一掺杂区域60的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平；对上述第二阱区50的部分进行上述第二离子注入，得到多个间隔设置的第二掺杂区域70，且上述第二掺杂区域70的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平。通过形成上述第一阱区以及上述第二阱区，且通过在上述第一阱区中形成上述第一掺杂区域，通过在上述第二阱区中形成上述第二掺杂区域，保证了上述晶体管结构中以及上述静电释放结构中具有源极以及漏极的性能，保证了上述半导体器件具备其晶体管的性能。

根据本申请的另一种具体实施例，在对上述第二阱区的部分进行上述第二离子注入，得到多个间隔设置的第二掺杂区域之后，上述方法还包括：如图6所示，在上述外延层102的远离上述衬底101的表面形成预备介质层170；如图6至图7所示，去除部分上述预备介质层170，得到多个间隔设置的第四沟槽180、第五沟槽190以及第六沟槽200，剩余的上述预备介质层170形成介质层80，各上述第四沟槽180贯穿上述介质层80以及对应的上述第一掺杂区域60至对应的上述第一阱区40中，各上述第五沟槽190贯穿上述介质层80以及对应的上述第二掺杂区域70至上述第二阱区50中，各上述第六沟槽200贯穿上述介质层80至上述第二掺杂区域70中；如图7至9所示，在各上述第四沟槽180、上述第五沟槽190以及上述第六沟槽200中沉积金属材料，分别得到第一接触层90、第二接触层100以及第三接触层110，且上述第三接触层110位于上述第二接触层100与上述晶体管结构之间。通过形成上述预备介质层，并通过去除部分上述预备介质层，形成上述第四沟槽、上述第五沟槽以及上述第六沟槽，保证了可以形成上述第一接触层、上述第二接触层以及上述第三接触层，使得可以通过上述第一接触层引出上述晶体管结构的上述第一源区，通过上述第二接触层引出上述静电释放结构的上述第二源区，通过上述第三接触层引出上述静电释放结构的上述漏区，保证了可以实现上述晶体管结构以及上述静电释放结构的性能。

根据本申请的又一种具体实施例，在去除部分上述预备介质层，得到多个间隔设置的第四沟槽、第五沟槽以及第六沟槽之后，在各上述第四沟槽、上述第五沟槽以及上述第六沟槽中沉积金属材料，分别得到第一接触层、第二接触层以及第三接触层之前，上述方法还包括：如图8所示，对各上述第四沟槽180的底部进行第三离子注入，得到多个间隔设置的第三掺杂区域120，各上述第三掺杂区域120位于对应的上述第一阱区40与上述第一掺杂区域60之间；对各上述第五沟槽190的底部进行上述第三离子注入，得到多个间隔设置的第四掺杂区域130，各上述第四掺杂区域130位于对应的上述第二阱区50与上述第二掺杂区域70之间。

具体地，上述的半导体器件的制作过程中，在不增加工艺步骤的前提下，即不需要额外添加光罩以及成本的前提下，在MOSFET周围，即上述晶体管结构的周围产生了一个MOS结构的上述静电释放结构，完成高耐压和低导通电阻结构，得到了静电释放闩锁效应的结构，上述静电释放结构可以吸收瞬间大量的静电电荷，增强了电路静电放电防护能力，进而保护上述半导体器件。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1）、本申请的上述的半导体器件，包括基底、晶体管结构以及静电释放结构，其中，上述基底包括层叠的衬底以及外延层，上述外延层包括第一区域以及位于上述第一区域周围的第二区域，且上述第一区域包括多个间隔设置的第一沟槽，上述第二区域包括多个间隔设置的第二沟槽；上述晶体管结构包括多个间隔设置的第一沟槽栅，上述第一沟槽栅一一对应的位于上述第一沟槽中；上述静电释放结构包括多个间隔设置的第二沟槽栅，上述第二沟槽栅位于对应的上述第二沟槽中，且上述第二沟槽栅接地。相比现有技术中的由于静电产生大量电荷导致器件性能较差的问题，本申请的上述半导体器件，由于上述第二区域在上述第一区域的四周，且上述第一区域包括多个间隔设置的上述第一沟槽，上述第二区域中包括多个间隔设置的上述第二沟槽，上述晶体管结构中的上述第一沟槽栅位于对应的上述第一沟槽中，上述静电释放结构中的上述第二沟槽栅位于对应的上述第二沟槽中，即上述静电释放结构位于上述晶体管结构的四周，且由于上述第二沟槽栅接地，使得在发生雪崩击穿时，产生的大量电荷可以通过上述第二沟槽栅进行释放，保证了静电产生的大量电荷可以得到释放，解决了现有技术中的由于静电产生大量电荷导致器件性能较差的问题，保证了上述半导体器件的性能较好。

2）、本申请的上述半导体器件的制作方法中，首先，提供层叠的衬底以及预备外延层，上述预备外延层包括第一区域以及位于上述第一区域周围的第二区域；然后，去除上述第一区域内的部分上述预备外延层，形成多个间隔设置的第一沟槽，且去除上述第二区域内的部分上述预备外延层，形成多个间隔设置的第二沟槽，剩余的上述预备外延层形成外延层，基底包括上述外延层与上述衬底；最后，在各上述第一沟槽中形成第一沟槽栅，在各上述第二沟槽中形成第二沟槽栅，晶体管结构包括多个上述第一沟槽栅，静电释放结构包括多个上述第二沟槽栅，且上述第二沟槽栅接地。相比现有技术中的由于静电产生大量电荷导致器件性能较差的问题，本申请的上述半导体器件的制作方法，通过去除部分上述预备外延层，且上述预备外延层包括上述第一区域以及位于上述第一区域周围的上述第二区域，得到上述第一沟槽以及上述第二沟槽，再通过形成上述第一沟槽栅以及上述第二沟槽栅，其中，由于上述第二区域在上述第一区域的四周，且上述第一区域包括多个间隔设置的上述第一沟槽，上述第二区域中包括多个间隔设置的上述第二沟槽，上述晶体管结构中的上述第一沟槽栅位于对应的上述第一沟槽中，上述静电释放结构中的上述第二沟槽栅位于对应的上述第二沟槽中，即上述静电释放结构位于上述晶体管结构的四周，且由于上述第二沟槽栅接地，使得在发生雪崩击穿时，产生的大量电荷可以通过上述第二沟槽栅进行释放，保证了静电产生的大量电荷可以得到释放，解决了现有技术中的由于静电产生大量电荷导致器件性能较差的问题，保证了上述半导体器件的性能较好。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (18)

1.一种半导体器件，其特征在于，所述半导体器件包括：

基底，包括层叠的衬底以及外延层，所述外延层包括第一区域以及位于所述第一区域周围的第二区域，所述第一区域包括多个间隔设置的第一沟槽，所述第二区域包括多个间隔设置的第二沟槽；

晶体管结构，包括多个间隔设置的第一沟槽栅，所述第一沟槽栅一一对应的位于所述第一沟槽中；

静电释放结构，包括多个间隔设置的第二沟槽栅，所述第二沟槽栅位于对应的所述第二沟槽中，且所述第二沟槽栅接地。

2.根据权利要求1所述的半导体器件，其特征在于，

所述第一沟槽栅包括：

第一栅氧层，覆盖所述第一沟槽的底部以及侧部；

第一栅极，位于剩余的所述第一沟槽中，且所述第一栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第一栅极与所述第一栅氧层接触，

所述第二沟槽栅包括：

第二栅氧层，覆盖所述第二沟槽的底部以及侧部；

第二栅极，位于剩余的所述第二沟槽中，且所述第二栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第二栅极与所述第二栅氧层接触。

3.根据权利要求1所述的半导体器件，其特征在于，所述第一沟槽的深度大于所述第二沟槽的深度。

4.根据权利要求1所述的半导体器件，其特征在于，所述晶体管结构还包括：

多个间隔设置的第三沟槽栅，位于所述外延层的所述第一区域内，且所述第三沟槽栅位于所述第一沟槽栅与所述第二沟槽栅之间。

5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括：

多个间隔设置的第一阱区，多个所述第一阱区分别位于各所述第一沟槽栅的两侧；

第二阱区，位于所述外延层的所述第二区域中，且所述第二阱区位于多个所述第二沟槽栅之间，所述第一阱区与所述第二阱区不接触；

多个间隔设置的第一掺杂区域，各所述第一掺杂区域位于对应的所述第一阱区中，且所述第一掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平；

多个间隔设置的第二掺杂区域，多个所述第二掺杂区域位于所述第二阱区中，且各所述第二掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平。

6.根据权利要求5所述的半导体器件，其特征在于，所述第一阱区的厚度与所述第二阱区的厚度相同，所述第一阱区的厚度小于所述第一沟槽栅的厚度，所述第二阱区的厚度大于所述第二沟槽栅的厚度。

7.根据权利要求5所述的半导体器件，其特征在于，所述第一阱区与所述第二阱区的掺杂类型相同，所述第一掺杂区域与所述第二掺杂区域的掺杂类型相同，且所述第一阱区与所述第一掺杂区域的掺杂类型不同。

8.根据权利要求5所述的半导体器件，其特征在于，所述第一掺杂区域包括第一源区，各所述第二沟槽栅两侧的所述第二掺杂区域分别为一个第二源区以及一个漏区。

9.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件还包括：

介质层，位于所述外延层的远离所述衬底的表面上；

多个间隔设置的第一接触层，各所述第一接触层贯穿所述介质层以及对应的所述第一掺杂区域至对应的所述第一阱区中；

多个间隔设置的第二接触层，各所述第二接触层贯穿所述介质层以及对应的所述第二掺杂区域至所述第二阱区中；

多个间隔设置的第三接触层，各所述第三接触层贯穿所述介质层至所述第二掺杂区域中，且所述第三接触层位于所述第二接触层的靠近所述晶体管结构的一侧。

10.根据权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括：

多个间隔设置的第三掺杂区域，各所述第三掺杂区域位于对应的所述第一阱区与所述第一掺杂区域之间，且所述第三掺杂区域与对应的所述第一接触层接触；

多个间隔设置的第四掺杂区域，各所述第四掺杂区域位于对应的所述第二阱区与所述第二掺杂区域之间，且所述第四掺杂区域与对应的所述第二接触层接触。

11.根据权利要求10所述的半导体器件，其特征在于，所述第三掺杂区域与所述第一阱区的掺杂类型相同，且所述第三掺杂区域的掺杂浓度大于所述第一阱区的掺杂浓度。

12.一种半导体器件的制作方法，其特征在于，所述方法包括：

提供层叠的衬底以及预备外延层，所述预备外延层包括第一区域以及位于所述第一区域周围的第二区域；

去除所述第一区域内的部分所述预备外延层，形成多个间隔设置的第一沟槽，且去除所述第二区域内的部分所述预备外延层，形成多个间隔设置的第二沟槽，剩余的所述预备外延层形成外延层，基底包括所述外延层与所述衬底；

在各所述第一沟槽中形成第一沟槽栅，在各所述第二沟槽中形成第二沟槽栅，晶体管结构包括多个所述第一沟槽栅，静电释放结构包括多个所述第二沟槽栅，且所述第二沟槽栅接地。

13.根据权利要求12所述的方法，其特征在于，去除所述第一区域内的部分所述预备外延层，形成多个间隔设置的第一沟槽，且去除所述第二区域内的部分所述预备外延层，形成多个间隔设置的第二沟槽，包括：

去除所述第一区域内的部分所述预备外延层，形成多个间隔设置的所述第一沟槽以及多个间隔设置的第三沟槽，且去除所述第二区域内的部分所述预备外延层，形成多个间隔设置的所述第二沟槽，所述第三沟槽位于所述第一沟槽与所述第二沟槽之间。

14.根据权利要求13所述的方法，其特征在于，所述第三沟槽的深度与所述第二沟槽的深度相同。

15.根据权利要求13所述的方法，其特征在于，在各所述第一沟槽中形成第一沟槽栅，在各所述第二沟槽中形成第二沟槽栅，包括：

在所述第一沟槽的裸露表面上形成第一栅氧层，在所述第二沟槽的裸露表面上形成第二栅氧层，且在所述第三沟槽的裸露表面上形成第三栅氧层；

在所述第一栅氧层裸露表面上形成第一栅极，在所述第二栅氧层的裸露表面上形成第二栅极，在所述第三栅氧层的裸露表面上形成第三栅极，且所述第一栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第二栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第三栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第一栅氧层与所述第一栅极构成所述第一沟槽栅，所述第二栅氧层与所述第二栅极构成所述第二沟槽栅，所述第三栅氧层与所述第三栅极构成第三沟槽栅。

16.根据权利要求13所述的方法，其特征在于，在各所述第一沟槽中形成第一沟槽栅，在各所述第二沟槽中形成第二沟槽栅之后，所述方法还包括：

对各所述第一沟槽栅两侧的所述外延层进行第一离子注入，得到多个间隔设置的第一阱区；

对多个所述第二沟槽栅之间的所述外延层进行所述第一离子注入，得到第二阱区，所述第二阱区位于所述第二区域中，且所述第二阱区与所述第一阱区不接触；

对各所述第一阱区的部分进行第二离子注入，得到多个间隔设置的第一掺杂区域，且所述第一掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平；

对所述第二阱区的部分进行所述第二离子注入，得到多个间隔设置的第二掺杂区域，且所述第二掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平。

17.根据权利要求16所述的方法，其特征在于，在对所述第二阱区的部分进行所述第二离子注入，得到多个间隔设置的第二掺杂区域之后，所述方法还包括：

在所述外延层的远离所述衬底的表面形成预备介质层；

去除部分所述预备介质层，得到多个间隔设置的第四沟槽、第五沟槽以及第六沟槽，剩余的所述预备介质层形成介质层，各所述第四沟槽贯穿所述介质层以及对应的所述第一掺杂区域至对应的所述第一阱区中，各所述第五沟槽贯穿所述介质层以及对应的所述第二掺杂区域至所述第二阱区中，各所述第六沟槽贯穿所述介质层至所述第二掺杂区域中；

在各所述第四沟槽、所述第五沟槽以及所述第六沟槽中沉积金属材料，分别得到第一接触层、第二接触层以及第三接触层，且所述第三接触层位于所述第二接触层与所述晶体管结构之间。

18.根据权利要求17所述的方法，其特征在于，在去除部分所述预备介质层，得到多个间隔设置的第四沟槽、第五沟槽以及第六沟槽之后，在各所述第四沟槽、所述第五沟槽以及所述第六沟槽中沉积金属材料，分别得到第一接触层、第二接触层以及第三接触层之前，所述方法还包括：

对各所述第四沟槽的底部进行第三离子注入，得到多个间隔设置的第三掺杂区域，各所述第三掺杂区域位于对应的所述第一阱区与所述第一掺杂区域之间；

对各所述第五沟槽的底部进行所述第三离子注入，得到多个间隔设置的第四掺杂区域，各所述第四掺杂区域位于对应的所述第二阱区与所述第二掺杂区域之间。