CN117352555A - 一种集成式屏蔽栅沟槽mosfet及其制备工艺 - Google Patents
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Abstract
本申请公开了一种集成式屏蔽栅沟槽MOSFET及其制备工艺，涉及屏蔽栅沟槽MOSFET的技术领域。本申请在每一个或每几个屏蔽栅沟槽MOSFET的一侧设置T型沟槽MOSFET，通过减小T型沟槽MOSFET的第二槽栅极介电层的厚度，使得所述T型栅第二沟槽MOSFET的Vth小于正向偏压时所述阱区处形成的PN结的开启电压。本申请的元器件在反向恢复时，T型沟槽MOSFET优先于屏蔽栅沟槽MOSFET开启，起到消耗电荷，阻止PN结连通，起到提高体二极管反向恢复能力的作用。
Description
技术领域
本申请涉及一种屏蔽栅沟槽金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）的技术领域，具体地，本申请涉及一种集成式屏蔽栅沟槽MOSFET及其制备工艺。
背景技术
屏蔽栅沟槽 MOSFET是一种新型的功率半导体器件，对比一般元器件具有低导通损耗及低开关损耗的优点。屏蔽栅沟槽 MOSFET作为开关器件应用于新能源电动车、新型光伏发电、节能家电等领域的电机驱动系统、逆变器系统及电源管理系统，是核心功率控制部件。
传统屏蔽栅沟槽 MOSFET的沟槽结构为：控制栅，设置在上部，屏蔽栅，设置于控制栅下部，控制栅及屏蔽栅均由多晶硅组成。上通电后，从漏极导入电流，电流通过外延层达到浅沟道，在浅沟道附近形成反型层沟道。如果源极接通正偏压，电子则会沿着反型层沟道从源极直达漏极。电子通过沟道进入外延层，并在外延层中展开。
现有技术中的屏蔽栅沟槽对高压的处理及反向恢复能力还有一定欠缺，而且对提高晶体管反向恢复能力的需求也日益增大，所以这是人们急需解决的问题。
发明内容
为了解决现有中高压屏蔽栅沟槽 MOSFET技术的反向恢复特性有限的问题，本申请实施例第一方面提供了一种集成式屏蔽栅沟槽 MOSFET，其包括：
衬底；
外延层，设置于衬底的一侧；
漏极，设置于衬底背离外延层的一侧；
并列设置的多个第一沟槽，形成于外延层中；
屏蔽栅沟槽 MOSFET结构，包括：形成于第一沟槽中，并参照衬底至外延层的方向依次形成的屏蔽栅极和控制栅极；
第二沟槽，形成于至少一个第一沟槽的一侧；所述第二沟槽的深度小于所述第一沟槽的深度；
T型沟槽MOSFET结构，包括：形成于第二沟槽中的T型栅电极；
阱区，设置于相邻第一沟槽之间，以及第一沟槽与第二沟槽之间，并连接第一沟槽和第二沟槽；
第一沟槽场介电层，形成于第一沟槽的内壁；
第一沟槽栅极介电层，形成于第一沟槽场介电层的顶部；
第二沟槽场介电层，形成于第二沟槽的内壁；
第二沟槽栅极介电层，形成于第二沟槽场介电层的顶部；
源极，设置于第一沟槽栅极介电层背离控制栅极的一侧，以及设置于第二沟槽栅极介电层背离T型栅电极的一侧；
接触槽，设置于相邻第一沟槽之间，以及第一沟槽与第二沟槽之间，以及阱区背离衬底的一侧，以及T型栅电极背离第二沟槽场介电层的一侧；
源区金属层，设置于接触槽背离衬底的一侧，以及顶部介电层背离衬底的一侧，并电学短接阱区、源极、屏蔽栅极及T型栅电极；
控制栅极和屏蔽栅极通过隔离介电层分隔；
其中，第二沟槽栅极介电层的厚度小于第一沟槽栅极介电层的厚度以形成耗尽型结构，该结构能够使T型沟槽MOSFET的Vth小于正向偏压时阱区处形成的PN结的开启电压。
可选地，沿垂直于衬底的方向，第一沟槽垂直于衬底方向的厚度大于第二沟槽垂直于衬底方向的厚度。
可选地，第二沟槽栅极介电层的厚度被设置为能够被施加在栅极的驱动电压击穿的厚度。
可选地，T型栅电极参照外延层至衬底的方向呈“T”型结构。
可选地，控制栅极、T型栅电极、漏极、源极、外延层、屏蔽栅极以及衬底中掺杂有第一导电型杂质；
其中，外延层的杂质掺杂浓度小于衬底和源极的杂质掺杂浓度。
可选地，阱区中掺杂有第二导电型杂质。
可选地，第一导电型杂质为N型杂质，第二导电型杂质为P型杂质，或者，第一导电型杂质为P型杂质，第二导电型杂质为N型杂质。
可选地，外延层的材质采用硅、碳化硅、氧化镓、氮化镓或者金刚石中的任意一种或多种的组合。
第二方面，本申请提供了一种集成式屏蔽栅沟槽 MOSFET的制备工艺，包括；
将外延层设置于衬底的一侧表面部分；
在外延层，非设置衬底的一侧刻蚀一个或多个第一沟槽及一个或多个第二沟槽，第二沟槽的设置位置在第一沟槽的一侧或两个第一沟槽之间；
在第一沟槽的内壁生长或淀积第一沟槽场介电层，以及在第二沟槽的内壁生长或淀积第二沟槽场介电层；
在第一沟槽场介电层围成的槽内生长或淀积屏蔽栅极并回刻；
在屏蔽栅极的顶部淀积隔离介电层；
在隔离介电层远离屏蔽栅极的一侧生长或淀积第一沟槽栅极介电层；
在第二沟槽场介电层的顶部淀积第二沟槽栅极介电层，并且在第二沟槽场介电层和第二沟槽栅极介电层围成的槽内生长或淀积T型栅电极并回刻；
在第一沟槽栅极介电层与隔离介电层围成的槽内生长或淀积控制栅极并回刻；
对第一沟槽与第二沟槽之间的外延层进行刻蚀，并注入杂质形成阱区，其中，注入的杂质的导电类型与注入衬底的杂质的导电类型相反；
在阱区远离衬底的一侧注入与衬底导电类型不同的杂质，形成源极；
在第一沟槽、第二沟槽以及源极的顶部淀积顶部介电层；
从顶部介电层向阱区和T型栅电极内部刻蚀接触槽；
在接触槽的内部生长或淀积源区金属层将源极、阱区、T型栅电极以及屏蔽栅极耦合连接；
在衬底远离外延层的一侧的表面上淀积金属层，形成漏极。
本申请的有益效果为：
1、在第一沟槽的一侧或者两个第一沟槽的中间设置第二沟槽，由于第二沟槽与第一沟槽对应设置，且第二沟槽顶端的第二沟槽栅极介电层厚度小于第一沟槽的第一沟槽栅极介电层的厚度，在反向恢复时，第二沟槽会提前与第一沟槽导通，使得阱区积攒的电荷提前被消耗，从而阻止第一沟槽导通，加快了反向恢复的速度，提高了反向恢复的效率；
2、由于第二沟槽提前导通并消耗了积攒在阱区的电荷，导致漏极与源极之前的电流减小，抑制了空穴载流子注入，进一步提高了反向恢复的效率；
3、本申请增加了第二沟槽底部与下部第二沟槽场介电层的厚度，促使导通时，在前沟槽上部优先导通，这样就能有效避免第二沟槽底部极下部的导通，可以有效降低寄生电容。
附图说明
所包括的附图用于提供本申请的进一步理解，并且被并入本说明书中构成本说明书的一部分。附图示出了本申请的实施方式，连同下面的描述一起用于说明本申请的原理。
图1示出了本申请实施例提供的集成式屏蔽栅沟槽 MOSFET的结构示意图。
图2示出了本申请实施例提供的集成式屏蔽栅沟槽 MOSFET制备工艺中设置外延层、第一沟槽及第二沟槽的步骤的可选的示意图。
图3示出了本申请实施例提供的集成式屏蔽栅沟槽 MOSFET制备工艺中生长或淀积第一沟槽场介电层和第二沟槽场介电层的可选的示意图。
图4示出了本申请实施例提供的集成式屏蔽栅沟槽 MOSFET制备工艺中生长或淀积屏蔽栅极的可选的示意图。
图5示出了本申请实施例提供的集成式屏蔽栅沟槽 MOSFET制备工艺中设置隔离介电层以及刻蚀第二沟槽场介电层可选的示意图。
图6示出了本申请实施例提供的集成式屏蔽栅沟槽 MOSFET制备工艺中设置第一沟槽栅极介电层、第二沟槽栅极介电层以及T型栅电极的可选的示意图。
图7示出了本申请实施例提供的集成式屏蔽栅沟槽 MOSFET制备工艺中设置控制栅极、阱区、源极以及顶部绝缘层的可选的示意图。
图8示出了本申请实施例提供的集成式屏蔽栅沟槽 MOSFET制备工艺中形成接触沟槽的可选的示意图。
图9示出了本申请实施例提供的集成式屏蔽栅沟槽 MOSFET制备工艺中设置源极金属层以及漏极的可选的示意图。
图中附图标记分别表示：
1、衬底；2、外延层；3、第一沟槽；10、接触槽；13、顶部介电层；31、第一沟槽栅极介电层；32、屏蔽栅极；33、控制栅极；34、第一沟槽场介电层；35、隔离介电层；4、第二沟槽；41、第二沟槽栅极介电层；42、第二沟槽场介电层；43、T型栅电极；5、阱区；6、漏极；7、源极；71、源区金属层。
具体实施方式
现将在下文中参照附图更全面地描述本申请，在附图中示出了各实施方式。然而，本申请可以以许多不同的方式实施，并且不应被解释为限于本文阐述的实施方式。相反，这些实施方式被提供使得本申请将是详尽的和完整的，并且将向本领域技术人员全面传达本申请的范围。通篇相同的附图标记表示相同的部件。再者，在附图中，为了清楚地说明，部件的厚度、比率和尺寸被放大。
“包括”或“包含”的含义指明了性质、数量、步骤、操作、部件、部件或它们的组合，但是并未排除其他的性质、数量、步骤、操作、部件、部件或它们的组合。
为解决现有技术中，中高压屏蔽栅沟槽 MOSFET的反向恢复特性有限的技术问题，发明人提出一种集成式屏蔽栅沟槽 MOSFET。
在下文中，将参照附图描述根据本申请的示例性实施方式。
参见图1，本申请提出了一种集成式屏蔽栅沟槽 MOSFET，其包括：
衬底1；
外延层2，设置于衬底1的一侧；
漏极6，设置于衬底1背离外延层2的一侧；
并列设置的多个第一沟槽3，形成于外延层2中；
屏蔽栅沟槽 MOSFET结构，包括：形成于第一沟槽3中，并参照衬底1至外延层2的方向依次形成的屏蔽栅极32和控制栅极33；
第二沟槽4，形成于至少一个第一沟槽3的一侧；
T型沟槽MOSFET结构，包括：形成于第二沟槽4中的T型栅电极43；
阱区5，设置于相邻第一沟槽3之间，以及第一沟槽3与第二沟槽4之间，并连接第一沟槽3和第二沟槽4；
第一沟槽场介电层34，形成于第一沟槽3的内壁；
第一沟槽栅极介电层31，形成于第一沟槽场介电层34的顶部；
第二沟槽场介电层42，形成于第二沟槽4的内壁；
第二沟槽栅极介电层41，形成于第二沟槽场介电层42的顶部；
源极7，设置于第一沟槽栅极介电层31背离控制栅极33的一侧，以及设置于第二沟槽栅极介电层41背离T型栅电极43的一侧；
接触槽10，设置于相邻第一沟槽3之间，以及第一沟槽3与第二沟槽4之间，以及阱区5背离衬底1的一侧，以及T型栅电极43背离第二沟槽场介电层42的一侧；
源区金属层71，设置于接触槽10背离衬底1的一侧，以及顶部介电层13背离衬底1的一侧，并电学短接阱区5、源极7、屏蔽栅极32及T型栅电极43；
电学短接方式可以选择键合建连接或者金属线连接；借此实现了屏蔽栅极32与外延层2的作用，减小了米勒电容，器件的开关速度得以加快，同时又实现了电荷耦合效应，减小了外延层2临界电场强度，器件的导通电阻得以减小，开关损耗能够更低。
控制栅极33和屏蔽栅极32通过隔离介电层35分隔；
其中，第二沟槽栅极介电层41的厚度小于第一沟槽栅极介电层31的厚度以形成耗尽型结构，其结构能够使T型沟槽MOSFET的Vth小于正向偏压时阱区5处形成的PN结的开启电压。
我们可以将图1中的结构看成是整个元器件结构中的一个单元，整个元器件是由多个单元按照一定的排列规则组合而成的。
如图1所示，第二沟槽与第一沟槽垂直于衬底设置，并且彼此平行分布或近似平行分布，并且第一沟槽与第二沟槽的顶端水平高度一致，且第二沟槽的深度小于第一沟槽的深度。可选的，第一沟槽的深度可以为1至20微米，第二沟槽的深度可以为0.5至2微米。
在一个优选的实施例中，沿垂直于衬底1的方向，第一沟槽3垂直于衬底1方向的厚度大于第二沟槽4垂直于衬底1方向的厚度。
在一个优选的实施例中，第二沟槽栅极介电层41的厚度被设置为能够被施加在栅极的驱动电压击穿的厚度；可以被击穿，意味着可以先于第一沟槽被导通。
在一个优选的实施例中，T型栅电极43参照外延层2至衬底1的方向呈“T”型结构。T型结构可以有效避免第二沟槽在底部及下部位置被击穿。
在一个优选的实施例中，控制栅极33 、T型栅电极43、漏极6、源极7、外延层2、屏蔽栅极32以及衬底1中掺杂有第一导电型杂质；
其中，外延层2的杂质掺杂浓度小于衬底1和源极7的杂质掺杂浓度。
在一个优选的实施例中，阱区5中掺杂有第二导电型杂质；阱区5中掺杂杂质的浓度根据杂质材料及导通电压等参数变化而变化，并非固定数值。
在一个优选的实施例中，第一导电型杂质为N型杂质，第二导电型杂质为P型杂质；或者，第一导电型杂质为P型杂质，第二导电型杂质为N型杂质。
在一个优选的实施例中，外延层2的材质采用硅、碳化硅、氧化镓、氮化镓或者金刚石中的任意一种或多种的组合。例如，外延层2采用硅，则PN结的开启电压约为0.7v。根据使用材料的不同，PN结开启电压的值也不同。
在一个实施例中，电流流经源极，生成反向恢复电流时，由于第二沟槽存在电阻，所以会降低经过第二沟槽处的电压，因此第二沟槽处为正压。由于第二沟槽的第二沟槽场介电层厚度小于第一沟槽的第一沟槽场介电层的厚度，导致第二沟槽先于第一沟槽提前导通，同时消耗了积攒在阱区的电荷，降低了第二沟槽附近的电压，使第一沟槽失去被导通的条件。这样能够更快的进行反向恢复操作，减少反向恢复的时间，提高反向恢复的效率，增强元器件高反向恢复性能的特性。
在本申请中，重度掺杂一般指掺杂浓度大于等于1018cm-3的区域，用“+”表示，如“N+”或“P+”；轻度掺杂一般指掺杂浓度小于1018cm-3的区域，用“-”表示，如“N-”或“P-”。
在一个优选的实施例中，元器件可以适用于60V以上电压。
在一个优选的实施例中，第一沟槽场介电层，第二沟槽场介电层，第一沟槽栅极介电层，第二沟槽栅极介电层，隔离介电层的设置方式可以选择氧化工艺或沉积工艺。优选的，上述所有介电层的材质可以是相同的，也可以不同。优选的，上述所有介电层可以是通过热氧化工艺或者化学气相沉积（Chemical Vapor Deposition，CVD）工艺形成的氧化硅或氮化硅的绝缘膜，或是氧化硅和氮化硅的复合绝缘膜。
在一个优选的实施例中，两个相邻第一沟槽3的第一沟槽场介电层34起到场板的作用，实现了屏蔽栅极32和外延层2之间良好的电荷平衡。
在一个优选的实施例中，第一沟槽与第二沟槽的底部为圆角结构。优选的，第一沟槽与第二沟槽底部为U型结构。
第二方面，如图2至图9所示，本申请实施例还提供一种适用于上述任一实施例提供的集成式屏蔽栅沟槽 MOSFET的制备工艺，如图2至图9所示，该制备工艺包括：
如图2所示，将外延层2设置于衬底1的一侧表面部分；在外延层，非设置衬底的一侧刻蚀一个或多个第一沟槽3及一个或多个第二沟槽4，第二沟槽4的设置位置在第一沟槽3的一侧或两个第一沟槽3之间；
进一步地，如图3所示，在第一沟槽3的内壁通过热氧化工艺或沉积工艺生长或淀积第一沟槽场介电层34，以及在第二沟槽4的内壁生长或淀积第二沟槽场介电层42；
进一步地，如图4所示，在第一沟槽场介电层34围成的槽内生长或淀积屏蔽栅极32并回刻；
进一步地，如图5所示，在第一沟槽场介电层34的顶部淀积隔离介电层35并回刻；
进一步地，如图6所示，在隔离介电层35远离屏蔽栅极32的一侧生长或淀积第一沟槽栅极介电层31；第一沟槽栅极介电层31的厚度小于第一沟槽场介电层34；在第二沟槽场介电层42的顶部生长或淀积第二沟槽栅极介电层41，并且在第二沟槽场介电层42和第二沟槽栅极介电层41围成的槽内生长或淀积T型栅电极43并回刻；第二沟槽栅极介电层41的厚度小于第二沟槽场介电层42的厚度。
进一步地，如图7所示，在第一沟槽栅极介电层31与隔离介电层35围成的槽内生长或淀积控制栅极33并回刻；对第一沟槽3与第二沟槽4之间的外延层2进行刻蚀，并通过离子注入工艺或高温退火工艺注入杂质形成阱区5，其中，注入的杂质的导电类型与注入衬底1的杂质的导电类型相反。并且在第一沟槽3、第二沟槽4以及源极7的顶部通过沉积工艺或热氧化工艺形成顶部介电层13。
进一步地，如图8所示，从顶部介电层13向阱区5和T型栅电极43内部刻蚀接触槽10。
进一步地，如图9所示，在接触槽10的内部生长或淀积源区金属层71，将源极7、阱区5、T型栅电极43以及屏蔽栅极32耦合连接；在衬底1远离外延层2一侧的表面上淀积金属层，形成漏极6。
综上所述，在第一沟槽的一侧或者两个第一沟槽的中间设置第二沟槽，由于第二沟槽与第一沟槽对应设置，且第二沟槽顶端的第二沟槽场介电层厚度小于第一沟槽的第一沟槽场介电层的厚度，在反向恢复时，第二沟槽会提前于第一沟槽导通，使得阱区积攒的电荷提前被消耗，从而阻止第一沟槽导通，加快了反向恢复的速度，提高了反向恢复的效率。由于第二沟槽提前导通并消耗了积攒在阱区的电荷，导致漏极与源极之前的电流减小，抑制了空穴载流子注入，进一步提高了反向恢复的效率。本申请增加了第二沟槽底部与下部第二沟槽场介电层的厚度，促使导通时，第二沟槽上部优先导通，这样就能有效避免第二沟槽底部及下部的导通，有效降低寄生电容。
尽管上面已经通过对本公开的具体实施方式的描述对本公开进行了披露，但是，应该理解，本领域的技术人员可在所附文件的精神和范围内设计对本公开的各种修改、改进或者等同物。这些修改、改进或者等同物也应当被认为包括在本公开的保护范围内。
Claims (8)
1.一种集成式屏蔽栅沟槽 MOSFET，其特征在于，所述集成式屏蔽栅沟槽 MOSFET为N掺杂或P掺杂，包括：
衬底（1）；
外延层（2），设置于所述衬底（1）的一侧；
漏极（6），设置于所述衬底（1）背离所述外延层（2）的一侧；
并列设置的多个第一沟槽（3），形成于所述外延层（2）中；
屏蔽栅沟槽 MOSFET结构，包括：形成于所述第一沟槽（3）中，并参照所述衬底（1）至所述外延层（2）的方向依次形成的屏蔽栅极（32）和控制栅极（33）；
第二沟槽（4），形成于至少一个第一沟槽（3）的一侧；所述第二沟槽的深度小于所述第一沟槽的深度；
T型沟槽MOSFET结构，包括：形成于所述第二沟槽（4）中的T型栅电极（43）；
阱区（5），设置于相邻所述第一沟槽（3）之间，以及所述第一沟槽（3）与所述第二沟槽（4）之间，并连接所述第一沟槽（3）和所述第二沟槽（4）；
第一沟槽场介电层（34），形成于所述第一沟槽（3）的内壁；
第一沟槽栅极介电层（31），形成于所述第一沟槽场介电层（34）的顶部；
第二沟槽场介电层（42），形成于所述第二沟槽（4）的内壁；
第二沟槽栅极介电层（41），形成于所述第二沟槽场介电层（42）的顶部；
源极（7），设置于所述第一沟槽栅极介电层（31）背离所述控制栅极（33）的一侧，以及设置于所述第二沟槽栅极介电层（41）背离所述T型栅电极（43）的一侧；
接触槽（10），设置于相邻所述第一沟槽（3）之间，以及所述第一沟槽（3）与所述第二沟槽（4）之间，以及所述阱区（5）背离所述衬底（1）的一侧，以及所述T型栅电极（43）背离第二沟槽场介电层（42）的一侧；
源区金属层（71），设置于所述接触槽（10）背离所述衬底（1）的一侧，以及顶部介电层（13）背离所述衬底（1）的一侧，并电学短接所述阱区（5）、所述源极（7）、所述屏蔽栅极（32）及所述T型栅电极（43）；
所述控制栅极（33）和所述屏蔽栅极（32）通过隔离介电层（35）分隔；
其中，所述第二沟槽栅极介电层（41）的厚度小于所述第一沟槽栅极介电层（31）的厚度以形成耗尽型结构，所述耗尽型结构能够使所述T型沟槽MOSFET的Vth小于正向偏压时所述阱区（5）处形成的PN结的开启电压。
2.根据权利要求1所述的集成式屏蔽栅沟槽 MOSFET，其特征在于，所述第二沟槽栅极介电层（41）的厚度被设置为能够被施加在栅极的驱动电压击穿的厚度。
3.根据权利要求1所述的集成式屏蔽栅沟槽 MOSFET，其特征在于，所述T型栅电极（43）参照所述外延层（2）至所述衬底（1）的方向呈“T”型结构。
4.根据权利要求1所述的集成式屏蔽栅沟槽 MOSFET，其特征在于，所述控制栅极（33）、所述T型栅电极（43）、所述漏极（6）、所述源极（7）、所述外延层（2）、所述屏蔽栅极（32）以及所述衬底（1）中掺杂有第一导电型杂质；
其中，所述外延层（2）的杂质掺杂浓度小于所述衬底（1）和所述源极（7）的杂质掺杂浓度。
5.根据权利要求4所述的集成式屏蔽栅沟槽 MOSFET，其特征在于，所述阱区（5）中掺杂有第二导电型杂质。
6.根据权利要求5所述的集成式屏蔽栅沟槽 MOSFET，其特征在于，所述第一导电型杂质为N型杂质，所述第二导电型杂质为P型杂质；或者，所述第一导电型杂质为P型杂质，所述第二导电型杂质为N型杂质。
7.根据权利要求1所述的集成式屏蔽栅沟槽 MOSFET，其特征在于，所述外延层（2）的材质采用硅、碳化硅、氧化镓、氮化镓或者金刚石中的任意一种或多种的组合。
8.一种集成式屏蔽栅沟槽 MOSFET的制备工艺，其特征在于，适用于如权利要求1至7中任一所述的集成式屏蔽栅沟槽 MOSFET，所述制备工艺包括；
将外延层（2）设置于衬底（1）的一侧表面部分；
在所述外延层，非设置衬底的一侧刻蚀一个或多个第一沟槽（3）及一个或多个第二沟槽（4），所述第二沟槽（4）的设置位置在所述第一沟槽的一侧或两个第一沟槽之间；所述第二沟槽的深度小于所述第一沟槽的深度；
在所述第一沟槽（3）的内壁生长或淀积第一沟槽场介电层（34），以及在所述第二沟槽（4）的内壁生长或淀积第二沟槽场介电层（42）；
在所述第一沟槽场介电层（34）围成的槽内生长或淀积屏蔽栅极（32）并回刻；
在所述屏蔽栅极（32）的顶部淀积隔离介电层（35）；
在所述隔离介电层（35）远离所述屏蔽栅极（32）的一侧生长或淀积第一沟槽栅极介电层（31）；
在所述第二沟槽场介电层（42）的顶部淀积第二沟槽栅极介电层（41），并且在所述第二沟槽场介电层（42）和所述第二沟槽栅极介电层（41）围成的槽内生长或淀积T型栅电极（43）并回刻；
在所述第一沟槽栅极介电层（31）与所述隔离介电层（35）围成的槽内生长或淀积控制栅极（33）并回刻；
对所述第一沟槽（3）与所述第二沟槽（4）之间的外延层（2）进行刻蚀，并注入杂质形成阱区（5），其中，注入的所述杂质的导电类型与注入所述衬底（1）的杂质的导电类型相反；
在所述阱区（5）远离所述衬底（1）的一侧注入与所述衬底（1）导电类型不同的杂质，形成源极（7）；
在所述第一沟槽（3）、所述第二沟槽（4）以及所述源极（7）的顶部淀积顶部介电层（13）；
从顶部介电层（13）向所述阱区（5）和所述T型栅电极（43）内部刻蚀接触槽（10）；
在所述接触槽（10）的内部生长或淀积源区金属层（71）将所述源极（7）、所述阱区（5）、所述T型栅电极（43）以及所述屏蔽栅极（32）耦合连接；
在所述衬底（1）远离所述外延层（2）一侧的表面上淀积金属层，形成漏极（6）。
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