CN113097311A - 一种具有栅氧优化结构的功率半导体器件及制造方法 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，具体涉及一种具有栅氧优化结构的功率半导体器件及其制造方法，该方法包括在第一掺杂类型的半导体衬底中形成沟槽，在所述沟槽中形成第一介质层和第二介质层；去除沟槽顶部分区域一定深度的第一介质层；去除沟槽内的第二介质层，形成第二凹槽结构；在第二凹槽内形成栅氧，使凹槽侧壁底部氧化层由第一介质层、栅氧构成，厚度较厚，形成无缝隙填充的导电材料；选择性去除沟槽顶的导电材料使导电材料分离一定距离，在沟槽中形成第三凹槽和第四凹槽；在所述第三凹槽和第四凹槽填充第三介质层，减少屏蔽导体和栅极导体之间短接、漏电风险，优化GS间的电容参数，从而可以提高功率半导体器件的良率，减少可靠性风险。
Description
技术领域
本发明涉及半导体制造技术领域，具体涉及一种栅氧优化结构的功率半导体器件及其制造方法。
背景技术
功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、 VDMOS（垂直双扩散金属氧化物半导体）场效应晶体管、 LDMOS（横向扩散金属氧化物半导体）场效应晶体管以及IGBT（绝缘栅双极型晶体管）等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动在功率半导体器件的高频运用中，更低的导通损耗和开关损耗是评价器件性能的重要指标。
在 VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOS场效应晶体管，其中，在沟槽中形成栅极导体，在沟槽侧壁上形成栅极电介质以隔开栅极导体和半导体层从而沿着沟槽侧壁的方向在半导体层中形成沟道。沟槽（Trench）工艺由干将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的响，使元胞尺寸大大缩小。在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率半导体器件中为了减小栅漏电容Cgd，进一步发展了分裂栅沟槽（Split Gate Trench缩写为SGT）型功率半导体器件，其中，栅极导体延伸到漂移区，同时栅极导体与漏极之间采用厚氧化物隔开，从而减少了栅漏电容Cgd，提高了开关速度，降低了开关损耗。与此同时屏蔽导体延伸至栅极导体下方，采用绝缘层与半导体层彼此隔开，并且与源极电极连接一起，共同接地，从而引入了电荷平衡效果，在功率半导体器件的垂直方向有了降低表面电场（Reduced Surface Field，缩写为RESURF）效应，通过越厚的屏蔽介质层厚度和越深的沟槽深度提升了耐压，同时也进一步减少导通电阻 Rdson，从而降低导通损耗。
现有技术的功率半导体器件的结构示意图如图1所示。作为示例，该功率半导体器件为沟槽栅 MOSFET功率半导体器件。
如图11所示，沟槽栅 MOSFET功率半导体器件包括位于半导体衬底10a上的外延层10b中的多个沟槽11。在沟槽中形成的第一介质层12，第一导电材料13，以及在沟槽11顶部形成的栅氧14，导电材料15。在外延上形成P型掺杂16和N型掺杂17，以及在外延及沟槽顶部形成第三介质层18、接触孔和金属层21，最终形成金属电极22，23，24。
图12示出图11所示功率半导体器件的局部放大结构示意图。
如图12所示为图11的30区域的结构放大图，其中第一导电材料13和导电材料15之间的氧化层为14b，其厚度d2≥沟槽侧壁栅氧14厚度d1。其中导电材料15高出外延表面，金属电极24通过引线孔和导电材料15的链接，其引线孔底部距离第一导电材料顶部的氧化层14b距离为d3。如果d3越小，容易出现GS漏电甚至GS短路的风险。同时在分裂栅型功率半导体器件中，栅源电容Cgs受多晶间的氧化层厚度影响，氧化层厚度越厚，电容Cgs越小，器件的开关速度更快，因此如何最大程度增加氧化层14b的厚度，优化器件参数性能是本行业人员研究的内容。
对于耐压超过100V的分裂栅型功率半导体器件中，沟槽的深度通常超过5um，屏蔽栅的厚度通常超过5000A，为了追求更小的芯片面积沟槽的宽度需求也越窄，从而使沟槽的纵宽比很大，使导电材料填充工艺变得很复杂，很容易出现空洞和缝隙。如图2所示，第一多晶13在填充过程中，容易形成空洞13a和缝隙13b，从而因第一导电材料填充不佳导致的GS漏电甚至GS短路的风险。如何优化填充工艺和技术是本行业人员研究的内容。
同时，在现有技术中，第一导电材料和导电材料至少是分两次淀积工艺形成，工艺复杂，成本较高，
如何优化纵宽比很大的情况下导电材料的无缺陷填充工艺和技术，如何降低制造成本，增加两层多晶间的氧化层厚度，使电容Cgs越小，器件的开关速度更快，同时较低成本的改善导电材料的金属电极布线方式，避免GS间由于金属布线方式导致的GS异常。进一步的改善凹槽侧壁底部形成的氧化层的厚度，优化GS之间的耐压，减少GS之间漏短路甚至栅氧击穿的风险，是本行业人员研究的内容。
发明内容
针对现有技术中存在的不足，本发明目的是提供一种
为解决上述技术问题，本发明提供的技术方案是：一种具有栅氧优化结构的功率半导体器件，包括半导体衬底，半导体衬底上设置有外延层，外延层内开设有沟槽，沟槽内设置有第一介质层，第一介质层内设置有第一导电材料，第一导电材料的顶部设置有第二导电材料，外延层的上表面上覆盖有栅氧层，栅氧层上设置有第三介质层，第三介质层上设置有第一金属电极、第二金属电极和第三金属电极，相邻的两个沟槽之间还设置有上下层设置的上层掺杂和下层掺杂，第一金属电极与第一导电材料的顶端相接，第二金属电极穿过上层掺杂与下层掺杂相接，第三金属电极伸入第二导电材料内。
进一步地，第三介质层内分别开设有第一导电窗口，第二导电窗口和第三导电窗口，第一金属电极、第二金属电极和第三金属电极分别设置在第一导电窗口、第二导电窗口和第三导电窗口内。
进一步地，第一导电材料的顶端包裹有第二介质层，第二介质层的顶部设置有氧化层，栅氧层包裹第二导电材料的侧面并与第二介质层的顶端相接，第二介质层呈弧形。
进一步地，第一导电材料的顶端设置有氧化层，氧化层伸入第二导电材料内。
进一步地，第一介质层的顶部开设有凹槽结构，第一导电材料的顶部外壁上设置有第五介质层，栅氧层位于凹槽结构的周壁以及第一导电材料的顶面上，第二导电材料位于凹槽结构内，第二导电材料的顶部设置有工艺区，第三金属电极的底端与工艺区相接。
一种具有栅氧优化结构的功率半导体器件的制造方法，包括如下步骤：
S1：以具有特定掺杂类型的半导体衬底为原料，在衬底上形成外延层，并在外延层上开设一定宽度和深度的沟槽；
S2：在外延层的表面和沟槽内依次设置第一介质层和第二介质层；
S3：采用化学机械平面化的方法去除外延层的表面和沟槽顶部的第二介质层；
S4：采用湿法或干法刻蚀去除外延层表面和沟槽顶部的第一介质层，形成第一凹槽结构；
S5：采用湿法或干法刻蚀去除沟槽内的第二介质层，形成第二凹槽结构；
S6：在第二凹槽靠外延层侧壁上采用热氧化工艺进行栅氧氧化，使得第二凹槽中形成导电材料；
S7：选择性去除沟槽中的导电材料，并使得导电材料分离一定的距离形成第三凹槽和第四凹槽；
S8：采用热氧化或化学气相沉积CVD方法，在第三凹槽和第四凹槽中填充第三介质层；
S9：选择合适的掺杂剂，采用多次离子注入的方法形成不同类型的掺杂区，然后进行热退火以激活杂质，形成器件的体内掺杂区以及需要的PN结等器件结构；
S10：采用化学气相沉积CVD的方法在外延层表面和沟槽顶部形成第四介质层，并采用光刻、刻蚀工艺选择性形成接触孔，进行接触孔注入；
S11：采用MOCVD、PVD等工艺电极Ti、TiN、W、AL、ALSI、ALCU、ALSICU等金属材料中的一种或多种组合填充接触孔，再采用光刻、刻蚀工艺形成金属电极。
进一步地，在步骤S1中，半导体衬底的材料为III-V族半导体GaAs、InP、GaN、SiC以及IV族半导体Si、Ge，半导体衬底为掺杂成N型的单晶硅衬底，外延层为掺杂成N型的单晶硅外延，沟槽的深度与宽度之比小于10Å。
进一步地，在步骤S4中，采用湿法时，根据湿法腐蚀的特性，使得沟槽顶部的第一介质层会靠近外延侧壁一侧形成弧形结构，在步骤S5中，采用湿法或干法刻蚀，使沟槽中所有第二介质层全部去除，保留S4中形成的第一介质层形貌，形成外延表面、沟槽顶部弧形侧壁裸露的第二凹槽结构，当第二凹槽形成后，后续多晶需要填充的区域纵宽比小于沟槽的纵宽比。
进一步地，在步骤S6中，栅氧的厚度为50Å~2000Å，第二凹槽靠外延侧壁会出现弧形结构，使得沟槽侧壁底部的厚度与其他区域的厚度一致，导电材料由原位掺杂的多晶硅组成，沉积温度为500℃~800℃，方块电阻为3~20Ω，厚度为1000Å~20000Å，导电材料在沟槽内的填充无缝隙。
进一步地，在步骤S8中，热氧化包括水热氧化HTO或选择性反应氧化SRO，化学气相沉积CVD包括低压化学气相沉积LPCVD或次大气压化学气相沉积SACVD。
本技术方案所带来的有益效果是：一种具有栅氧优化结构的功率半导体器件，由此设计了具有栅氧优化结构的功率半导体器件，使得第二导电材料在沟槽内的两侧可以形成接触孔并通过金属电极引出，避免了GS间由于金属布线工艺导致的GS异常风险，进而减少了屏蔽导体和栅极导体之间短接、漏电风险，优化GS间的电容参数，提高了功率半导体器件的良率，减少了可靠性的风险。这种具有栅氧优化结构的功率半导体器件的制造方法，实现了屏蔽导体和栅极导体的同时无缝隙填充，降低了工艺实现难度，优化了GS之间的耐压，减少GS之间漏电、短路甚至栅氧击穿的风险。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1为本发明一种具有栅氧优化结构的功率半导体器件的制造方法的流程图；
图2至图5为实施例1中的结构示意图；
图6至图8为实施例2中的结构示意图；
图9和图10为实施例3中的结构示意图；
图11和图12为现有技术中的结构示意图；
图中：101-半导体衬底、102-外延层、110-沟槽、120-第一介质层、130-第一导电材料、150-第二导电材料、140-栅氧层、180-第三介质层、211-第一金属电极、212-第二金属电极、213-第三金属电极、170-上层掺杂、160-下层掺杂、201-第一导电窗口、202-第二导电窗口、203-第三导电窗口、136-第二介质层、141-氧化层、133-凹槽结构、132-第五介质层、200-工艺区。 具体实施方式 以下结合附图对本发明的优选实例进行说明，应当理解，此处所描述的优选实例仅用于说明和解释本发明，并不用于限定本发明。如图2至10所示，这种具有栅氧优化结构的功率半导体器件，包括半导体衬底101，半导体衬底101上设置有外延层102，该半导体衬底101的材料为III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge，外延层102内开设有沟槽110，对于不同耐压等级的沟槽栅功率半导体器件，沟槽110的深度也不一样，通常情况下，对于分离栅功率半导体器件，沟槽110的深度越深，器件的耐压程度越高。
沟槽110内设置有设置有第一介质层120，第一介质层120内设置有第一导电材料130，其中，第一介质层120可以由氧化物组成，通过热氧化或化学气相沉积CVD等方法生产形成，热氧化包括水热氧化HTO或选择性反应氧化SRD，化学气相沉积CVD包括抵压化学气相沉积LPCVD或次大气压化学气相沉积SACVD。
第一介质层120在功率半导体器件中作为屏蔽导体与半导体衬底之间的管理层，对于不同耐压等级的沟槽栅功率半导体器件，绝缘层的厚度需要随着耐压、沟槽的深度、外延浓度进行调整，通常耐压性能越强，绝缘层的厚度要越厚。
需要注意的是，在沟槽110内的第一导电材料130，两者之间不能有缝隙或空缺等缺陷，否则会出现漏电等参数问题，会影响可靠性。
第一导电材料130的顶部设置有第二导电材料150，外延层102的上表面上覆盖有栅氧层140，栅氧层140上设置有第三介质层180，该第三介质层180可以通过化学气相陈CVD包括低压化学气相陈LPCVD或次大气压化学气相沉积SACVD，形成NSG/BPSG/PSG/SiN/SiON等介质层中的或多种组合，用于隔离外延内的器件结构与后续的金属层。需要注意的是，在沟槽110内的第二导电材料150的填充也不能有缝隙或空缺等缺陷，否则会出现漏电等参数问题，影响可靠性。
第三介质层180上设置有第一金属电极211、第二金属电极212和第三金属电极213，相邻的两个沟槽110之间还设置有上下层设置的上层掺杂170和下层掺杂160，第一金属电极211与第一导电材料130的顶端相接，第二金属电极212穿过上层掺杂170与下层掺杂160相接，第三金属电极213伸入第二导电材料150内，这些金属电极通常采用MOCVD、PVD等工艺电极Ti、TiN、W、AL、ALSI、ALCU、ALSICU等金属材料中或多种组合填充接触孔，再采用光刻、刻蚀工艺形成金属布线，实现导电沟通。
上述结构为功率半导体器件的正面结构，再对其背面进行减薄、对正面和背面分别形成源电极和漏电极、划片等一系列后道工艺后即形成完整结构。
由此设计了具有栅氧优化结构的功率半导体器件，使得第二导电材150在沟槽110内的两侧可以形成接触孔并通过金属电极引出，避免了GS间由于金属布线工艺导致的GS异常风险，进而减少了屏蔽导体和栅极导体之间短接、漏电风险，优化GS间的电容参数，提高了功率半导体器件的良率，减少了可靠性的风险。
在本实施例中，第三介质层180内分别开设有第一导电窗口201，第二导电窗口202和第三导电窗口203，第一金属电极211、第二金属电极212和第三金属电极213分别设置在第一导电窗口201、第二导电窗口202和第三导电窗口203内，分别形成分离栅的屏蔽多晶导电窗口、源极导电窗口和栅极导电窗口。同时，这些导电窗口可以通过光刻、刻蚀工艺选择性贯穿第三介质层180、栅氧140和部分外延表面形成。为了降低接触电阻，通常在接触孔后都需要做接触孔注入并做RTA、炉管退火等工艺。
在实施例1中，第一导电材料130的顶端包裹有第二介质层136，第二介质层136的顶部设置有氧化层141，栅氧层140包裹第二导电材料150的侧面并与第二介质层136的顶端相接，第二介质层136呈弧形，由此可以使得沟槽110在该弧形结构处的厚度大于栅氧层140的厚度，这样可以进一步提升GS耐压、降低GS漏电。
在实施例2中，第一导电材料130的顶端设置有氧化层141，氧化层141伸入第二导电材料150内，由此可以使得沟槽底部的氧化层141层数由栅氧层140和第一介质层120构成，进而使得沟槽侧壁电场集中区域的栅氧厚度大于沟槽其他区域的厚度，从而进一步提升GS耐压、降低GS漏电。
在实施例3中，第一介质层120的顶部开设有凹槽结构133，第一导电材料130的顶部外壁上设置有第五介质层132，栅氧层140位于凹槽结构133的周壁以及第一导电材料130的顶面上，第二导电材料150位于凹槽结构133内，第二导电材料150的顶部设置有工艺区200，第三金属电极213的底端与工艺区200相接，由此使得沟槽侧壁电场集中区域栅氧层140的厚度与第二沟槽110其他区域的厚度一致，提升了GS耐压，降低了GS漏电。
如图1所示，一种具有栅氧优化结构的功率半导体器件的制造方法，包括如下步骤：
S1：以具有特定掺杂类型的半导体衬底为原料，在衬底上形成外延层，并在外延层上开设一定宽度和深度的沟槽；
S2：在外延层的表面和沟槽内依次设置第一介质层和第二介质层；
S3：采用化学机械平面化的方法去除外延层的表面和沟槽顶部的第二介质层；
S4：采用湿法或干法刻蚀去除外延层表面和沟槽顶部的第一介质层，形成第一凹槽结构；
S5：采用湿法或干法刻蚀去除沟槽内的第二介质层，形成第二凹槽结构；
S6：在第二凹槽靠外延层侧壁上采用热氧化工艺进行栅氧氧化，使得第二凹槽中形成导电材料；
S7：选择性去除沟槽中的导电材料，并使得导电材料分离一定的距离形成第三凹槽和第四凹槽；
S8：采用热氧化或化学气相沉积CVD方法，在第三凹槽和第四凹槽中填充第三介质层；
S9：选择合适的掺杂剂，采用多次离子注入的方法形成不同类型的掺杂区，然后进行热退火以激活杂质，形成器件的体内掺杂区以及需要的PN结等器件结构；
S10：采用化学气相沉积CVD的方法在外延层表面和沟槽顶部形成第四介质层，并采用光刻、刻蚀工艺选择性形成接触孔，进行接触孔注入；
S11：采用MOCVD、PVD等工艺电极Ti、TiN、W、AL、ALSI、ALCU、ALSICU等金属材料中的一种或多种组合填充接触孔，再采用光刻、刻蚀工艺形成金属电极。
由此设计了一种优化的功率半导体器件，实现了屏蔽导体和栅极导体的同时无缝隙填充，降低了工艺实现难度，优化了GS之间的耐压，减少GS之间漏电、短路甚至栅氧击穿的风险。
整体上，优化了沟槽填充工艺和技术，减少了沟槽纵宽比大的情况下多晶填充出现空洞和缝隙的风险，进而减少屏蔽导体与栅极导体之间短接、漏电的风险，优化了GS间的电容参数，从而提高功率半导体器件的良品率，减少可靠性风险。
在本实施例中，在步骤S1中，半导体衬底的材料为III-V族半导体GaAs、InP、GaN、SiC以及IV族半导体Si、Ge，半导体衬底为掺杂成N型的单晶硅衬底，外延层为掺杂成N型的单晶硅外延，沟槽的深度与宽度之比小于10Å，对于不同耐压等级的沟槽栅功率半导体器件，沟槽的深度不同，通常情况下，对于分离栅功率半导体器件，沟槽的深度越深，器件的耐压程度越高，其范围为1~15μm，且沟槽的宽度通常随着芯片尺寸的减小而减小。当沟槽的纵宽比大于10时，就容易产生缝隙、空洞等问题。
在本实施例中，在步骤S4中，采用湿法时，根据湿法腐蚀的特性，使得沟槽顶部的第一介质层会靠近外延侧壁一侧形成弧形结构，该弧形结构可以优化沟槽侧壁底部的形貌，并在后续氧化过程中改善栅氧的厚度，从而改善GS耐压、漏电等参数，降低可靠性风险。在步骤S5中，采用湿法或干法刻蚀，使沟槽中所有第二介质层全部去除，保留S4中形成的第一介质层形貌，形成外延表面、沟槽顶部弧形侧壁裸露的第二凹槽结构，当第二凹槽形成后，后续多晶需要填充的区域纵宽比小于沟槽的纵宽比，这样可以减少干法刻蚀对外延表面的损伤，并使得后续多晶填充工艺变得更简单，使多晶填充无缝隙、无空洞。
在本实施例中，在步骤S6中，栅氧的厚度为50Å~2000Å，第二凹槽靠外延侧壁会出现弧形结构，使得沟槽侧壁底部的厚度与其他区域的厚度一致，导电材料由原位掺杂的多晶硅组成，沉积温度为500℃~800℃，方块电阻为3~20Ω，厚度为1000Å~20000Å，导电材料在所述沟槽内的填充无缝隙，否则会出现漏电等参数问题，影响可靠性。
在本实施例中，在步骤S8中，热氧化包括水热氧化HTO或选择性反应氧化SRO，化学气相沉积CVD包括低压化学气相沉积LPCVD或次大气压化学气相沉积SACVD，此处第三介质层和第一介质层选用相同材质。
然而，本发明不限于此，而是可以应用于任何类型的沟槽型功率半导体器件中。所述功率半导体器件包括但不限于SGT器件、IGBT器件、TVS器件、CMOS器件、 Bicmos器件、MEMS器件、肖特基器件、存储器等半导体器件。
最后应说明的是：以上所述仅为本发明的优选实例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种具有栅氧优化结构的功率半导体器件，其特征在于：包括半导体衬底（101），所述半导体衬底（101）上设置有外延层（102），所述外延层（102）内开设有沟槽（110），所述沟槽（110）内设置有第一介质层（120），所述第一介质层（120）内设置有第一导电材料（130），所述第一导电材料（130）的顶部设置有第二导电材料（150），所述外延层（102）的上表面上覆盖有栅氧层（140），所述栅氧层（140）上设置有第三介质层（180），所述第三介质层（180）上设置有第一金属电极（211）、第二金属电极（212）和第三金属电极（213），相邻的两个所述沟槽（110）之间还设置有上下层设置的上层掺杂（170）和下层掺杂（160），所述第一金属电极（211）与所述第一导电材料（130）的顶端相接，所述第二金属电极（212）穿过所述上层掺杂（170）与所述下层掺杂（160）相接，所述第三金属电极（213）伸入所述第二导电材料（150）内。
2.根据权利要求1所述的一种具有栅氧优化结构的功率半导体器件，其特征在于：所述第三介质层（180）内分别开设有第一导电窗口（201），第二导电窗口（202）和第三导电窗口（203），所述第一金属电极（211）、第二金属电极（212）和所述第三金属电极（213）分别设置在所述第一导电窗口（201）、第二导电窗口（202）和所述第三导电窗口（203）内。
3.根据权利要求1所述的一种具有栅氧优化结构的功率半导体器件，其特征在于：所述第一导电材料（130）的顶端包裹有第二介质层（136），所述第二介质层（136）的顶部设置有氧化层（141），所述栅氧层（140）包裹所述第二导电材料（150）的侧面并与所述第二介质层（136）的顶端相接，所述第二介质层（136）呈弧形。
4.根据权利要求1所述的一种具有栅氧优化结构的功率半导体器件，其特征在于：所述第一导电材料（130）的顶端设置有氧化层（141），所述氧化层（141）伸入所述第二导电材料（150）内。
5.根据权利要求1所述的一种具有栅氧优化结构的功率半导体器件，其特征在于：所述第一介质层（120）的顶部开设有凹槽结构（133），所述第一导电材料（130）的顶部外壁上设置有第五介质层（132），所述栅氧层（140）位于所述凹槽结构（133）的周壁以及所述第一导电材料（130）的顶面上，所述第二导电材料（150）位于所述凹槽结构（133）内，所述第二导电材料（150）的顶部设置有工艺区（200），所述第三金属电极（213）的底端与所述工艺区（200）相接。
6.一种具有栅氧优化结构的功率半导体器件的制造方法，其特征在于：包括如下步骤：
S1：以具有特定掺杂类型的半导体衬底为原料，在衬底上形成外延层，并在外延层上开设一定宽度和深度的沟槽；
S2：在外延层的表面和沟槽内依次设置第一介质层和第二介质层；
S3：采用化学机械平面化的方法去除外延层的表面和沟槽顶部的第二介质层；
S4：采用湿法或干法刻蚀去除外延层表面和沟槽顶部的第一介质层，形成第一凹槽结构；
S5：采用湿法或干法刻蚀去除沟槽内的第二介质层，形成第二凹槽结构；
S6：在第二凹槽靠外延层侧壁上采用热氧化工艺进行栅氧氧化，使得第二凹槽中形成导电材料；
S7：选择性去除沟槽中的导电材料，并使得导电材料分离一定的距离形成第三凹槽和第四凹槽；
S8：采用热氧化或化学气相沉积CVD方法，在第三凹槽和第四凹槽中填充第三介质层；
S9：选择合适的掺杂剂，采用多次离子注入的方法形成不同类型的掺杂区，然后进行热退火以激活杂质，形成器件的体内掺杂区以及需要的PN结等器件结构；
S10：采用化学气相沉积CVD的方法在外延层表面和沟槽顶部形成第四介质层，并采用光刻、刻蚀工艺选择性形成接触孔，进行接触孔注入；
S11：采用MOCVD、PVD等工艺电极Ti、TiN、W、AL、ALSI、ALCU、ALSICU等金属材料中的一种或多种组合填充接触孔，再采用光刻、刻蚀工艺形成金属电极。
7.根据权利要求6所述的一种具有栅氧优化结构的功率半导体器件的制造方法，其特征在于：在步骤S1中，所述半导体衬底的材料为III-V族半导体GaAs、InP、GaN、SiC以及IV族半导体Si、Ge，所述半导体衬底为掺杂成N型的单晶硅衬底，所述外延层为掺杂成N型的单晶硅外延，所述沟槽的深度与宽度之比小于10Å。
8.根据权利要求6所述的一种具有栅氧优化结构的功率半导体器件的制造方法，其特征在于：在步骤S4中，采用湿法时，根据湿法腐蚀的特性，使得沟槽顶部的第一介质层会靠近外延侧壁一侧形成弧形结构，在步骤S5中，采用湿法或干法刻蚀，使沟槽中所有第二介质层全部去除，保留S4中形成的第一介质层形貌，形成外延表面、沟槽顶部弧形侧壁裸露的第二凹槽结构，当第二凹槽形成后，后续多晶需要填充的区域纵宽比小于沟槽的纵宽比。
9.根据权利要求6所述的一种具有栅氧优化结构的功率半导体器件的制造方法，其特征在于：在步骤S6中，栅氧的厚度为50Å~2000Å，所述第二凹槽靠外延侧壁会出现弧形结构，使得沟槽侧壁底部的厚度与其他区域的厚度一致，所述导电材料由原位掺杂的多晶硅组成，沉积温度为500℃~800℃，方块电阻为3~20Ω，厚度为1000Å~20000Å，所述导电材料在所述沟槽内的填充无缝隙。
10.根据权利要求6所述的一种具有栅氧优化结构的功率半导体器件的制造方法，其特征在于：在步骤S8中，热氧化包括水热氧化HTO或选择性反应氧化SRO，化学气相沉积CVD包括低压化学气相沉积LPCVD或次大气压化学气相沉积SACVD。
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