CN113327860A - 屏蔽栅沟槽型mos器件的制造方法 - Google Patents

屏蔽栅沟槽型mos器件的制造方法 Download PDF

Info

Publication number
CN113327860A
CN113327860A CN202110883735.3A CN202110883735A CN113327860A CN 113327860 A CN113327860 A CN 113327860A CN 202110883735 A CN202110883735 A CN 202110883735A CN 113327860 A CN113327860 A CN 113327860A
Authority
CN
China
Prior art keywords
oxide layer
gate
shielding
polysilicon
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110883735.3A
Other languages
English (en)
Other versions
CN113327860B (zh
Inventor
李艳旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing Electronics Shaoxing Corp SMEC
Original Assignee
Semiconductor Manufacturing Electronics Shaoxing Corp SMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing Electronics Shaoxing Corp SMEC filed Critical Semiconductor Manufacturing Electronics Shaoxing Corp SMEC
Priority to CN202110883735.3A priority Critical patent/CN113327860B/zh
Publication of CN113327860A publication Critical patent/CN113327860A/zh
Application granted granted Critical
Publication of CN113327860B publication Critical patent/CN113327860B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种屏蔽栅沟槽型MOS器件的制造方法，在湿法回刻蚀屏蔽氧化层形成第一开口之后，且在沟槽中形成多晶硅栅之前，先沉积牺牲氧化层，并使得牺牲氧化层在第一开口上方形成关于所述屏蔽氧化层中心轴对称的凹槽，从而在湿法回刻牺牲氧化层和屏蔽氧化层后可以形成底面平坦的第二开口，当在通过热氧化工艺一步形成栅间氧化层和栅氧化层时，能够使得栅间氧化层和栅氧化层的高度从左至右是均匀的且等于第二开口的深度，在第二开口侧壁上的覆盖厚度自下而上也是均匀的，由此，可以改善了输入电容Ciss和栅源漏电流IGSS，以满足更高性能的器件需求。

Description

屏蔽栅沟槽型MOS器件的制造方法
技术领域
本发明涉及半导体器件制造技术领域，特别涉及一种屏蔽栅沟槽型MOS器件的制造方法。
背景技术
屏蔽栅沟槽（Shield Gate Trench，SGT）型MOS器件是目前最先进的功率MOSFET器件技术，能够降低系统的导通损耗和开关损耗，提高系统的使用效率。SGT型MOS器件的栅结构包括屏蔽栅和多晶硅栅，多晶硅栅用作栅电极，屏蔽栅通常也称为源多晶硅，都形成于沟槽中且相互通过栅间氧化层(Inter Po1y Oxide, IPO)绝缘隔离开。根据屏蔽栅和多晶硅栅在沟槽中的设置位置不同，SGT型MOS器件通常分为上下结构和左右结构。左右结构中屏蔽栅位于沟槽中且从沟槽底部延伸至沟槽顶部，两个多晶硅栅位于沟槽的顶部且分居屏蔽栅的左右两侧。
然而，现有的左右结构的SGT型MOSFET器件的输入电容Ciss （将漏源短接且用交流信号测得的栅极和源极之间的电容）和栅源漏电流IGSS（指在特定的栅源电压情况下流过栅极的漏电流）较差，难以满足更高性能的器件需求。
发明内容
本发明的目的在于提供一种屏蔽栅沟槽型MOS器件的制造方法，能够改善输入电容Ciss和栅源漏电流IGSS，进而满足更高性能的器件需求。
为解决上述技术问题，本发明提供一种屏蔽栅沟槽型MOS器件的制造方法，其包括以下步骤：
S1，提供一具有沟槽的衬底，在所述沟槽和所述衬底的表面上形成屏蔽氧化层，并在所述沟槽中填满多晶硅，以形成屏蔽栅；
S2，湿法回刻蚀所述屏蔽氧化层，以去除所述沟槽外围的衬底表面上的屏蔽氧化层，所述沟槽的侧壁上剩余的屏蔽氧化层与所述屏蔽栅之间形成具有非平坦底面的第一开口；
S3，沉积牺牲氧化层，所述牺牲氧化层覆盖在所述衬底、所述屏蔽氧化层、所述屏蔽栅上并填充所述第一开口，且所述牺牲氧化层在所述第一开口上方形成关于所述屏蔽氧化层中心轴对称的凹槽；
S4，湿法回刻蚀所述牺牲氧化层和所述屏蔽氧化层，以去除所述牺牲氧化层以及所述沟槽中部分高度的屏蔽氧化层，以形成底面平坦的第二开口，所述第二开口的侧壁暴露出所述衬底和所述屏蔽栅的表面；
S5，通过热氧化工艺在所述第二开口的侧壁上一步形成栅间氧化层和栅氧化层，并进一步在所述第二开口中填充多晶硅，以形成多晶硅栅。
可选地，在步骤S1中，通过热氧化工艺和/或气相沉积工艺，在所述沟槽和所述衬底的表面上形成屏蔽氧化层，且形成的所述屏蔽氧化层为单层膜层或者多层膜层堆叠的结构。
可选地，在步骤S1中，在所述沟槽中填满多晶硅，以形成屏蔽栅的步骤包括：
沉积多晶硅于所述屏蔽氧化层上；
通过化学机械抛光工艺和/或回刻蚀工艺，去除所述沟槽外围的多晶硅，以形成所述屏蔽栅。
可选地，在步骤S2中，湿法回刻蚀所述屏蔽氧化层之后，所述沟槽中的屏蔽氧化层的顶部低于所述屏蔽栅的顶部。
可选地，在步骤S2的湿法回刻蚀所述屏蔽氧化层之后且在步骤S3的沉积牺牲氧化层之前，还通过化学机械抛光工艺对所述屏蔽氧化层、所述屏蔽栅以及所述衬底进行顶面平坦化。
可选地，在步骤S3的沉积牺牲氧化层之后且在步骤S4的湿法回刻蚀所述牺牲氧化层之前，还对沉积的牺牲氧化层进行退火处理，使得牺牲氧化层的致密性与所述屏蔽氧化层的致密性一致。
可选地，在步骤S2之后且在步骤S5之前，多次重复执行步骤S3~S4，以提高最终形成的第二开口的底面平坦度。
可选地，步骤S3中形沉积的所述牺牲氧化层与步骤S1中形成的所述屏蔽氧化层的材料相同。
可选地，在步骤S5中，进一步在所述第二开口中填充多晶硅，以形成多晶硅栅的步骤包括：
沉积多晶硅于所述栅间氧化层和栅氧化层上；
通过化学机械抛光工艺或者回刻蚀工艺，去除所述沟槽外围的多晶硅，以形成所述多晶栅。
可选地，所述制造方法在步骤S4之后，还包括：
以所述多晶硅栅和所述屏蔽栅为掩膜，对所述沟槽两侧外围的衬底进行源漏离子注入，以形成源区和漏区；
沉积层间介质层，所述层间介质层将所述栅间氧化层、所述栅氧化层和所述多晶硅栅均掩埋在内；
通过接触孔工艺，形成贯穿所述层间介质层的多个接触孔，且其中一个接触孔暴露出多晶硅栅的顶面，另一个接触孔暴露出屏蔽栅或者源区的表面；
在所述接触孔中填充导电材料，以形成相应的接触插塞。
与现有技术相比，本发明的技术方案至少具有以下有益效果：
在湿法回刻蚀屏蔽氧化层形成第一开口之后，且在沟槽中形成多晶硅栅之前，先沉积牺牲氧化层，并使得牺牲氧化层在第一开口上方形成关于所述屏蔽氧化层中心轴对称的凹槽，从而在湿法回刻牺牲氧化层和屏蔽氧化层以形成用于填充多晶硅栅所需的第二开口的过程中，可以从凹槽处均匀地刻蚀凹槽周围且位于沟槽中的牺牲氧化层和屏蔽氧化层，进而最终使得在去除沟槽要求高度内的屏蔽氧化层后形成的第二开口的底面平坦（即第二开口的深度在底面各个位置的深度是相同的），当在通过热氧化工艺一步形成栅间氧化层和栅氧化层时，能够使得栅间氧化层和栅氧化层的高度从左至右是均匀的且等于第二开口的深度，在第二开口侧壁上的覆盖厚度自下而上也是均匀的，由此，可以改善了输入电容Ciss和栅源漏电流IGSS，以满足更高性能的器件需求。
附图说明
图1是现有技术中一种屏蔽栅沟槽型MOS器件的剖面结构示意图。
图2是本发明具体实施例的屏蔽栅沟槽型MOS器件的制造方法流程示意图。
图3至图9是本发明具体实施例的屏蔽栅沟槽型MOS器件的制造方法中的器件剖面结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为"在…上"、"连接到"其它元件或层时，其可以直接地在其它元件或层上、连接其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为"直接在…上"、"直接连接到"其它元件或层时，则不存在居间的元件或层。尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在……之下”、“在下面”、“下面的”、“在……之上”、“在上面”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在……之下”、“在下面”、“下面的”元件或特征将取向为在其它元件或特征“上”。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚的指出另外的方式。还应明白术语“包括”用于确定可以特征、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任何及所有组合。
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图1，现有技术中的一种屏蔽栅沟槽型MOS器件的制造方法中，在衬底100的沟槽中填充多晶硅并回刻蚀形成屏蔽栅102之后，会通过湿法刻蚀工艺对屏蔽氧化层101进行湿法回刻蚀，以暴露出沟槽外围的衬底表面并形成用于填充多晶硅栅104的开口，接着会通过热氧化工艺一步形成栅间氧化层（IPO）103a和栅氧化层103b，之后继续在开口中填充多晶硅而形成多晶硅栅104，多晶硅栅104和屏蔽栅102为左右结构关系。
通过这种制造方法而形成的左右结构的屏蔽栅沟槽型MOS器件，其采用纯热氧化工艺形成的栅间氧化层103a，相比通过先热氧化再CVD沉积而形成的栅间氧化层，横向耗尽充分，栅源漏电流IGSS较优；且通过热氧化工艺一步形成栅间氧化层103a和栅氧化层103b，工艺简单。
但是，发明人研究发现，这种制造方法中，由于屏蔽氧化层101与屏蔽栅102之间的界面性质不同于屏蔽氧化层101与衬底100之间的界面性质，因此在通过湿法刻蚀工艺对屏蔽氧化层101进行回刻蚀以形成用于填充多晶硅栅104的开口时，开口的底面不平坦，这会导致热氧化工艺形成的栅间氧化层103a的高度（即长度）不均匀且栅间氧化层103a底部的厚度也不均匀，例如沿从多晶硅栅104到屏蔽栅102的水平方向上，开口的底面倾斜，使得开口的深度由浅至深，栅间氧化层103a的高度（即其纵向上的长度）也由低变高，栅间氧化层103a的底部的厚度也由厚变薄。
而多晶硅栅104和屏蔽栅102之间的栅间氧化层103a的形貌较差（即栅间氧化层103a的纵向上的长度和底部横向上的厚度的不均匀性）导致了该器件的输入电容Ciss 和栅源漏电流IGSS变差，限制了器件性能的进一步提高，难以满足更高性能的器件需求。
请参考图2，本发明一实施例提供一种屏蔽栅沟槽型MOS器件的制造方法，其包括以下步骤：
S1，提供一具有沟槽的衬 底，在所述沟槽和所述衬底的表面上形成屏蔽氧化层，并在所述沟槽中填满多晶硅，以形成屏蔽栅；
S2，湿法回刻蚀所述屏蔽氧化层，以去除所述沟槽外围的衬底表面上的屏蔽氧化层，所述沟槽的侧壁上剩余的屏蔽氧化层与所述屏蔽栅之间形成具有非平坦底面的第一开口；
S3，沉积牺牲氧化层，所述牺牲氧化层覆盖在所述衬底、所述屏蔽氧化层、所述屏蔽栅上并填充所述第一开口，且所述牺牲氧化层在所述第一开口上方形成关于所述屏蔽氧化层中心轴对称的凹槽；
S4，湿法回刻蚀所述牺牲氧化层和所述屏蔽氧化层，以去除所述牺牲氧化层以及所述沟槽中部分高度的屏蔽氧化层，以形成底面平坦的第二开口，所述第二开口的侧壁暴露出所述衬底和所述屏蔽栅的表面；
S5，通过热氧化工艺在所述第二开口的侧壁上一步形成栅间氧化层和栅氧化层，并进一步在所述第二开口中填充多晶硅，以形成多晶硅栅。
请参考图3至图4，在步骤S1中，提供一具有沟槽200a的衬底200，在所述沟槽200a和所述衬底200的表面上形成屏蔽氧化层201，并在所述沟槽200a中填满多晶硅，以形成屏蔽栅202。其具体过程如下：
首先，提供衬底200，衬底200可以是本领域技术人员所熟知的任意合适的衬底材料，其可以是裸晶圆，也可以是经过一系列工艺制程加工后的晶圆，例如其内部可以形成有浅沟槽隔离结构（STI）等。
接着，通过热氧化工艺在所述衬底200上形成垫氧化层（未图示），并通过硬掩膜材料沉积、光刻、刻蚀以及光刻胶去除等工艺，在所述垫氧化层上形成图形化的硬掩膜层（未图示）；
然后，以所述图形化的硬掩膜层为掩膜，刻蚀部分厚度的所述衬底200，以形成至少一个沟槽200a；
之后，通过常规的热氧化工艺或者化学气相沉积（CVD）工艺或者先热氧化工艺后化学气相沉积的工艺等合适的成膜工艺，在所述沟槽200a的内表面以及所述沟槽200a外围的衬底200表面上形成屏蔽氧化层201，屏蔽氧化层201可以为单层膜，也可以为多层膜堆叠的结构，这取决于其是采用单一成膜工艺形成，还是多种成膜工艺形成；
接着，可以通过多晶硅沉积和原位掺杂工艺，向沟槽200a中填充N型离子掺杂或者P型离子掺杂的多晶硅，此时多晶硅填满沟槽200a且沟槽200a外围的屏蔽氧化层201表面上也覆盖有多晶硅，其中，N型离子例如是磷、砷、锑、锗等中的至少一种，P型离子例如是硼或铟等；
之后，通过化学机械抛光工艺，来对沉积的多晶硅的顶面进行平坦化，直至暴露出沟槽200a外围的衬底200表面上的第二氧化层204的顶面，形成屏蔽栅202，或者，通过干法刻蚀工艺或者湿法刻蚀工艺，对沉积的多晶硅进行回刻蚀，以去除沟槽200a外围的屏蔽氧化层201表面上的多余多晶硅，形成屏蔽栅202，亦或者，先通过化学机械抛光工艺对沉积的多晶硅的顶面进行平坦化至屏蔽氧化层201的顶面，后通过干法刻蚀工艺或者湿法刻蚀工艺对沟槽200a中的多晶硅进行回刻蚀，以形成屏蔽栅202，此时沟槽200a中的屏蔽栅202的顶面低于沟槽外围的屏蔽氧化层201的顶面。
需要说明的是，在步骤S1中，屏蔽氧化层201在沟槽200a侧壁上的覆盖厚度以及屏蔽栅202的顶面高度均需要满足器件制造需求。可选地，屏蔽栅202的顶面与沟槽200a外围的衬底200的顶面齐平。
请参考图5，在步骤S2中，通过湿法刻蚀工艺，对屏蔽氧化层201进行湿法回刻蚀，以完全去除沟槽外围的衬底200顶面上的屏蔽氧化层，此时沟槽200a侧壁上剩余的屏蔽氧化层201的顶部与屏蔽栅202的侧壁之前形成有第一开口201a，且因屏蔽氧化层201与屏蔽栅202之间的界面性质不同于屏蔽氧化层201与衬底200之间的界面性质，第一开口201a的底面不平坦。例如，沿从第一开口201a的衬底200一侧侧壁到第一开口201a的屏蔽栅202一侧侧壁的水平方向上，第一开口201a的底面倾斜，使得第一开口201a的深度由浅至深。本实施例中，在屏蔽栅202的两侧均形成第一开口201a。
可选地，在对屏蔽氧化层201进行湿法回刻蚀之后，所述沟槽200a侧壁上的屏蔽氧化层201的顶部低于所述屏蔽栅202的顶部。
可选地，请参考图5和图6，在对屏蔽氧化层201进行湿法回刻蚀之后，还仅进一步通过化学机械抛光（CMP）工艺对所述屏蔽氧化层201、所述屏蔽栅202以及所述衬底200进行顶面平坦化，一方面，为后续步骤S3中的牺牲氧化层的沉积提供相对平坦的工艺表面，另一方面，降低第一开口201a的深度，以提高后续步骤S3中沉积的牺牲氧化层在第一开口201a中的填充性能，防止在第一开口201a中形成填充缝隙。
请参考图6和图7，在步骤S3中，通过化学气相沉积（CVD）等沉积工艺，沉积牺牲氧化层203，沉积的牺牲氧化层203覆盖在沟槽外围的衬底200、屏蔽氧化层201、屏蔽栅202的表面上并填充第一开口201a。本实施例中，利用沉积工艺本身的特点，沉积下来的牺牲氧化层在第一开口201a的最低处填充的厚度会高于其在第一开口201a的最高处填充的厚度，进而最终牺牲氧化层203在屏蔽栅202的两侧的第一开口201a上方均形成一个凹槽203a，且每屏蔽栅202每侧的凹槽203a均关于同侧的屏蔽氧化层201的中心轴呈中心对称，如图7中所示，屏蔽栅202左侧的凹槽203a均关于同侧的屏蔽氧化层201的中心轴OO’呈中心对称。
其中，沉积的牺牲氧化层203的材料与屏蔽氧化层201的材料相同，以保证后续步骤S4中形成的第二开口的底面平坦。
优选地，在沉积牺牲氧化层203之后，对牺牲氧化层203进行退火（RTA）和/或回流（reflow），由此，一方面提高凹槽203a的中心对称性，另一方面，使得牺牲氧化层203的致密性与屏蔽氧化层201的致密性基本一致，进而在后续的步骤S4的湿法回刻蚀工艺中，能使得牺牲氧化层203的刻蚀速率和屏蔽氧化层201的刻蚀速率基本一致，由此保证形成的第二开口的底面平坦。
请参考图7和图8，在步骤S4中，通过湿法刻蚀工艺湿法回刻蚀牺牲氧化层203和屏蔽氧化层201，以去除牺牲氧化层203以及沟槽200a中部分高度的屏蔽氧化层201，以在屏蔽栅202两侧均形成第二开口204。在此过程中，由于凹槽203a的存在，对沟槽200a中的牺牲氧化层203的刻蚀，可以从凹槽203a的中心处向凹槽203a外围扩散，且牺牲氧化层203和屏蔽氧化层201的材料相同，在刻蚀去除沟槽中的牺牲氧化层203后，继续以基本相同的刻蚀速率刻蚀屏蔽氧化层201，进而最终使得形成的第二开口204的底面平坦，即沟槽侧壁上剩余的屏蔽氧化层201的顶面高度（或者说第二开口204的深度）基本一致。第二开口204的侧壁还暴露出衬底200的表面以及屏蔽栅202的表面。
请残图8和图9，在步骤S5中，首先，通过热氧化工艺对第二开口204的侧壁上的衬底200、屏蔽栅202的侧壁和顶部进行热氧化，由此一步形成栅氧化层205b和栅间氧化层205a，其中栅氧化层205b覆盖在第二开口204侧壁和沟槽外围的衬底200表面上，栅间氧化层205a覆盖在屏蔽栅202的侧壁和顶面上，即栅氧化层205b和栅间氧化层205a一步成型。且在本步骤中，由于第二开口204的底面从左至右是平坦的，第二开口204的深度从左至右是均匀的，因此，栅间氧化层205a的高度从左至右是均匀的且等于第二开口204的深度，栅间氧化层205a在第二开口204侧壁上的覆盖厚度自下而上也是均匀的。即形成的栅间氧化层205a的形貌较优。
请参考图9，在步骤S6中，然后，通过化学气相沉积工艺等合适的沉积工艺，在栅氧化层205b、栅间氧化层205a的表面上沉积多晶硅（可以N型离子或P型离子掺杂的多晶硅），并使得沉积的多晶硅至少填满第二开口204。然后，通过化学机械抛光工艺对沉积的多晶硅进行顶部平坦化，直至暴露出沟槽200a外围的栅氧化层205b、栅间氧化层205a的表面，形成多晶硅栅206。
可选地，在本发明的其他实施例中，还可以在沉积多晶硅至填满第二开口204之后，通过干法刻蚀和/或湿法刻蚀工艺，对沉积的多晶硅进行回刻蚀至要求深度，以形成多晶硅栅206，且多晶硅栅206和屏蔽栅202形成了左右关系。
可选地，本实施例中，在步骤S5形成多晶硅栅206之后，还可以继续进行以下步骤：
首先，以多晶硅栅206和屏蔽栅202为掩膜，对沟槽200a两侧外围的衬底200进行N型或P型离子注入，以形成源区（未图示）；
然后，通过化学气相沉积等工艺沉积层间介质层（未图示），所述层间介质层（未图示）将栅间氧化层205a、栅氧化层205b和多晶硅栅206均掩埋在内；
接着，通过接触孔工艺，刻蚀层间介质层、栅间氧化层205a和栅氧化层205b等，形成贯穿层间介质层的多个接触孔，且其中一个接触孔暴露出多晶硅栅206的顶面，另一个接触孔暴露出屏蔽栅202或者源区的表面；
之后，在各个接触孔中填充导电材料，以形成相应的接触插塞，以分别将多晶硅栅206和源区电性引出。
之后可以对衬底200背向层间介质层的表面进行离子注入，以形成漏区，进而得到所需的屏蔽栅沟槽型MOS器件。
在通过相应的接触插塞和后续进一步形成的金属互连结构等，将漏区和源区短接后，用交流信号测得的多晶硅栅206和屏蔽栅202之间的电容就是该屏蔽栅沟槽型MOS器件的输入电容Ciss，其中，多晶硅栅206和屏蔽栅202作为输入电容Ciss的两个电极板，多晶硅栅206和屏蔽栅202之间的栅间氧化层205a为输入电容Ciss的电容介质，由于本发明的栅间氧化层205a的高度和厚度均非常均匀，因此输入电容Ciss可以得到改善，进而也改善了栅源漏电流IGSS问题。
综上所述，本发明的屏蔽栅沟槽型MOS器件的制造方法，在湿法回刻蚀屏蔽氧化层形成第一开口之后，且在沟槽中形成多晶硅栅之前，先沉积牺牲氧化层，并使得牺牲氧化层在第一开口上方形成关于所述屏蔽氧化层中心轴对称的凹槽，从而在湿法回刻牺牲氧化层和屏蔽氧化层以形成用于填充多晶硅栅所需的第二开口的过程中，可以从凹槽处均匀地刻蚀凹槽周围且位于沟槽中的牺牲氧化层和屏蔽氧化层，进而最终使得在去除沟槽要求高度内的屏蔽氧化层后形成的第二开口的底面平坦（即第二开口的深度在底面各个位置的深度是相同的），当在通过热氧化工艺一步形成栅间氧化层和栅氧化层时，能够使得栅间氧化层和栅氧化层的高度从左至右是均匀的且等于第二开口的深度，在第二开口侧壁上的覆盖厚度自下而上也是均匀的，由此，可以改善了输入电容Ciss和栅源漏电流IGSS，以满足更高性能的器件需求。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。

Claims (10)

1.一种屏蔽栅沟槽型MOS器件的制造方法，其特征在于，包括以下步骤：
S1，提供一具有沟槽的衬底，在所述沟槽和所述衬底的表面上形成屏蔽氧化层，并在所述沟槽中填满多晶硅，以形成屏蔽栅；
S2，湿法回刻蚀所述屏蔽氧化层，以去除所述沟槽外围的衬底表面上的屏蔽氧化层，所述沟槽的侧壁上剩余的屏蔽氧化层与所述屏蔽栅之间形成具有非平坦底面的第一开口；
S3，沉积牺牲氧化层，所述牺牲氧化层覆盖在所述衬底、所述屏蔽氧化层、所述屏蔽栅上并填充所述第一开口，且所述牺牲氧化层在所述第一开口上方形成关于所述屏蔽氧化层中心轴对称的凹槽；
S4，湿法回刻蚀所述牺牲氧化层和所述屏蔽氧化层，以去除所述牺牲氧化层以及所述沟槽中部分高度的屏蔽氧化层，以形成底面平坦的第二开口，所述第二开口的侧壁暴露出所述衬底和所述屏蔽栅的表面；
S5，通过热氧化工艺在所述第二开口的侧壁上一步形成栅间氧化层和栅氧化层，并进一步在所述第二开口中填充多晶硅，以形成多晶硅栅。
2.如权利要求1所述的制造方法，其特征在于，在步骤S1中，通过热氧化工艺和/或气相沉积工艺，在所述沟槽和所述衬底的表面上形成屏蔽氧化层，且形成的所述屏蔽氧化层为单层膜层或者多层膜层堆叠的结构。
3.如权利要求1所述的制造方法，其特征在于，在步骤S1中，在所述沟槽中填满多晶硅，以形成屏蔽栅的步骤包括：
沉积多晶硅于所述屏蔽氧化层上；
通过化学机械抛光工艺和/或回刻蚀工艺，去除所述沟槽外围的多晶硅，以形成所述屏蔽栅。
4.如权利要求1所述的制造方法，其特征在于，在步骤S2中，湿法回刻蚀所述屏蔽氧化层之后，所述沟槽中的屏蔽氧化层的顶部低于所述屏蔽栅的顶部。
5.如权利要求4所述的制造方法，其特征在于，在步骤S2的湿法回刻蚀所述屏蔽氧化层之后且在步骤S3的沉积牺牲氧化层之前，还通过化学机械抛光工艺对所述屏蔽氧化层、所述屏蔽栅以及所述衬底进行顶面平坦化。
6.如权利要求1所述的制造方法，其特征在于，在步骤S3的沉积牺牲氧化层之后且在步骤S4的湿法回刻蚀所述牺牲氧化层之前，还对沉积的牺牲氧化层进行退火处理，使得牺牲氧化层的致密性与所述屏蔽氧化层的致密性一致。
7.如权利要求1所述的制造方法，其特征在于，在步骤S2之后且在步骤S5之前，多次重复执行步骤S3~S4，以提高最终形成的第二开口的底面平坦度。
8.如权利要求1~6中任一项所述的制造方法，其特征在于，步骤S3中形沉积的所述牺牲氧化层与步骤S1中形成的所述屏蔽氧化层的材料相同。
9.如权利要求1所述的制造方法，其特征在于，在步骤S5中，进一步在所述第二开口中填充多晶硅，以形成多晶硅栅的步骤包括：
沉积多晶硅于所述栅间氧化层和栅氧化层上；
通过化学机械抛光工艺或者回刻蚀工艺，去除所述沟槽外围的多晶硅，以形成所述多晶栅。
10.如权利要求1所述的制造方法，其特征在于，在步骤S4之后，还包括：
以所述多晶硅栅和所述屏蔽栅为掩膜，对所述沟槽两侧外围的衬底进行离子注入，以形成源区；
沉积层间介质层，所述层间介质层将所述栅间氧化层、所述栅氧化层和所述多晶硅栅均掩埋在内；
通过接触孔工艺，形成贯穿所述层间介质层的多个接触孔，且其中一个接触孔暴露出多晶硅栅的顶面，另一个接触孔暴露出屏蔽栅或者源区的表面；
在所述接触孔中填充导电材料，以形成相应的接触插塞。
CN202110883735.3A 2021-08-03 2021-08-03 屏蔽栅沟槽型mos器件的制造方法 Active CN113327860B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110883735.3A CN113327860B (zh) 2021-08-03 2021-08-03 屏蔽栅沟槽型mos器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110883735.3A CN113327860B (zh) 2021-08-03 2021-08-03 屏蔽栅沟槽型mos器件的制造方法

Publications (2)

Publication Number Publication Date
CN113327860A true CN113327860A (zh) 2021-08-31
CN113327860B CN113327860B (zh) 2021-11-05

Family

ID=77426888

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110883735.3A Active CN113327860B (zh) 2021-08-03 2021-08-03 屏蔽栅沟槽型mos器件的制造方法

Country Status (1)

Country Link
CN (1) CN113327860B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114050109A (zh) * 2022-01-12 2022-02-15 广州粤芯半导体技术有限公司 屏蔽栅沟槽功率器件的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993502A (zh) * 2019-12-30 2020-04-10 广州粤芯半导体技术有限公司 屏蔽栅沟槽功率器件的制造方法
CN111883592A (zh) * 2020-08-06 2020-11-03 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件及其制造方法
CN112133637A (zh) * 2020-11-30 2020-12-25 中芯集成电路制造(绍兴)有限公司 具有屏蔽栅沟槽的半导体器件的制造方法
CN113193046A (zh) * 2021-03-24 2021-07-30 上海华虹宏力半导体制造有限公司 半导体器件及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993502A (zh) * 2019-12-30 2020-04-10 广州粤芯半导体技术有限公司 屏蔽栅沟槽功率器件的制造方法
CN111883592A (zh) * 2020-08-06 2020-11-03 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件及其制造方法
CN112133637A (zh) * 2020-11-30 2020-12-25 中芯集成电路制造(绍兴)有限公司 具有屏蔽栅沟槽的半导体器件的制造方法
CN113193046A (zh) * 2021-03-24 2021-07-30 上海华虹宏力半导体制造有限公司 半导体器件及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114050109A (zh) * 2022-01-12 2022-02-15 广州粤芯半导体技术有限公司 屏蔽栅沟槽功率器件的制造方法
CN114050109B (zh) * 2022-01-12 2022-04-15 广州粤芯半导体技术有限公司 屏蔽栅沟槽功率器件的制造方法

Also Published As

Publication number Publication date
CN113327860B (zh) 2021-11-05

Similar Documents

Publication Publication Date Title
US20210384351A1 (en) Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
CN112133637B (zh) 具有屏蔽栅沟槽的半导体器件的制造方法
US9087856B2 (en) Semiconductor device with buried bit line and method for fabricating the same
US9281368B1 (en) Split-gate trench power MOSFET with protected shield oxide
CN108257919B (zh) 随机动态处理存储器元件的形成方法
TWI455287B (zh) 功率半導體元件之終端結構及其製作方法
TW201735264A (zh) 作為高壓器件之閘極介電質之凹陷淺溝渠隔離
CN112133759B (zh) 具有屏蔽栅沟槽结构的半导体器件及其制造方法
US20200411519A1 (en) Semiconductor structure
CN110957318A (zh) 一种半导体结构及其制作方法
CN110931558A (zh) 双垂直沟道晶体管、集成电路存储器及其制备方法
CN113555344B (zh) 半导体存储器元件及其制备方法
CN103715133A (zh) Mos晶体管及其形成方法
CN115985773A (zh) 一种自对准沟槽栅与源区接触igbt的制造方法
CN111508843B (zh) 半导体器件及其形成方法
CN113327860B (zh) 屏蔽栅沟槽型mos器件的制造方法
CN114242596A (zh) 一种mosfet器件及其制造方法
US20080073730A1 (en) Semiconductor device and method for formimg the same
CN106024701B (zh) 沟槽功率器件及制作方法
CN111092075B (zh) 沟槽式晶体管结构及其制造方法
CN109545734B (zh) 半导体结构及其形成方法
CN110943130A (zh) 晶体管、半导体存储器及其制造方法
CN112509980B (zh) 具有屏蔽栅沟槽结构的半导体器件及其制造方法
CN115939043A (zh) 半导体结构及其制作方法
US10418442B1 (en) Trench gate MOSFET

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant