CN117727620A - 一种屏蔽栅功率器件制备方法和屏蔽栅功率器件 - Google Patents
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Abstract
本申请提供一种屏蔽栅功率器件制备方法和屏蔽栅功率器件。本申请提供的方法，包括：制备中间结构；其中，中间结构包括半导体层、形成于半导体层的沟槽、位于沟槽的底部的第一栅极、以及位于第一栅极和半导体层之间、并包覆第一栅极的底部、侧壁和顶部的第一隔离层；其中，第一栅极朝向沟槽的槽底的下表面高于槽底；第一隔离层包覆第一栅极的顶部隔离层低于沟槽的顶面，顶部隔离层与沟槽位于顶部隔离层之上的部分成钝角，顶部隔离层与沟槽位于顶部隔离层之上的部分围设成U型结构；在U型结构上、以及半导体层上形成第二隔离层；其中，第二隔离层位于沟槽的内部隔离层与U型结构匹配；在内部隔离层上形成第二栅极。
Description
技术领域
本申请涉及半导体器件领域，尤其涉及一种屏蔽栅功率器件制备方法和屏蔽栅功率器件。
背景技术
功率金属氧化物半导体场效应晶体管是一种用于控制大电流和高电压的半导体器件。它是场效应晶体管中专门用于控制电能的分配与管理的器件，通常可以完成功率放大、开关和调节。
在功率金属氧化物半导体场效应晶体管中，由于屏蔽栅功率器件相比传统的器件具有更低的导通电阻、更快的开关速度等优点，在很多领域得到广泛的应用。
目前，在制备屏蔽栅功率器件时，会在栅极处形成尖锐的尖牙结构，增大漏电流以及输入电容，影响屏蔽栅功率器件的性能。
发明内容
有鉴于此，本申请提供一种屏蔽栅功率器件制备方法和屏蔽栅功率器件，用以制备一种性能优良的屏蔽栅功率器件。
具体地，本申请是通过如下技术方案实现的：
本申请第一方面提供一种屏蔽栅功率器件制备方法，所述方法包括：
制备中间结构；其中，所述中间结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的底部的第一栅极、以及位于所述第一栅极和所述半导体层之间、并包覆所述第一栅极的底部、侧壁和顶部的第一隔离层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底；所述第一隔离层包覆所述第一栅极的顶部隔离层低于所述沟槽的顶面，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分成钝角，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分围设成U型结构；
在所述U型结构上、以及所述半导体层上形成第二隔离层；其中，所述第二隔离层位于所述沟槽的内部隔离层与所述U型结构匹配；
在所述内部隔离层上形成第二栅极。
本申请第二方面提供一种屏蔽栅功率器件，所述屏蔽栅功率器件包括：半导体层、沟槽、第一栅极、第二栅极、第一隔离层和第二隔离层；其中，
所述沟槽位于所述半导体层内；
所述第一栅极位于所述沟槽的底部，且所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底；
所述第二栅极位于所述沟槽的顶部；
所述第一隔离层，位于所述第一栅极和所述半导体层之间，并包覆所述第一栅极的底部、侧壁和顶部；其中，所述第一隔离层包覆所述第一栅极的顶部隔离层低于所述沟槽的顶面，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分成钝角，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分围设成U型结构；
所述第二隔离层，位于所述第二栅极与所述半导体层、以及所述第二栅极与所述第一隔离层之间；其中，所述第二隔离层位于所述沟槽的内部隔离层与所述U型结构匹配。
本申请提供的屏蔽栅功率器件制备方法和屏蔽栅功率器件，首先制备中间结构；其中，所述中间结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的底部的第一栅极、以及位于所述第一栅极和所述半导体层之间、并包覆所述第一栅极的底部、侧壁和顶部的第一隔离层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底；所述第一隔离层包覆所述第一栅极的顶部隔离层低于所述沟槽的顶面，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分成钝角，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分围设成U型结构；进而在所述U型结构上、以及所述半导体层上形成第二隔离层；其中，所述第二隔离层位于所述沟槽的内部隔离层与所述U型结构匹配；最后在所述内部隔离层上形成第二栅极。这样，可以保证第一栅极和第二栅极之间的隔离层（第二隔离层和第一隔离层的顶部隔离层）的底端成钝角，不存在锐角结构或尖牙结构的结构，这样，可以避免尖牙结构导致的漏电和输入电容增大的问题，可提高屏蔽栅电容器的性能。此外，相对于锐角结构，可以提高隔离层的击穿电压，避免隔离层被击穿。
附图说明
图1为本申请提供的屏蔽栅功率器件制备方法实施例一的流程图；
图2为本申请一示例性实施例示出的一种中间结构的示意图；
图3为本申请一示例性实施例示出的一种第二隔离层的示意图；
图4为本申请一示例性实施例示出的屏蔽栅功率器件的示意图；
图5为本申请提供的屏蔽栅功率器件制备方法实施例二的流程图；
图6为本申请一示例性实施例示出的一种第一基础结构的示意图；
图7为本申请一示例性实施例示出的制备第一基础结构的流程图；
图8为本申请一示例性实施例示出的在半导体层形成沟槽的示意图；
图9为本申请一示例性实施例示出的形成的基础氧化层的示意图；
图10为本申请一示例性实施例示出的在基础氧化层形成的凹槽中形成第一栅极的示意图；
图11为本申请一示例性实施例示出的形成的第一热氧化层的示意图；
图12为本申请一示例性实施例示出的一种第二基础结构的示意图；
图13为本申请提供的屏蔽栅功率器件制备方法实施例三的流程图；
图14为本申请一示例性实施例示出的一种第二氧化层的示意图；
图15为本申请一示例性实施例提供的回刻后的第二氧化层的示意图；
图16为本申请一示例性实施例示出的形成的第二热氧化层的示意图；
图17为本申请一示例性实施例示出的一种第三基础结构的示意图；
图18为本申请提供的屏蔽栅功率器件制备方法实施例四的流程图；
图19为本申请一示例性实施例示出的形成的顶部氧化层的示意图；
图20为本申请一示例性实施例示出的形成的通孔的示意图；
图21为本申请一示例性实施例示出的一种金属层的示意图；
图22为本申请提供的屏蔽栅功率器件制备方法实施例五的流程图；
图23为本申请提供的屏蔽栅功率器件制备方法实施例六的流程图。
附图标记说明：
1：半导体层；
2：沟槽；
3：第一栅极；
4：第一隔离层；
5：第二隔离层；
6：第二栅极；
7：第一氧化层；
8：基础氧化层；
9：第一热氧化层
10：第一沉积氧化层；
11：第二氧化层；
12：第二热氧化层；
13：第二沉积氧化层；
14：顶部氧化层；
15：通孔；
16：金属层。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
下面给出具体的实施例，用以详细介绍本申请的技术方案。
图1为本申请提供的屏蔽栅功率器件制备方法实施例一的流程图。请参照图1，本实施例提供的方法，可以包括：
S101、制备中间结构；其中，所述中间结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的底部的第一栅极、以及位于所述第一栅极和所述半导体层之间、并包覆所述第一栅极的底部、侧壁和顶部的第一隔离层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底；所述第一隔离层包覆所述第一栅极的顶部隔离层低于所述沟槽的顶面，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分成钝角，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分围设成U型结构。
具体的，图2为本申请一示例性实施例示出的一种中间结构的示意图。请参照图2，本实施例中，中间结构包括半导体层1，形成于所述半导体层1的沟槽2、位于所述沟槽2的底部的第一栅极3、以及位于所述第一栅极3和所述半导体层1之间、并包覆所述第一栅极3的底部、侧壁和顶部的第一隔离层4；其中，所述第一栅极3朝向所述沟槽2的槽底的下表面高于所述槽底；所述第一隔离层4包覆所述第一栅极的顶部隔离层41低于所述沟槽2的顶面，所述顶部隔离层41与所述沟槽2位于所述顶部隔离层之上的部分成钝角，所述顶部隔离层41与所述沟槽位于所述顶部隔离层之上的部分围设成U型结构。
具体的，半导体层1位于整个结构的最外层，其可以为至少一层的掺杂层，例如，可以为至少一层的外延掺杂层。此外，本导体层1的材料可以包括硅、硅锗、碳化硅、氮化镓或其他半导体材料，本实施例中，不对此进行限定。优选的，半导体层1的材料为硅。
进一步地，参照图2，代表屏蔽栅功率器件中单个元胞的横截面，元胞在x方向可重复，其数量是根据实际需要设定的，本实施例中，不对元胞的数量进行限定，例如，元胞的数量可以为一个、三个、四个、五个或更多个等。
此外，沟槽2的底部具有第一栅极3，第一栅极3的材料包括但不限于多晶硅。需要说明的是，第一栅极3朝向沟槽2的槽底（即图2所示的下方）的下表面高于槽底，并距槽底指定距离，使得第一栅极3与半导体层1隔离，其中，指定距离的具体数值是根据实际需要设定的，本实施例中，不对指定距离的具体数值进行限定。
进一步地，继续参照图2，在第一栅极3和半导体层1之间具有第一隔离层4，该第一隔离层4包覆第一栅极3的底部、侧壁和顶部。换言之，第一隔离层4将第一栅极3完全包裹，以保证第一栅极3被第一隔离层4完全隔离。
需要说明的是，第一隔离层4的顶部隔离层41高于第一栅极3，并低于沟槽2的顶面，该顶部隔离层41为一个平滑的曲面，其与沟槽2位于顶部隔离层41之上的部分成钝角，顶部隔离层41与沟槽2位于所述顶部隔离层之上的部分围设成U型结构。换言之，顶部隔离层41与沟槽2位于顶部隔离层之上的部分成低曲率钝角，其与沟槽2位于顶部隔离层之上的部分围成一个平滑的曲面。这样，后续在形成第二隔离层时，即可形成平滑的、与该U型结构匹配的结构，使得第二隔离层为平滑的，不存在锐角结构或尖牙结构的结构，这样，可以避免尖牙结构导致的漏电和输入电容增大的问题，可提高屏蔽栅电容器的性能。此外，相对于锐角结构，可以提高隔离层的击穿电压，避免第一隔离层或第二隔离层被击穿。
具体的，第一隔离层4可以采用二氧化硅，本实施例中，不对此进行限定。
S102、在所述U型结构上、以及所述半导体层上形成第二隔离层；其中，所述第二隔离层位于所述沟槽的内部隔离层与所述U型结构匹配。
具体的，图3为本申请一示例性实施例示出的一种第二隔离层的示意图。请参照图3，可以通过热氧化工艺，在中间结构的U型结构上、以及半导体层1上热氧化第二隔离层5，形成的第二隔离层5的形貌与上述U型结构匹配，其也为一个平滑的曲面，其上不存在尖牙结构、以及锐角结构。
这样，可以避免尖牙结构导致的漏电和输入电容增大的问题，可提高屏蔽栅电容器的性能。此外，相对于锐角结构，可以提高第一隔离层及第二隔离层的击穿电压，避免隔离层被击穿。
S103、在所述内部隔离层上形成第二栅极。
具体的，图4为本申请一示例性实施例示出的屏蔽栅功率器件的示意图。请参照图4，在中间结构上热氧化出第二隔离层5后，可以在第二隔离层5位于沟槽2的内部隔离层上形成第二栅极6，第二栅极6 通过第二隔离层5实现与半导体层1隔离。
本实施例提供的屏蔽栅功率器件制备方法，首先制备中间结构；其中，所述中间结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的底部的第一栅极、以及位于所述第一栅极和所述半导体层之间、并包覆所述第一栅极的底部、侧壁和顶部的第一隔离层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底；所述第一隔离层包覆所述第一栅极的顶部隔离层低于所述沟槽的顶面，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分成钝角，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分围设成U型结构；进而在所述U型结构上、以及所述半导体层上热氧化第二隔离层；其中，所述第二隔离层位于所述沟槽的内部隔离层与所述U型结构匹配；最后在所述内部隔离层上形成第二栅极。这样，可以保证第一栅极和第二栅极之间的隔离层（第二隔离层和第一隔离层的顶部隔离层）的底端成钝角，不存在锐角结构或尖牙结构的结构，这样，可以避免尖牙结构导致的漏电和输入电容增大的问题，可提高屏蔽栅电容器的性能。此外，相对于锐角结构，可以提高隔离层的击穿电压，避免隔离层被击穿。
下面给出两种制备中间结构的实现方式，具体如下：
图5为本申请提供的屏蔽栅功率器件制备方法实施例二的流程图。请参照图5，在上述实施例的基础上，本实施例提供的屏蔽栅功率器件制备方法，所述制备中间结构的步骤，包括：
S501、制备第一基础结构；其中，所述第一基础结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的槽底的第一栅极、以及位于所述半导体层与所述第一栅极之间的第一氧化层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底，所述第一栅极朝向所述沟槽的顶面的上表面低于所述顶面；所述第一氧化层朝向所述顶面的上表面低于所述第一栅极的上表面。
具体的，图6为本申请一示例性实施例示出的一种第一基础结构的示意图。请参照图6，本实施例提供的第一基础结构，包括半导体层1、形成于半导体层1的沟槽2、位于沟槽2的槽底的第一栅极3，第一栅极3朝向沟槽的槽底的下表面高于槽底，第一栅极3朝向沟槽的顶面的上表面低于沟槽的顶面。
其中，有关半导体层1、沟槽2、第一栅极3的详细解释可以参见实施例一中的相关描述，此处不再赘述。
进一步地，第一基础结构还包括第一氧化层7，第一氧化层7朝向顶面的上表面71低于第一栅极3的上表面。具体的，第一氧化层7可以采用热氧化物或沉积氧化物构成。
图7为本申请一示例性实施例示出的制备第一基础结构的流程图。请参照图6，在图7所示示例中，制备第一基础结构的步骤，可以包括：
S701、在半导体层形成沟槽。
具体的，图8为本申请一示例性实施例示出的在半导体层形成沟槽的示意图。请参照图8，沟槽的形状可以为长方体状或U型，本实施例中不对此进行限定。
S702、在所述半导体层上、以及所述沟槽内形成基础氧化层；其中，所述基础氧化层呈类U形。
进一步地，图9为本申请一示例性实施例示出的形成的基础氧化层的示意图。请参照图9，在半导体层1上形成沟槽后，可以在沟槽以及半导体层1上沉积一层基础氧化层8，由于沉积时各方向厚度相同，所以基础氧化层8在半导体层上形成厚度均匀的一层，该基础氧化层8呈类U形，其中具有凹槽。
具体实现时，可以采用化学气相沉积或热氧化工艺形成基础氧化层8，本实施例中，不对此进行限定。
S703、在所述基础氧化层形成的凹槽中形成第一栅极；其中，所述第一栅极朝向所述沟槽的顶面的上表面低于所述顶面。
具体的，图10为本申请一示例性实施例示出的在基础氧化层形成的凹槽中形成第一栅极的示意图。请参照图10，具体实现时，可以先在基础氧化层形成的凹槽中沉积栅极材料，该栅极材料将覆盖整个基础氧化层，进一步地，通过化学机械研磨的方法，对沉积的栅极材料进行研磨，使基础氧化层8暴露。进一步地，对形成于基础氧化层8的凹槽内的栅极材料进行回刻，以在凹槽内形成第一栅极3。
S704、蚀刻所述基础氧化层，以暴露所述半导体层，形成所述第一基础结构；其中，所述第一基础结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的槽底的第一栅极、以及位于所述半导体层与所述第一栅极之间的第一氧化层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底，所述第一栅极朝向所述沟槽的顶面的上表面低于所述顶面；所述第一氧化层朝向所述顶面的上表面低于所述第一栅极的上表面。
具体的，请同时参照图10和图6，在形成图10所示结构后，可以对基础氧化层8进行蚀刻，以暴露半导体层1，形成所述第一基础结构。
需要说明的是，蚀刻工艺可以去除或改变材料的特定部分，以形成所需的结构或形态。可以根据实际需要选取合适的蚀刻方法，本实施例中不对此进行限定。例如，可以采用湿法蚀刻进行蚀刻。
具体实现时，可以采用各项同性蚀刻技术，蚀刻所述基础氧化层。
S502、利用热氧化工艺，在所述半导体层、以及所述第一氧化层之上形成第一热氧化层；其中，所述第一热氧化层覆盖所述第一氧化层的部分低于所述沟槽的顶面、且所述第一热氧化层覆盖所述第一栅极的部分的厚度大于所述第一热氧化层覆盖所述半导体层的厚度，所述第一热氧化层覆盖所述第一栅极的部分为尖牙形。
图11为本申请一示例性实施例示出的形成的第一热氧化层的示意图。请参见图11，具体实现时，在热氧化工艺中，可以将第一基础结构在高温下直接与氧气接触，以在高温与氧气的环境下，形成第一热氧化层9。需要说明的是，热氧化工艺制备的第一热氧化层9具有较高的质量和均匀性，具有很好的绝缘性能。
进一步地，参见图11，由于第一栅极3的掺杂浓度远高于半导体层的掺杂浓度，热氧化时，第一栅极3的顶部能形成比沟槽的侧壁更厚的热氧化层，使得第一热氧化层9呈现如图11所示的尖牙形形貌。
需要说明的是，通过热氧化工艺形成如图11所示的第一热氧化层，这样，第一方面，有利于后面的气相沉积工艺，相对比直接通过气相沉积来形成氧化层，可避免氧化层脱落；第二方面，参见前面的描述，通过热氧化工艺，可形成图11所示的第一热氧化层，即第一栅极3的顶部的热氧化层更厚，后续基于该形貌，可使得第一栅极和第二栅极之间的隔离层较厚，不仅可避免漏电现象，还可以减少该屏蔽栅隔离器件的输入电容，以提高其开关速度。
S503、利用气相沉积工艺，在所述第一热氧化层之上形成第一沉积氧化层，形成第二基础结构；所述第一沉积氧化层覆盖所述第一栅极的部分低于所述沟槽的顶面。
具体的，图12为本申请一示例性实施例示出的一种第二基础结构的示意图。请参照图12，第二基础结构包括沉积在第一热氧化层9上面的第一沉积氧化层10，第一沉积氧化层10同时覆盖第一栅极3上的第一热氧化层9。
需要说明的是，第一沉积氧化层10的形貌与第一热氧化层9匹配，其填充了第一热氧化层9的尖牙结构。
S504、采用各向同性蚀刻技术，对所述第二基础结构进行蚀刻，以暴露所述半导体层，形成所述中间结构。
具体的，请参照图12，在形成第二基础结构后，可以对第二基础结构进行蚀刻，直至暴露半导体层1。
需要说明的是，参见前面的描述，由于第一栅极上的第一热氧化层较厚，因此，在采用各项同性蚀刻对第一基础进行蚀刻，以暴露半导体层时，第一栅极3不会暴露，可形成如图2所示的中间结构。
进一步地，为了完全暴露沟槽上半部分半导体层，可以采用各向同性蚀刻，该蚀刻方法是均匀的向所有方向进行扩散蚀刻，可以去除多余的材料。需要说明的是，可以依据实际情况选取具体的各向同性蚀刻，本实施例中不对此进行限定。例如，可以采用化学气相蚀刻或湿法蚀刻的方法实现。
具体实现时，通过各向同性蚀刻将第二基础结构向沟槽侧的半导体层及第一栅极3方向蚀刻，在保证完全清除侧壁氧化层且不暴露第一栅极3的前提下形成U型结构，得到中间结构。
需要说明的是，本实施例提到的第一热氧化层、第一沉积氧化层为同一种物质，例如，其可以为二氧化硅。此外，第一氧化层和第一热氧化层、第一沉积氧化层也是同一种物质，例如，其均可以为二氧化硅。
本实施例提供的屏蔽栅功率器件制备方法，给出了一种制备中间结构的方法，通过该方法，可以得到中间结构，进而得到最后的屏蔽栅功率器件，该屏蔽栅功率器件，第一栅极和第二栅极之间的隔离层的底端成钝角，不存在锐角结构或尖牙结构的结构，可以避免尖牙结构导致的漏电和输入电容增大的问题，可提高屏蔽栅电容器的性能。此外，相对于锐角结构，可以提高隔离层的击穿电压，避免隔离层被击穿。
图13为本申请提供的屏蔽栅功率器件制备方法实施例三的流程图。本实施例提供了另外一种制备中间结构的方法，请参照图13，在上述实施例的基础上，所述制备中间结构的步骤，包括：
S1301、制备第一基础结构；其中，所述第一基础结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的槽底的第一栅极、以及位于所述半导体层与所述第一栅极之间的第一氧化层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底，所述第一栅极朝向所述沟槽的顶面的上表面低于所述顶面；所述第一氧化层朝向所述顶面的上表面低于所述第一栅极的上表面。
具体的，本步骤的具体实现过程可以参见上面实施例中的描述，此处不再赘述。
S1302、在所述沟槽位于所述第一氧化层之上的部分形成第二氧化层。
具体的，图14为本申请一示例性实施例示出的一种第二氧化层的示意图。请参照图14，该步骤的具体实现过程，可以包括，沉积第二氧化层11，此时，沉积好的第二氧化层11覆盖整个半导体层1，进一步地，对沉积好的第二氧化层11进行化学机械研磨，研磨停止在半导体层1的上表面，这样，即可在沟槽2位于第一氧化层7之上的部分形成第二氧化层11，此时，第二氧化层11位于沟槽内，将第一栅极3、第一氧化层7和沟槽2完全覆盖，第二氧化层11的上表面与沟槽2的顶面平齐，不超出沟槽2。
进一步地，具体实现时，可以采用气相沉积工艺形成第二氧化层11。
S1303、回刻所述第二氧化层，以暴露所述半导体层位于所述沟槽的部分、且不暴露所述第一栅极。
具体的，图15为本申请一示例性实施例提供的回刻后的第二氧化层的示意图。参照图15，将第二氧化层11向第一栅极3方向回刻，且不暴露第一栅极3。需要说明的是，在回刻第二氧化层11时，可以依据屏蔽栅功率器的实际需要选择回刻的深度（本实施例中，不对此进行限定），以保证器件工作状态稳定，各参数性能满足设计要求。
S1304、利用热氧化工艺，在所述第二氧化层、以及所述半导体层形成第二热氧化层；其中，所述第二热氧化层为凹槽样，所述第二热氧化层覆盖所述第一栅极的部分低于所述沟槽的顶面。
具体的，图16为本申请一示例性实施例示出的形成的第二热氧化层的示意图。请参照图16，利用热氧化工艺，在第二氧化层11（第二氧化层为二氧化硅）、以及半导体层1上形成一层薄的第二热氧化层12。需要说明的是，参见图16，由于沟道侧壁是半导体材料（例如，硅材料），底部是第二氧化层11，因此，热氧化时，会在底部角落处形成一个锐角尖角，使得底部形成的第二热氧化层12的厚度变薄。
S1305、利用气相沉积工艺，在所述第二热氧化层之上形成第二沉积氧化层，形成第三基础结构；其中，所述第二沉积氧化层呈凹槽样，所述第二沉积氧化层覆盖所述第一栅极的部分低于所述沟槽的顶面。
具体的，图17为本申请一示例性实施例示出的一种第三基础结构的示意图。请参照图17，在第二热氧化层12上采用气相沉积工艺形成第二沉积氧化层13，第二沉积氧化层13呈凹槽样，形貌与第二热氧化层12匹配。需要说明的是，第二沉积氧化层13的厚度可以依据实际需要进行沉积，本实施例中不对此进行限定。
S1306、采用各向同性蚀刻技术，对所述第三基础结构进行蚀刻，以暴露所述半导体层，形成所述中间结构。
具体的，请继续参照图17，在形成图17所示第三基础结构后，可以对第三基础结构进行蚀刻，直至暴露半导体层1，且不暴露第一栅极3，形成中间结构（如图2所示）。具体的蚀刻方法可以参见上述实施例中的相关描述，此处不再赘述。
需要说明的是，本实施例提到的第二热氧化层、第二沉积氧化层为同一种物质，例如，其可以为二氧化硅。此外，第二氧化层和第二热氧化层、第二沉积氧化层也是同一种物质，例如，其均可以为二氧化硅。
本实施例提供的屏蔽栅功率器件制备方法，给出了另外一种制备中间结构的方法，通过该方法，可以得到中间结构，进而得到最后的屏蔽栅功率器件，该屏蔽栅功率器件，第一栅极和第二栅极之间的隔离层的底端成钝角，不存在锐角结构或尖牙结构的结构，可以避免尖牙结构导致的漏电和输入电容增大的问题，可提高屏蔽栅电容器的性能。此外，相对于锐角结构，可以提高隔离层的击穿电压，避免隔离层被击穿。
图18为本申请提供的屏蔽栅功率器件制备方法实施例四的流程图。请参照图18，本实施例提供的屏蔽栅功率器件制备方法，在上述实施例的基础上，在所述内部隔离层上形成第二栅极之后，所述方法还包括：
S1801、在所述第二隔离层覆盖所述半导体层的部分、以及所述第二栅极上沉积顶部氧化层。
具体的，图19为本申请一示例性实施例示出的形成的顶部氧化层的示意图。请参照图19，完成向半导体中注入硼形成p型体(p body)，注入砷形成n+型源区后，在第二隔离层5和第二栅极6上沉积顶部氧化层14，使顶部氧化层14完全包裹第二栅极6，保证第二栅极6被第二隔离层5及顶部氧化层14隔离。
S1802、在所述顶部氧化层位于所述沟槽之外的部分形成通孔；其中，所述通孔延伸至所述半导体层。
具体的，图20为本申请一示例性实施例示出的形成的通孔的示意图。请参照图20，具体实现时，可以在顶部氧化层14、第二隔离层5和半导体层1的两端形成通孔15，该通孔15延伸至半导体层1的p型体，并左右对称。
S1803、在通孔中完成P+ 硼离子注入后，在所述通孔以及所述顶部氧化层上形成金属层。
具体的，图21为本申请一示例性实施例示出的一种金属层的示意图。请参照图21，在通孔15中完成P+硼离子注入后，在通孔15及顶部氧化层14上形成金属层16，使金属层16的下端分别与顶部氧化层14、第二隔离层5和半导体层1贴合，形成屏蔽栅功率器件。
本实施例提供的屏蔽栅功率器件制备方法，通过在第二隔离层覆盖半导体层的部分、以及第二栅极上沉积顶部氧化层，然后在顶部氧化层位于沟槽之外的部分形成通孔，最后在通孔中注入P+硼离子后，在通孔以及顶部氧化层上形成金属层。这样，形成屏蔽栅功率器件。
下面给出两个更具体的实施例，用以详细介绍本申请提供的屏蔽栅功率器件的制备方法。
实施例一：
图22为本申请提供的屏蔽栅功率器件制备方法实施例五的流程图。请参照图22，本实施例提供的方法，可以包括：
S2201、制备第一基础结构；其中，所述第一基础结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的槽底的第一栅极、以及位于所述半导体层与所述第一栅极之间的第一氧化层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底，所述第一栅极朝向所述沟槽的顶面的上表面低于所述顶面；所述第一氧化层朝向所述顶面的上表面低于所述第一栅极的上表面。
S2202、利用热氧化工艺，在所述半导体层、以及所述第一氧化层之上形成第一热氧化层；其中，所述第一热氧化层覆盖所述第一氧化层的部分低于所述沟槽的顶面、且所述第一热氧化层覆盖所述第一栅极的部分的厚度大于所述第一热氧化层覆盖所述半导体层的厚度，所述第一热氧化层覆盖所述第一栅极的部分为尖牙形。
S2203、利用气相沉积工艺，在所述第一热氧化层之上形成第一沉积氧化层，形成第二基础结构；所述第一沉积氧化层覆盖所述第一栅极的部分低于所述沟槽的顶面。
S2204、采用各向同性蚀刻技术，对所述第二基础结构进行蚀刻，以暴露所述半导体层，形成所述中间结构；其中，所述中间结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的底部的第一栅极、以及位于所述第一栅极和所述半导体层之间、并包覆所述第一栅极的底部、侧壁和顶部的第一隔离层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底；所述第一隔离层包覆所述第一栅极的顶部隔离层低于所述沟槽的顶面，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分成钝角，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分围设成U型结构。
S2205、在所述U型结构上、以及所述半导体层上形成第二隔离层；其中，所述第二隔离层位于所述沟槽的内部隔离层与所述U型结构匹配。
S2206、在所述内部隔离层上形成第二栅极。
S2207、在所述第二隔离层覆盖所述半导体层的部分、以及所述第二栅极上沉积顶部氧化层。
S2208、在所述顶部氧化层位于所述沟槽之外的部分形成通孔；其中，所述通孔延伸至所述半导体层。
S2209、在所述通孔以及所述顶部氧化层上形成金属层。
具体的，步骤S2201至步骤S2209的具体实现方法可以参见上面实施例的相关介绍，此处不再赘述。
实施例二：
图23为本申请提供的屏蔽栅功率器件制备方法实施例六的流程图。请参照图23，本实施例提供的方法，可以包括：
S2301、制备第一基础结构；其中，所述第一基础结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的槽底的第一栅极、以及位于所述半导体层与所述第一栅极之间的第一氧化层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底，所述第一栅极朝向所述沟槽的顶面的上表面低于所述顶面；所述第一氧化层朝向所述顶面的上表面低于所述第一栅极的上表面。
S2302、在所述沟槽位于所述第一氧化层之上的部分形成第二氧化层。
S2303、回刻所述第二氧化层，以暴露所述半导体层位于所述沟槽的部分、且不暴露所述第一栅极。
S2304、利用热氧化工艺，在所述第二氧化层、以及所述半导体层形成第二热氧化层；其中，所述第二热氧化层为凹槽样，所述第二热氧化层覆盖所述第一栅极的部分低于所述沟槽的顶面。
S2305、利用气相沉积工艺，在所述热氧化层之上形成第二沉积氧化层，形成第三基础结构；其中，所述第二沉积氧化层呈凹槽样，所述第二沉积氧化层覆盖所述第一栅极的部分低于所述沟槽的顶面。
S2306、采用各向同性蚀刻技术，对所述第三基础结构进行蚀刻，以暴露所述半导体层，形成所述中间结构；其中，所述中间结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的底部的第一栅极、以及位于所述第一栅极和所述半导体层之间、并包覆所述第一栅极的底部、侧壁和顶部的第一隔离层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底；所述第一隔离层包覆所述第一栅极的顶部隔离层低于所述沟槽的顶面，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分成钝角，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分围设成U型结构。
S2307、在所述U型结构上、以及所述半导体层上形成第二隔离层；其中，所述第二隔离层位于所述沟槽的内部隔离层与所述U型结构匹配。
S2308、在所述内部隔离层上形成第二栅极。
S2309、在所述第二隔离层覆盖所述半导体层的部分、以及所述第二栅极上沉积顶部氧化层。
S2310、在所述顶部氧化层位于所述沟槽之外的部分形成通孔；其中，所述通孔延伸至所述半导体层。
S2311、在所述通孔以及所述顶部氧化层上形成金属层。
具体的，步骤S2301至步骤S2311的具体实现方法可以参见上面实施例的相关介绍，此处不再赘述。
需要说明的是，本申请所涉及的各类氧化层均可以为二氧化硅氧化层。
与前述一种屏蔽栅功率器件制备方法的实施例相对应，本申请还提供一种屏蔽栅功率器件。
具体的，请继续参照图4，本申请提供的屏蔽栅功率器件，利用前述任一项所述的方法制成；所述屏蔽栅功率器件包括：半导体层1、沟槽2、第一栅极3、第二栅极6、第一隔离层4和第二隔离层5；其中，
所述沟槽2位于所述半导体层1内；
所述第一栅极3位于所述沟槽2的底部，且所述第一栅极3朝向所述沟槽2的槽底的下表面高于所述槽底；
所述第二栅极6位于所述沟槽2的顶部；
所述第一隔离层4，位于所述第一栅极3和所述半导体层1之间，并包覆所述第一栅极3的底部、侧壁和顶部；其中，所述第一隔离层4包覆所述第一栅极3的顶部隔离层低于所述沟槽2的顶面，所述顶部隔离层与所述沟槽2位于所述顶部隔离层之上的部分成钝角，所述顶部隔离层与所述沟槽2位于所述顶部隔离层之上的部分围设成U型结构；
所述第二隔离层5，位于所述第二栅极6与所述半导体层1、以及所述第二栅极6与所述第一隔离层4之间；其中，所述第二隔离层5位于所述沟槽2的内部隔离层与所述U型结构匹配。
本实施例提供的屏蔽栅功率器件，第一栅极3和第二栅极6之间的隔离层（第二隔离层5和第一隔离层4的顶部隔离层）的底端成钝角，不存在锐角结构或尖牙结构的结构，这样，可以避免尖牙结构导致的漏电和增大输入电容的问题，可提高屏蔽栅电容器的性能。此外，相对于锐角结构，可以提高隔离层的击穿电压，避免隔离层被击穿。
进一步地，请继续参照图21，在图21所示示例中，屏蔽栅功率器件还包括顶部氧化层14和金属层16；其中，
所述顶部氧化层14覆盖在所述第二栅极6上、以及围绕所述沟槽2的部分所述第二隔离层5上；其中，所述顶部氧化层14的覆盖面积小于所述半导体层1的上表面对应的面积；
所述金属层16呈倒U型、并包覆在所述顶部氧化层14、以及所述半导体层1上；其中，所述金属层16延伸至所述半导体层1。
可选的，所述半导体层1的材料为单晶硅。
可选的，所述第一隔离层4和所述第二隔离层5的材料为SiO2。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。
Claims (9)
1.一种屏蔽栅功率器件制备方法，其特征在于，所述方法包括：
制备中间结构；其中，所述中间结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的底部的第一栅极、以及位于所述第一栅极和所述半导体层之间、并包覆所述第一栅极的底部、侧壁和顶部的第一隔离层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底；所述第一隔离层包覆所述第一栅极的顶部隔离层低于所述沟槽的顶面，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分成钝角，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分围设成U型结构；
在所述U型结构上、以及所述半导体层上形成第二隔离层；其中，所述第二隔离层位于所述沟槽的内部隔离层与所述U型结构匹配；
在所述内部隔离层上形成第二栅极。
2.根据权利要求1所述的方法，其特征在于，所述制备中间结构包括：
制备第一基础结构；其中，所述第一基础结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的槽底的第一栅极、以及位于所述半导体层与所述第一栅极之间的第一氧化层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底，所述第一栅极朝向所述沟槽的顶面的上表面低于所述顶面；所述第一氧化层朝向所述顶面的上表面低于所述第一栅极的上表面；
利用热氧化工艺，在所述半导体层、以及所述第一氧化层之上形成第一热氧化层；其中，所述第一热氧化层覆盖所述第一氧化层的部分低于所述沟槽的顶面、且所述第一热氧化层覆盖所述第一栅极的部分的厚度大于所述第一热氧化层覆盖所述半导体层的厚度，所述第一热氧化层覆盖所述第一栅极的部分为尖牙形；
利用气相沉积工艺，在所述第一热氧化层之上形成第一沉积氧化层，形成第二基础结构；所述第一沉积氧化层覆盖所述第一栅极的部分低于所述沟槽的顶面；
采用各向同性蚀刻技术，对所述第二基础结构进行蚀刻，以暴露所述半导体层，形成所述中间结构。
3.根据权利要求1所述的方法，其特征在于，所述制备中间结构包括：
制备第一基础结构；其中，所述第一基础结构包括半导体层、形成于所述半导体层的沟槽、位于所述沟槽的槽底的第一栅极、以及位于所述半导体层与所述第一栅极之间的第一氧化层；其中，所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底，所述第一栅极朝向所述沟槽的顶面的上表面低于所述顶面；所述第一氧化层朝向所述顶面的上表面低于所述第一栅极的上表面；
在所述沟槽位于所述第一氧化层之上的部分形成第二氧化层；
回刻所述第二氧化层，以暴露所述半导体层位于所述沟槽的部分、且不暴露所述第一栅极；
利用热氧化工艺，在所述第二氧化层、以及所述半导体层形成第二热氧化层；其中，所述第二热氧化层为凹槽样，所述第二热氧化层覆盖所述第一栅极的部分低于所述沟槽的顶面；
利用气相沉积工艺，在所述热氧化层之上形成第二沉积氧化层，形成第三基础结构；其中，所述第二沉积氧化层呈凹槽样，所述第二沉积氧化层覆盖所述第一栅极的部分低于所述沟槽的顶面；
采用各向同性蚀刻技术，对所述第三基础结构进行蚀刻，以暴露所述半导体层，形成所述中间结构。
4.根据权利要求1所述的方法，其特征在于，所述在所述内部隔离层上形成第二栅极之后，所述方法还包括：
在所述第二隔离层覆盖所述半导体层的部分、以及所述第二栅极上沉积顶部氧化层；
在所述顶部氧化层位于所述沟槽之外的部分形成通孔；其中，所述通孔延伸至所述半导体层；
在所述通孔中完成进行P+ 硼离子注入后，在所述通孔以及所述顶部氧化层上形成金属层。
5.根据权利要求2或3所述的方法，其特征在于，所述制备第一基础结构，包括：
在半导体层形成沟槽；
在所述半导体层上、以及所述沟槽内形成基础氧化层；其中，所述基础氧化层呈类U形；
在所述基础氧化层形成的凹槽中形成第一栅极；其中，所述第一栅极朝向所述沟槽的顶面的上表面低于所述顶面；
蚀刻所述基础氧化层，以暴露所述半导体层，形成所述第一基础结构。
6.一种屏蔽栅功率器件，其特征在于，利用如权利要求1-5任一项所述的方法制成；所述屏蔽栅功率器件包括：半导体层、沟槽、第一栅极、第二栅极、第一隔离层和第二隔离层；其中，
所述沟槽位于所述半导体层内；
所述第一栅极位于所述沟槽的底部，且所述第一栅极朝向所述沟槽的槽底的下表面高于所述槽底；
所述第二栅极位于所述沟槽的顶部；
所述第一隔离层，位于所述第一栅极和所述半导体层之间，并包覆所述第一栅极的底部、侧壁和顶部；其中，所述第一隔离层包覆所述第一栅极的顶部隔离层低于所述沟槽的顶面，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分成钝角，所述顶部隔离层与所述沟槽位于所述顶部隔离层之上的部分围设成U型结构；
所述第二隔离层，位于所述第二栅极与所述半导体层、以及所述第二栅极与所述第一隔离层之间；其中，所述第二隔离层位于所述沟槽的内部隔离层与所述U型结构匹配。
7.根据权利要求6所述的屏蔽栅功率器件，其特征在于，所述屏蔽栅功率器件还包括顶部氧化层和金属层；其中，
所述顶部氧化层覆盖在所述第二栅极上、以及围绕所述沟槽的部分所述第二隔离层上；其中，所述顶部氧化层的覆盖面积小于所述半导体层的上表面对应的面积；
所述金属层呈倒U型、并包覆在所述顶部氧化层、以及所述半导体层上；其中，所述金属层延伸至所述半导体层。
8.根据权利要求6所述的屏蔽栅功率器件，其特征在于，所述半导体层的材料为单晶硅。
9.根据权利要求6所述的屏蔽栅功率器件，其特征在于，所述第一隔离层和所述第二隔离层的材料为SiO2。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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