CN116884972A - 一种sgt功率器件及其制作方法 - Google Patents

一种sgt功率器件及其制作方法 Download PDF

Info

Publication number
CN116884972A
CN116884972A CN202310973771.8A CN202310973771A CN116884972A CN 116884972 A CN116884972 A CN 116884972A CN 202310973771 A CN202310973771 A CN 202310973771A CN 116884972 A CN116884972 A CN 116884972A
Authority
CN
China
Prior art keywords
gate polysilicon
layer
gate
adjusting
shielding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310973771.8A
Other languages
English (en)
Inventor
高学
柴展
罗杰馨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Gongcheng Semiconductor Technology Co Ltd
Original Assignee
Shanghai Gongcheng Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Gongcheng Semiconductor Technology Co Ltd filed Critical Shanghai Gongcheng Semiconductor Technology Co Ltd
Priority to CN202310973771.8A priority Critical patent/CN116884972A/zh
Publication of CN116884972A publication Critical patent/CN116884972A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种SGT功率器件及其制作方法，该器件的沟槽中不仅具有栅极多晶硅与屏蔽栅多晶硅，还具有调节栅多晶硅，其中，调节栅多晶硅位于屏蔽栅多晶硅上方，栅极多晶硅包括中间部及侧翼部，中间部位于调节栅多晶硅与屏蔽栅多晶硅之间，侧翼部位于调节栅多晶硅两侧并与中间部连接。本发明通过灵活应用调节栅多晶硅的电连接方式，可以实现不同性能的器件，其中，当调节栅多晶硅与栅极金属层短接时，器件栅源电容较小，能够快速开关，适合高频应用；当调节栅多晶硅与屏蔽栅多晶硅或源极金属层短接时，器件栅源电容较大，能够减少开关震荡，抗冲击能力强，并能够降低反向传输电容与输入电容的比值，适合应用于电池管理系统以及电机控制等。

Description

一种SGT功率器件及其制作方法
技术领域
本发明属于半导体技术领域，涉及一种SGT功率器件及其制作方法。
背景技术
功率器件是一类用于电源管理、电能传输和高速开关控制等领域的器件。功率器件与普通的低频信号放大器件不同，其主要用途是在较高电压和电流下进行操作。
根据操作原理，功率器件可以分为结型场效应管(JFET)、金属氧化物半导体场效应管(MOSFET)、双极型晶体管(BJT)、晶闸管(SCR)等几种类型。按照承受电流和电压的能力不同，可以分为小信号功率器件、中等功率器件和大功率器件三类。
功率器件能够稳定地调节电能的输入和输出，为各种电力设备提供高效的电源管理功能。在电气控制系统中，功率器件可实现开/关、调节电压、控制互感器电流、驱动机电设备等多种操作。此外，在太阳能电池板上，功率器件还可以对不同的光照条件下输出的功率进行调整，提高太阳能的利用效率。
MOSFET功率器件中，沟槽型MOSFET主要用于低压(例如100V)领域，屏蔽栅沟槽(ShieldedGateTransistor，简称SGT)MOSFET主要用于中低压(例如200V)领域；超结MOSFET(SJ-MOSFET)主要用于高压(例如600V-800V)领域。
其中，屏蔽栅沟槽MOSFET功率器件是一种基于传统沟槽型MOSFET的一种改进型的沟槽型功率MOSFET，其基于电荷平衡技术理论，在传统的沟槽型MOSFET中加入额外的多晶硅场板进行电场调制从而提高耐压和降低导通电阻，具有导通电阻低、开关损耗小、频率特性好等特点。其屏蔽栅在漂移区中起到了体内场板的作用，使屏蔽栅沟槽MOSFET在比导通电阻R_(ON(SP))和品质因数(FOM＝Ron*Qg)等方面有着显著的优势，能有效提高系统的能源利用效率。所以屏蔽栅沟槽MOSFET作为开关器件应用于新能源电动车、新型光伏发电、节能家电等领域的电机驱动系统、逆变器系统及电源管理系统，是核心功率控制部件。
屏蔽栅沟槽MOSFET中，上层的栅极多晶硅连接到栅极，下层的屏蔽栅多晶硅连接到源极，其栅源电容通常是一定的，从而器件功能也比较单一。如何改进SGT功率器件的结构，使其栅源电容可调，从而使得器件能够具备不同性能，实现多功能应用，成为本领域技术人员亟待解决的一个重要技术问题。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种屏蔽栅沟槽型功率器件及其制作方法，用于解决现有功率器件功能比较单一的问题。
为实现上述目的及其他相关目的，本发明提供一种SGT功率器件，包括：
半导体层；
多个沟槽，位于所述半导体层中并在水平方向上间隔排列，所述沟槽自所述半导体层的顶面开口并往下延伸；
屏蔽栅多晶硅与调节栅多晶硅，位于所述沟槽中，所述调节栅多晶硅位于所述屏蔽栅多晶硅上方并与所述屏蔽栅多晶硅间隔设置；
栅极多晶硅，位于所述沟槽中，所述栅极多晶硅包括中间部及侧翼部，所述中间部位于所述调节栅多晶硅与所述屏蔽栅多晶硅之间，所述侧翼部位于所述调节栅多晶硅两侧并与所述中间部连接；
第一隔离层、第二隔离层、第三隔离层与栅介质层，所述第一隔离层位于所述沟槽的内壁与所述屏蔽栅多晶硅的外壁之间，所述第二隔离层位于所述屏蔽栅多晶硅与所述栅极多晶硅之间，所述第三隔离层位于所述调节栅多晶硅与所述栅极多晶硅之间，所述栅介质层位于所述沟槽的内壁与所述栅极多晶硅的外侧壁之间；
栅极金属层，位于所述半导体层上方并与所述栅极多晶硅电连接；
源极金属层，位于所述半导体层上方并与所述屏蔽栅多晶硅电连接。
可选地，所述调节栅多晶硅的顶面低于或齐平于所述侧翼部的顶面。
可选地，所述屏蔽栅多晶硅在垂直方向上的厚度大于所述侧翼部在垂直方向上的厚度。
可选地，所述第二隔离层在垂直方向上的厚度大于所述第三隔离层在垂直方向上的厚度。
可选地，所述调节栅多晶硅与所述栅极金属层电连接，或者所述调节栅多晶硅与所述屏蔽栅多晶硅或所述源极金属层电连接。
本发明还提供一种SGT功率器件的制作方法，包括以下步骤：
提供一半导体层，形成在水平方向上间隔排列的多个沟槽于所述半导体层中，所述沟槽自所述半导体层的顶面开口并往下延伸；
形成第一隔离层与屏蔽栅多晶硅于所述沟槽中，所述沟槽的内壁与所述屏蔽栅多晶硅之间通过所述第一隔离层间隔；
形成第二隔离层于所述沟槽中，所述第二隔离层覆盖所述屏蔽栅多晶硅的上表面；
形成栅介质层与栅极多晶硅于所述沟槽中，所述栅极多晶硅与所述屏蔽栅多晶硅之间通过所述第二隔离层间隔，所述栅极多晶硅与所述沟槽的内壁之间通过所述栅介质层间隔；
形成凹槽于所述栅极多晶硅中，所述凹槽自所述栅极多晶硅的顶面开口并往下延伸以将所述栅极多晶硅划分为中间部与侧翼部，所述侧翼部连接所述中间部的两端；
形成第三隔离层与调节栅多晶硅于所述凹槽中，所述凹槽的内壁与所述调节栅多晶硅的外壁之间通过所述第三隔离层间隔；
形成栅极金属层与源极金属层于所述半导体层上方，所述栅极金属层与所述栅极多晶硅电连接，所述源极金属层与所述屏蔽栅多晶硅电连接。
可选地，形成所述第二隔离层的方法包括高密度等离子化学气相沉积。
可选地，还包括以下步骤：
形成体区于所述沟槽两侧的所述半导体层的上表层；
形成源区于所述体区的上表层；
形成层间介质层于所述半导体层上方；
形成接触孔于所述层间介质层中；
其中，所述栅极金属层与所述源极金属层均形成于所述层间介质层上。
可选地，所述调节栅多晶硅的顶面低于或齐平于所述侧翼部的顶面。
可选地，所述调节栅多晶硅与所述栅极金属层电连接，或者所述调节栅多晶硅与所述屏蔽栅多晶硅或所述源极金属层电连接。
如上所述，本发明的SGT功率器件中，沟槽中不仅具有栅极多晶硅与屏蔽栅多晶硅，还具有调节栅多晶硅，其中，调节栅多晶硅位于屏蔽栅多晶硅上方，栅极多晶硅包括中间部及侧翼部，中间部位于调节栅多晶硅与屏蔽栅多晶硅之间，侧翼部位于调节栅多晶硅两侧并与中间部连接。通过灵活应用本发明的屏蔽栅沟槽型功率器件中的调节栅多晶硅的电连接方式，可以实现不同性能的器件，其中，当调节栅多晶硅与栅极金属层短接时，器件栅源电容Cgs较小，能够快速开关，适合高频应用；当调节栅多晶硅与屏蔽栅多晶硅或源极金属层短接时，器件栅源电容Cgs较大，能够减少开关震荡，抗冲击能力强，并能够降低反向传输电容与输入电容的比值Crss/Ciss，适合应用于电池管理系统(Battery ManagementSystem，简称BMS)以及电机控制等。
附图说明
图1显示为本发明的SGT功率器件的一种示例剖面结构示意图。
图2显示为本发明的SGT功率器件的制作方法的工艺流程图。
图3显示为本发明的SGT功率器件的制作方法淀积一掩膜层于半导体层上后所呈现的结构示意图。
图4显示为本发明的SGT功率器件的制作方法形成沟槽后所呈现的结构示意图。
图5显示为本发明的SGT功率器件的制作方法生长第一氧化层并淀积第一多晶硅层后所呈现的结构示意图。
图6显示为本发明的SGT功率器件的制作方法形成屏蔽栅多晶硅后所呈现的结构示意图。
图7显示为本发明的SGT功率器件的制作方法形成第二氧化层于沟槽中并平坦化后所呈现的结构示意图。
图8显示为本发明的SGT功率器件的制作方法回刻第二氧化层以得到第二隔离层并形成栅介质层与栅极多晶硅于沟槽中后所呈现的结构示意图。
图9显示为本发明的SGT功率器件的制作方法形成具有开口的掩膜层后所呈现的结构示意图。
图10显示为本发明的SGT功率器件的制作方法形成凹槽、第三隔离层与调节栅多晶硅后所呈现的结构示意图。
元件标号说明
1 半导体层
2 沟槽
3 屏蔽栅多晶硅
4 调节栅多晶硅
5 栅极多晶硅
501 中间部
502 侧翼部
6 第一隔离层
7 第二隔离层
8 第三隔离层
9 栅介质层
10 掩膜层
11 第一氧化层
12 第一多晶硅层
13 第二氧化层
14 第三氧化层
15 掩膜层
S1～S7 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例中提供一种SGT功率器件，请参阅图1，显示为该SGT沟槽型功率器件的一种示例剖面结构示意图，包括半导体层1、沟槽2、屏蔽栅多晶硅3、调节栅多晶硅4与栅极多晶硅5，其中，所述沟槽2的数量为多个(图1中仅示出其中一个)，多个所述沟槽2位于所述半导体层1中并在水平方向上间隔排列，所述沟槽2自所述半导体层1的顶面开口并往下延伸，所述屏蔽栅多晶硅3、所述调节栅多晶硅4与所述栅极多晶硅5均位于所述沟槽2中，所述调节栅多晶硅4位于所述屏蔽栅多晶硅3上方并与所述屏蔽栅多晶硅3间隔设置，所述栅极多晶硅5包括中间部501及侧翼部502，所述中间部501位于所述调节栅多晶硅4与所述屏蔽栅多晶硅3之间，所述侧翼部502位于所述调节栅多晶硅4两侧并与所述中间部501连接。
具体的，所述半导体层1可以是单层结构或多层结构，例如可以是单一衬底，也可以是单一衬底与其上外延层组成的叠层结构，其中，衬底和/或外延层的材质、掺杂类型及掺杂浓度可以根据需要进行选择，此处不作过分限制，例如衬底材质可以选自硅、锗硅、III-V族化合物、碳化硅或其它合适的半导体材料，其掺杂类型可以是N型或P型。本实施例中，所述半导体层1以N型掺杂硅为例。
具体的，所述沟槽2的深度可以根据具体的器件性能需求进行设置。
具体的，所述SGT功率器件还包括位于所述沟槽2中的第一隔离层6、第二隔离层7、第三隔离层8与栅介质层9，所述第一隔离层6位于所述沟槽2的内壁与所述屏蔽栅多晶硅3的外壁之间，所述第二隔离层7位于所述屏蔽栅多晶硅3与所述栅极多晶硅5之间，所述第三隔离层8位于所述调节栅多晶硅4与所述栅极多晶硅5之间，所述栅介质层9位于所述沟槽2的内壁与所述栅极多晶硅5的外侧壁之间。
作为示例，所述第一隔离层6、所述第二隔离层7与所述第三隔离层8可以选用氧化硅或其它合适的绝缘材料，其中，所述第一隔离层6充当场氧层，用于电隔离所述半导体层1与所述屏蔽栅多晶硅3，所述第二隔离层7用于电隔离所述屏蔽栅多晶硅3与所述栅极多晶硅5，所述第三隔离层8用于电隔离所述调节栅多晶硅4与所述栅极多晶硅5。
作为示例，所述栅介质层9可以选用氧化硅或其它合适的材料，其厚度可以根据具体的器件性能需求进行设置。
具体的，所述SGT功率器件还包括栅极金属层(未图示)、源极金属层(未图示)及漏极金属层(未图示)，所述栅极金属层位于所述半导体层1上方并与所述栅极多晶硅5电连接，所述源极金属层位于所述半导体层1上方并与所述屏蔽栅多晶硅3电连接，所述漏极金属层位于所述半导体层1的下表面。
作为示例，所述栅极金属层与所述源极金属层可以根据需要位于同一层金属，也可以位于不同层金属。所述栅极金属层、所述源极金属层及所述漏极金属层的材质可以选用铝或其它合适的导电金属材料。
在一些实施例中，所述调节栅多晶硅4与所述栅极金属层短接，这种情况下，所述调节栅多晶硅4充当栅极多晶硅的一部分，此时的器件类似于采用平板型栅极多晶硅的器件，器件栅源电容Cgs较小，能够快速开关，适合高频应用。
在一些实施例中，所述调节栅多晶硅4与所述屏蔽栅多晶硅3或所述源极金属层短接，这种情况下，所述调节栅多晶硅4构成源极多晶硅的一部分，器件栅源电容Cgs不仅包括所述栅极多晶硅5与所述屏蔽栅多晶硅3之间的电容，还包括所述栅极多晶硅5与所述调节栅多晶硅4之间的电容，使得器件栅源电容Cgs较大，能够减少开关震荡，抗冲击能力强，并能够降低反向传输电容与输入电容的比值Crss/Ciss，适合应用于电池管理系统(BatteryManagement System，简称BMS)以及电机控制等。
具体的，本实施例的SGT功率器件中，由于所述栅极多晶硅5包括位于所述调节栅多晶硅4下方的中间部501及位于所述调节栅多晶硅4两侧并与所述中间部501连接的侧翼部502，使得所述栅极多晶硅5的横截面呈类U型，构成对所述调节栅多晶硅4的包裹，当所述调节栅多晶硅4与所述屏蔽栅多晶硅3短接时，不仅额外增加了器件栅源电容Cgs的组成部分(即所述栅极多晶硅5与所述屏蔽栅多晶硅3之间的电容)，且由于所述栅极多晶硅5的横截面呈类U型，相对于平板型栅极多晶硅结构，类U型的所述栅极多晶硅5与源极多晶硅(此时所述调节栅多晶硅4作为源极多晶硅的一部分)具有更大的相对面积，从而使得器件的栅源寄生电容大幅增加。
具体的，所述调节栅多晶硅4的顶面的具体位置影响所述栅极多晶硅5与所述调节栅多晶硅4的相对面积，进而在所述调节栅多晶硅4与所述屏蔽栅多晶硅3或所述源极金属层短接的情形下影响器件栅源电容Cgs的大小，其中，所述调节栅多晶硅4的顶面越低，器件栅源电容Cgs越小。本发明中，所述调节栅多晶硅4的顶面所处位置的深度可以根据需要进行调整，例如所述调节栅多晶硅4的顶面可以低于或齐平于所述栅极多晶硅5的所述侧翼部502的顶面。
具体的，所述屏蔽栅多晶硅3在垂直方向上的厚度可以根据应用需求进行调整，例如所述屏蔽栅多晶硅3在垂直方向上的厚度大于所述栅极多晶硅5的侧翼部502在垂直方向上的厚度，本实施例中，所述屏蔽栅多晶硅3在垂直方向上的厚度优选为大于所述沟槽2深度的一半，以保证屏蔽栅沟槽功率器件的耐压性能和低的导通电阻。
具体的，所述第二隔离层7在垂直方向上的厚度及所述第三隔离层8在垂直方向上的厚度可以根据应用需求进行调整，例如所述第二隔离层7在垂直方向上的厚度大于所述第三隔离层8在垂直方向上的厚度。其中，将所述调节栅多晶硅4与所述栅极多晶硅5短接时是为了快开关应用，要求栅源间电容较小，因此，所述第二隔离层7的厚度需要较厚(栅极多晶硅与源极多晶硅之间介质厚度越薄，栅源电容越大)。而将所述调节栅多晶硅4与所述屏蔽栅多晶硅3短接时是为了慢开关应用，减少开关震荡，因此要求栅源间电容较大，从而要求所述第三隔离层8的厚度较薄。所述第二隔离层7与所述第三隔离层8的具体厚度可以根据具体的性能参数需求进行设计，此处不做具体限定。
如上所述，本实施例的SGT功率器件中，沟槽中不仅具有栅极多晶硅与屏蔽栅多晶硅，还具有调节栅多晶硅，通过灵活运用调节栅多晶硅的电连接方式，可以实现不同性能的器件。
实施例二
本实施例中提供一种SGT功率器件的制作方法，请参阅图2，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一半导体层，形成在水平方向上间隔排列的多个沟槽于所述半导体层中，所述沟槽自所述半导体层的顶面开口并往下延伸；
S2：形成第一隔离层与屏蔽栅多晶硅于所述沟槽中，所述沟槽的内壁与所述屏蔽栅多晶硅之间通过所述第一隔离层间隔；
S3：形成第二隔离层于所述沟槽中，所述第二隔离层覆盖所述屏蔽栅多晶硅的上表面；
S4：形成栅介质层与栅极多晶硅于所述沟槽中，所述栅极多晶硅与所述屏蔽栅多晶硅之间通过所述第二隔离层间隔，所述栅极多晶硅与所述沟槽的内壁之间通过所述栅介质层间隔；
S5：形成凹槽于所述栅极多晶硅中，所述凹槽自所述栅极多晶硅的顶面开口并往下延伸以将所述栅极多晶硅划分为中间部与侧翼部，所述侧翼部连接所述中间部的两端；
S6：形成第三隔离层与调节栅多晶硅于所述凹槽中，所述凹槽的内壁与所述调节栅多晶硅的外壁之间通过所述第三隔离层间隔；
S7：形成栅极金属层与源极金属层于所述半导体层上方，所述栅极金属层与所述栅极多晶硅电连接，所述源极金属层与所述屏蔽栅多晶硅电连接。
首先请参阅图3-图4，执行所述步骤S1：提供一半导体层1，形成在水平方向上间隔排列的多个沟槽2于所述半导体层1中，所述沟槽2自所述半导体层1的顶面开口并往下延伸。
作为示例，所述半导体层1可以是单层结构或多层结构，例如可以是单一衬底，也可以是单一衬底与其上外延层组成的叠层结构，其中，衬底和/或外延层的材质、掺杂类型及掺杂浓度可以根据需要进行选择，此处不作过分限制，例如衬底材质可以选自硅、锗硅、III-V族化合物、碳化硅或其它合适的半导体材料，其掺杂类型可以是N型或P型。本实施例中，所述半导体层1以N型掺杂硅为例。
作为示例，如图3所示，先淀积一掩膜层10于所述半导体层1上，所述掩膜层10可以选用氧化硅层、氮化硅层或其它合适的材料层。
如图4所示，采用光刻、刻蚀等半导体图形化工艺在所述掩膜层10中形成开口，并基于具有开口的所述掩膜层10刻蚀所述半导体层1以得到所述沟槽2。所述沟槽2的深度可以根据具体的器件性能需求进行设置。
再请参阅图5-图6，执行所述S2：形成第一隔离层6与屏蔽栅多晶硅3于所述沟槽2中，所述沟槽2的内壁与所述屏蔽栅多晶硅3之间通过所述第一隔离层6间隔。
作为示例，所述第一隔离层6可以选用氧化硅或其它合适的绝缘材料，其中，所述第一隔离层6充当场氧层，用于电隔离所述半导体层1与所述屏蔽栅多晶硅3
作为示例，如图5所示，先去除所述掩膜层10(见图4)，然后生长第一氧化层11并淀积第一多晶硅层12，所述第一氧化层11覆盖所述沟槽2的侧壁与底面，并覆盖所述半导体层1的上表面，所述第一多晶硅12填充进所述沟槽2内剩余的空间并覆盖所述第一氧化层11位于所述沟槽2外的部分的上表面。
如图6所示，平坦化所述第一多晶硅层12直至所述第一多晶硅层12的上表面与所述半导体层1的上表面齐平或大致齐平，采用光刻、刻蚀等半导体图形化工艺回刻预设区域的所述第一多晶硅层12以得到位于所述沟槽2中的所述屏蔽栅多晶硅3，所述屏蔽栅多晶硅3的顶面低于所述半导体层1的顶面。
作为示例，采用光刻、刻蚀等半导体图形化工艺回刻预设区域的所述第一多晶硅层12时，所述沟槽2中还有一部分区域的所述第一多晶硅层12被光刻胶或其它掩膜层遮蔽的而不被刻蚀，这一部分不被刻蚀的所述第一多晶硅层12的顶面仍与所述半导体层1的上表面齐平或大致齐平，作为所述屏蔽栅多晶硅3的引出部，后续所述屏蔽栅多晶硅3通过该引出部及位于该引出部上的接触孔电连接源极金属层。
具体的，所述第一氧化层11位于所述沟槽2的内壁与所述屏蔽栅多晶硅3之间的部分至少作为所述第一隔离层6的一部分。
再请参阅图7与图8，执行所述步骤S3与所述步骤S4：形成第二隔离层7、栅介质层9与栅极多晶硅5于所述沟槽2中，所述第二隔离层7覆盖所述屏蔽栅多晶硅3的上表面，所述栅极多晶硅5与所述屏蔽栅多晶硅3之间通过所述第二隔离层7间隔，所述栅极多晶硅5与所述沟槽2的内壁之间通过所述栅介质层9间隔。
作为示例，所述第二隔离层7可以选用氧化硅或其它合适的绝缘材料，其中，所述第二隔离层7用于电隔离所述栅极多晶硅5与所述屏蔽栅多晶硅3；所述栅介质层9可以选用氧化硅或其它合适的材料，其厚度可以根据具体的器件性能需求进行设置。
作为示例，如图7所示，先采用高密度等离子化学气相沉积(HDP CVD)法形成第二氧化层13于所述沟槽2中及所述沟槽2外的所述第一氧化层11上表面，然后通过化学机械研磨(CMP)法平坦化所述第二氧化层13直至所述第二氧化层13的上表面与所述半导体层1的上表面齐平或大致齐平，此时，所述第一氧化层11位于所述沟槽2外的部分也被去除。
如图8所示，继续采用涂胶、曝光、显影、湿法刻蚀等半导体工艺回刻所述第二氧化层13至预设厚度以得到所述第二隔离层7，此时所述第一氧化层11也被回刻一部分以使所述沟槽2的部分侧部显露，剩余的所述第一氧化层11作为所述第一隔离层6，然后去除光刻胶，再采用热氧化法或其它合适的方法生长第三氧化层14，本实施例中，所述第三氧化层14生长于所述沟槽2的裸露侧壁及所述半导体层1的上表面，其中，所述第三氧化层14生长于所述沟槽2的裸露侧壁的部分作为所述栅介质层9，而后淀积第二多晶硅层于所述沟槽2中及所述半导体层1上方，并回刻所述第二多晶硅层直至所述第二多晶硅层的上表面与所述半导体层1的上表面齐平或大致齐平，从而得到位于所述沟槽2中的栅极多晶硅5。
需要指出的是，所述第三氧化层14位于所述半导体层1上表面的部分可以根据需要保留或去除。本实施例中，保留所述第三氧化层14位于所述半导体层1上表面的部分以在后续工艺过程中保护所述半导体层1的上表面。
再请参阅图9-图10，执行所述步骤S5与所述步骤S6：形成凹槽于所述栅极多晶硅5中，所述凹槽自所述栅极多晶硅的顶面开口并往下延伸以将所述栅极多晶硅5划分为中间部501与侧翼部502，所述侧翼部502连接所述中间部501的两端，然后形成第三隔离层8与调节栅多晶硅4于所述凹槽中，所述凹槽的内壁与所述调节栅多晶硅4的外壁之间通过所述第三隔离层8间隔。
作为示例，如图9所示，先淀积一掩膜层15于所述半导体层1上，所述掩膜层15可以选用氮化硅层、氧化硅层或其它合适的材料层，然后采用光刻、刻蚀等半导体图形化工艺在所述掩膜层15中形成开口。
如图10所示，基于具有开口的所述掩膜层15刻蚀所述栅极多晶硅5以得到所述凹槽，所述凹槽将所述栅极多晶硅5划分为所述中间部501及位于所述中间部501两端的侧翼部502组成，使得所述栅极多晶硅5的截面呈类U型。然后采用热氧化法或其它合适的方法形成第四氧化层于所述凹槽的内壁以得到所述第三隔离层8，然后淀积第三多晶硅层于所述沟槽2中及所述半导体层1上方，并回刻所述第三多晶硅层直至所述第三多晶硅层的上表面与所述半导体层1的上表面齐平或大致齐平，从而得到位于所述沟槽2中的调节栅多晶硅4。
接着再执行所述步骤S7：形成栅极金属层(未图示)与源极金属层(未图示)于所述半导体层1上方，所述栅极金属层与所述栅极多晶硅5电连接，所述源极金属层与所述屏蔽栅多晶硅3电连接。
作为示例，先采用离子注入法形成体区(例如P型掺杂区)于所述沟槽2两侧的所述半导体层1的上表层，再采用离子注入法形成源区(例如浓度更高的N型掺杂区)于所述体区的上表层，接着淀积层间介质层于所述半导体层1上方，并采用光刻、刻蚀等半导体图形化工艺形成接触孔于所述层间介质层中，并形成导电插塞(例如W栓)于所述接触孔中，最后形成金属层于所述层间介质层上并图形化以得到栅极金属层与源极金属层，本实施例中，还形成漏极金属层于所述半导体层1的下表面。
作为示例，所述栅极金属层与所述源极金属层可以根据需要位于同一层金属，也可以位于不同层金属。所述栅极金属层、所述源极金属层及所述漏极金属层的材质可以选用铝或其它合适的导电金属材料。
可选地，所述调节栅多晶硅的顶面低于或齐平于所述侧翼部的顶面。
可选地，所述调节栅多晶硅与所述栅极金属层电连接，或者所述调节栅多晶硅与所述屏蔽栅多晶硅或所述源极金属层电连接。
在一些实施例中，将所述调节栅多晶硅4与所述栅极金属层短接，这种情况下，制作得到的SGT功率器件中，所述调节栅多晶硅4充当栅极多晶硅的一部分，此时的器件类似于采用平板型栅极多晶硅的器件，器件栅源电容Cgs较小，能够快速开关，适合高频应用。
在一些实施例中，将所述调节栅多晶硅4与所述屏蔽栅多晶硅3或所述源极金属层短接，这种情况下，制作得到的SGT功率器件中，所述调节栅多晶硅4构成源极多晶硅的一部分，器件栅源电容Cgs不仅包括所述栅极多晶硅5与所述屏蔽栅多晶硅3之间的电容，还包括所述栅极多晶硅5与所述调节栅多晶硅4之间的电容，使得器件栅源电容Cgs较大，能够减少开关震荡，抗冲击能力强，并能够降低反向传输电容与输入电容的比值Crss/Ciss，适合应用于电池管理系统(Battery Management System，简称BMS)以及电机控制等。
具体的，所述调节栅多晶硅4的顶面所处位置的深度可以根据需要进行调整，例如所述调节栅多晶硅4的顶面可以低于或齐平于所述栅极多晶硅5的所述侧翼部502的顶面。所述第二隔离层7在垂直方向上的厚度及所述第三隔离层8在垂直方向上的厚度也可以根据应用需求进行调整，例如所述第二隔离层7在垂直方向上的厚度大于所述第三隔离层8在垂直方向上的厚度。
如上所述，本实施例的SGT功率器件中的制作方法工艺简单，制作得到的SGT功率器件的沟槽中不仅具有栅极多晶硅与屏蔽栅多晶硅，还具有调节栅多晶硅，通过灵活运用调节栅多晶硅的电连接方式，可以实现不同性能的器件。
综上所述，本发明的SGT功率器件中，沟槽中不仅具有栅极多晶硅与屏蔽栅多晶硅，还具有调节栅多晶硅，其中，调节栅多晶硅位于屏蔽栅多晶硅上方，栅极多晶硅包括中间部及侧翼部，中间部位于调节栅多晶硅与屏蔽栅多晶硅之间，侧翼部位于调节栅多晶硅两侧并与中间部连接。通过灵活应用本发明的屏蔽栅沟槽型功率器件中的调节栅多晶硅的电连接方式，可以实现不同性能的器件，其中，当调节栅多晶硅与栅极金属层短接时，器件栅源电容Cgs较小，能够快速开关，适合高频应用；当调节栅多晶硅与屏蔽栅多晶硅或源极金属层短接时，器件栅源电容Cgs较大，能够减少开关震荡，抗冲击能力强，并能够降低反向传输电容与输入电容的比值Crss/Ciss，适合应用于电池管理系统(Battery ManagementSystem，简称BMS)以及电机控制等。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种SGT功率器件，其特征在于，包括：
半导体层；
多个沟槽，位于所述半导体层中并在水平方向上间隔排列，所述沟槽自所述半导体层的顶面开口并往下延伸；
屏蔽栅多晶硅与调节栅多晶硅，位于所述沟槽中，所述调节栅多晶硅位于所述屏蔽栅多晶硅上方并与所述屏蔽栅多晶硅间隔设置；
栅极多晶硅，位于所述沟槽中，所述栅极多晶硅包括中间部及侧翼部，所述中间部位于所述调节栅多晶硅与所述屏蔽栅多晶硅之间，所述侧翼部位于所述调节栅多晶硅两侧并与所述中间部连接；
第一隔离层、第二隔离层、第三隔离层与栅介质层，所述第一隔离层位于所述沟槽的内壁与所述屏蔽栅多晶硅的外壁之间，所述第二隔离层位于所述屏蔽栅多晶硅与所述栅极多晶硅之间，所述第三隔离层位于所述调节栅多晶硅与所述栅极多晶硅之间，所述栅介质层位于所述沟槽的内壁与所述栅极多晶硅的外侧壁之间；
栅极金属层，位于所述半导体层上方并与所述栅极多晶硅电连接；
源极金属层，位于所述半导体层上方并与所述屏蔽栅多晶硅电连接。
2.根据权利要求1所述的SGT功率器件，其特征在于：所述调节栅多晶硅的顶面低于或齐平于所述侧翼部的顶面。
3.根据权利要求1所述的SGT功率器件，其特征在于：所述屏蔽栅多晶硅在垂直方向上的厚度大于所述侧翼部在垂直方向上的厚度。
4.根据权利要求1所述的SGT功率器件，其特征在于：所述第二隔离层在垂直方向上的厚度大于所述第三隔离层在垂直方向上的厚度。
5.根据权利要求1所述的SGT功率器件，其特征在于：所述调节栅多晶硅与所述栅极金属层电连接，或者所述调节栅多晶硅与所述屏蔽栅多晶硅或所述源极金属层电连接。
6.一种SGT功率器件的制作方法，其特征在于，包括以下步骤：
提供一半导体层，形成在水平方向上间隔排列的多个沟槽于所述半导体层中，所述沟槽自所述半导体层的顶面开口并往下延伸；
形成第一隔离层与屏蔽栅多晶硅于所述沟槽中，所述沟槽的内壁与所述屏蔽栅多晶硅之间通过所述第一隔离层间隔；
形成第二隔离层于所述沟槽中，所述第二隔离层覆盖所述屏蔽栅多晶硅的上表面；
形成栅介质层与栅极多晶硅于所述沟槽中，所述栅极多晶硅与所述屏蔽栅多晶硅之间通过所述第二隔离层间隔，所述栅极多晶硅与所述沟槽的内壁之间通过所述栅介质层间隔；
形成凹槽于所述栅极多晶硅中，所述凹槽自所述栅极多晶硅的顶面开口并往下延伸以将所述栅极多晶硅划分为中间部与侧翼部，所述侧翼部连接所述中间部的两端；
形成第三隔离层与调节栅多晶硅于所述凹槽中，所述凹槽的内壁与所述调节栅多晶硅的外壁之间通过所述第三隔离层间隔；
形成栅极金属层与源极金属层于所述半导体层上方，所述栅极金属层与所述栅极多晶硅电连接，所述源极金属层与所述屏蔽栅多晶硅电连接。
7.根据权利要求6所述的SGT功率器件的制作方法，其特征在于：形成所述第二隔离层的方法包括高密度等离子化学气相沉积。
8.根据权利要求6所述的SGT功率器件的制作方法，其特征在于，还包括以下步骤：
形成体区于所述沟槽两侧的所述半导体层的上表层；
形成源区于所述体区的上表层；
形成层间介质层于所述半导体层上方；
形成接触孔于所述层间介质层中；
其中，所述栅极金属层与所述源极金属层均形成于所述层间介质层上。
9.根据权利要求6所述的SGT功率器件的制作方法，其特征在于：所述调节栅多晶硅的顶面低于或齐平于所述侧翼部的顶面。
10.根据权利要求6所述的SGT功率器件的制作方法，其特征在于：所述调节栅多晶硅与所述栅极金属层电连接，或者所述调节栅多晶硅与所述屏蔽栅多晶硅或所述源极金属层电连接。
CN202310973771.8A 2023-08-03 2023-08-03 一种sgt功率器件及其制作方法 Pending CN116884972A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310973771.8A CN116884972A (zh) 2023-08-03 2023-08-03 一种sgt功率器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310973771.8A CN116884972A (zh) 2023-08-03 2023-08-03 一种sgt功率器件及其制作方法

Publications (1)

Publication Number Publication Date
CN116884972A true CN116884972A (zh) 2023-10-13

Family

ID=88268048

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310973771.8A Pending CN116884972A (zh) 2023-08-03 2023-08-03 一种sgt功率器件及其制作方法

Country Status (1)

Country Link
CN (1) CN116884972A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117727620A (zh) * 2024-02-06 2024-03-19 深圳市顾邦半导体科技有限公司 一种屏蔽栅功率器件制备方法和屏蔽栅功率器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117727620A (zh) * 2024-02-06 2024-03-19 深圳市顾邦半导体科技有限公司 一种屏蔽栅功率器件制备方法和屏蔽栅功率器件
CN117727620B (zh) * 2024-02-06 2024-04-12 深圳市顾邦半导体科技有限公司 一种屏蔽栅功率器件制备方法和屏蔽栅功率器件

Similar Documents

Publication Publication Date Title
CN203325907U (zh) 绝缘栅半导体装置结构
US7098500B2 (en) Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge
CN112713184B (zh) 具有屏蔽栅的沟槽栅mosfet及其制造方法
US6906380B1 (en) Drain side gate trench metal-oxide-semiconductor field effect transistor
TWI471942B (zh) 半導體裝置及其製造方法
US20060091455A1 (en) Trench MOSFET and method of manufacturing same
CN112864018B (zh) 沟槽型场效应晶体管结构及其制备方法
JP2000252468A (ja) 埋め込みゲートを有するｍｏｓゲート装置およびその製造方法
US20050275025A1 (en) Semiconductor component and method for its production
CN116884972A (zh) 一种sgt功率器件及其制作方法
CN113130633B (zh) 沟槽型场效应晶体管结构及其制备方法
CN117727634B (zh) 金属氧化物半导体器件及其制备方法
CN112652652A (zh) 沟槽型场效应晶体管结构及其制备方法
CN114141621A (zh) 具有分裂栅的载流子存储槽栅双极型晶体管及其制备方法
CN116844964A (zh) 一种屏蔽栅沟槽mos结构及其制备方法
KR20010051900A (ko) 전력 스위치로 사용하기 위한 ＳｉＣ ＮＭＯＳＦＥＴ 및그 제조 방법
CN112802754B (zh) 一种隔离栅沟槽型mosfet器件及其制造方法
CN116884974A (zh) 一种多功能sgt功率器件及其制作方法
CN116884973A (zh) 一种屏蔽栅沟槽型功率器件及其制作方法
CN117116941A (zh) 一种多功能屏蔽栅沟槽型功率器件及其制作方法
US20220254906A1 (en) Silicon carbide semiconductor device and power converter
CN113690301B (zh) 半导体器件及其制备方法
CN116190451B (zh) 栅源结构及制造方法、非对称沟槽型mosfet及制造方法
CN118073206A (zh) 半导体器件的制备方法及半导体器件
CN118156290A (zh) 横向扩散金属氧化物半导体器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination