CN112838009A - 屏蔽栅沟槽功率器件的制造方法 - Google Patents
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Abstract
在本发明提供的一种屏蔽栅沟槽功率器件的制造方法，通过执行第一干法刻蚀工艺以去除部分所述栅极材料层，以及执行第二干法刻蚀工艺以形成栅极，其中，所述第一干法刻蚀工艺为各向异性刻蚀；所述第二干法刻蚀工艺为各向同性刻蚀；各向同性刻蚀工艺，减少了垂直方向上的刻蚀作用，极大缓解了多晶硅上表面的凹陷，增大了多晶硅栅极的剩余厚度，减轻了后续连接孔刻穿多晶硅栅极的风险，同时由于各向同性刻蚀较小的偏置电压，反应离子气体对多晶硅表面的轰击作用变弱，减少了多晶硅表面粗糙度，提高了屏蔽栅沟槽功率器件的性能。
Description
技术领域
本发明涉及集成电路制造领域，特别涉及一种屏蔽栅沟槽功率器件的制造方法。
背景技术
沟槽金属氧化物半导体场效应晶体管(Trench MOSFET)是一种垂直结构功率器件，因其输入阻抗高、驱动功率低等特点，在电子管理模块、汽车电子、通讯产品等领域具有广泛应用。
在分裂栅/屏蔽栅型沟槽(Split Gate Trench)MOSFET的制作过程中，需要在深沟槽内形成两层多晶硅栅极结构，通常采用如下步骤：首先，通过蚀刻技术在衬底中形成深沟槽；接着，在深沟槽内沉积第一层多晶硅；接着，对深沟槽内的多晶硅进行干法蚀刻，去除表面的多晶硅和深沟槽内的一部分多晶硅；接着，通过热氧化生成一层栅氧化层；接着，沉积第二层多晶硅将深沟槽再次填满；然后通过干法刻蚀的方法，去除衬底表面的多晶硅，沟槽内留下的多晶硅作为栅极。然而，由于多晶硅生长方法上的局限，沉积的第二层多晶硅上表面容易出现凹陷(对应硅槽位置)，以及，由于对多晶硅的干法刻蚀为各向异性，多晶硅上表面的凹陷会传递下来，造成多晶硅栅极厚度变薄，增大了后续的连接孔刻蚀(Contact-Etch)工艺将多晶硅栅极刻蚀穿透的风险，造成器件失效。同时由于各向异性刻蚀采用了较大的偏置电压，反应离子气体对多晶硅表面有较强的轰击作用，导致多晶硅表面粗糙度增大，也会对器件的性能造成较大的影响。
发明内容
本发明的目的在于提供一种屏蔽栅沟槽功率器件的制造方法，以解决各向异性干法刻蚀导致多晶硅栅极厚度变薄的问题。
本发明的另一目的在于提供一种屏蔽栅沟槽功率器件的制造方法，以解决多晶硅表面粗糙度增大的问题。
为解决上述技术问题，本发明提供一种屏蔽栅沟槽功率器件的制造方法，包括：
提供衬底，所述衬底中形成有沟槽和栅极材料层，所述栅极材料层覆盖所述衬底并填满所述沟槽，并且所述沟槽上方的栅极材料层具有凹陷；
执行第一干法刻蚀工艺以去除部分所述栅极材料层，其中，所述第一干法刻蚀工艺为各向异性刻蚀；以及，
执行第二干法刻蚀工艺以形成栅极，其中，所述第二干法刻蚀工艺为各向同性刻蚀。
可选的，所述第二干法刻蚀工艺的偏置电压小于所述第一干法刻蚀工艺的偏置电压。
可选的，所述第一干法刻蚀工艺的刻蚀气体为SF6和Cl2，所述第二干法刻蚀工艺的刻蚀气体为HBr、Cl2、CF4。
可选的，所述第一干法刻蚀工艺的偏置电压100Vb-150Vb，所述第二干法刻蚀工艺的偏置电压30Vb-50Vb。
可选的，所述栅极材料层表面还生长有自然氧化层，在执行第一干法刻蚀工艺之前还包括：执行第三干法刻蚀工艺，以去除所述栅极材料层表面的自然氧化层。
可选的，所述第三干法刻蚀工艺的刻蚀气体为CF4，所述第三干法刻蚀工艺的偏置电压150Vb-200Vb。
可选的，在执行第二干法刻蚀工艺之后，在形成栅极之前还包括：执行第四干法刻蚀工艺，对表面残留的所述栅极材料层进行过刻蚀。
可选的，所述第四干法刻蚀工艺的刻蚀气体为HBr、Cl2，所述第四干法刻蚀工艺的偏置电压30Vb-50Vb。
可选的，所述沟槽中还形成有第一介质层和屏蔽栅，所述第一介质层覆盖所述沟槽的底壁和侧壁，所述屏蔽栅形成在所述第一介质层上，所述屏蔽栅上形成有第二介质层，所述第二介质层覆盖所述屏蔽栅和所述沟槽的侧壁，所述第二介质层上形成有所述栅极材料层。
可选的，其特征在于，所述栅极材料层的材质是多晶硅，利用炉管工艺形成。
与现有技术相比，本发明的有益效果如下：
在本发明提供的屏蔽栅沟槽功率器件的制造方法中，执行第一干法刻蚀工艺去除部分所述栅极材料层，执行第二干法刻蚀工艺形成栅极，其中，第一干法刻蚀工艺为各向异性刻蚀，第二干法刻蚀工艺为各向同性刻蚀，各向同性刻蚀工艺减少了垂直方向上的刻蚀作用，缓解了多晶硅上表面的凹陷，增大了多晶硅栅极的剩余厚度，减轻了后续连接孔刻穿多晶硅栅极的风险，以及，由于各向同性刻蚀采用较小的偏置电压，反应离子气体对多晶硅表面的轰击作用变弱，减少了多晶硅表面粗糙度，提高了屏蔽栅沟槽功率器件的性能。
附图说明
图1是本发明实施例的屏蔽栅沟槽功率器件的制造方法流程示意图；
图2至图4是本发明实施例的屏蔽栅沟槽功率器件制造方法对应的结构示意图；
图5是现有技术中的屏蔽栅沟槽功率器件的栅极形貌SEM图；
图6是本发明实施例中的屏蔽栅沟槽功率器件的栅极形貌SEM图；
附图标记，
1-栅极；10-衬底，11-第一介质层，12-屏蔽栅，13-第二介质层，14-栅极材料层，15-凹陷，14a-栅极。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种屏蔽栅沟槽功率器件的制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1所示，本发明实施例提供一种屏蔽栅沟槽功率器件的制造方法，所述方法包括如下步骤：
步骤S10，提供衬底，所述衬底中形成有沟槽和栅极材料层，所述栅极材料层覆盖所述衬底并填满所述沟槽，并且所述沟槽上方的栅极材料层具有凹陷；
步骤S20，执行第一干法刻蚀工艺以去除部分所述栅极材料层，其中，所述第一干法刻蚀工艺为各向异性刻蚀；
步骤S30，执行第二干法刻蚀工艺以形成栅极，其中，所述第二干法刻蚀工艺为各向同性刻蚀。
图2至图4是本发明实施例的屏蔽栅沟槽功率器件制造方法对应的结构示意图；下面结合附图2～图4对本实施例提供的屏蔽栅沟槽功率器件制造方法其各个步骤进行详细说明。
请参考图2，在步骤S10中，提供衬底10，所述衬底10中形成有沟槽和栅极材料层14，所述栅极材料层14覆盖所述衬底10并填满所述沟槽，并且所述沟槽上方的栅极材料层14具有凹陷15。
所述沟槽中还形成有第一介质层11和屏蔽栅12。所述第一介质层11覆盖所述沟槽的底壁和侧壁。所述屏蔽栅12形成在所述第一介质层11上。所述屏蔽栅12上形成有第二介质层13，所述第二介质层13用于隔离所述屏蔽栅12和所述栅极材料层14，所述第二介质层13覆盖所述屏蔽栅12和所述沟槽的侧壁，但本领域技术人员应理解，第二介质层13在覆盖沟槽的侧壁及底部的同时还可以延伸覆盖于衬底10的表面。所述第二介质层13上形成有栅极材料层14，所述栅极材料层14覆盖所述衬底10的表面并填满所述沟槽。
所述衬底10可以包括半导体材料、绝缘材料、导体材料或者它们的任意组合，其可以为单层结构，也可以包括多层结构。因此，衬底10可以是诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它的III/V或II/VI化合物半导体的半导体材料，也可以包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
所述衬底10表面可以形成有外延层，沟槽形成于外延层中。沟槽的截面形状可以为矩形或倒梯形，其底部拐角处的形状可以为圆弧形或直角形。
所述第一介质层11和第二介质层13的材质可以是相同的，本实施例中均是氧化硅，可通过热氧化工艺或CVD法形成。可以理解的是，所述第一介质层11和第二介质层13的材质也可以不同，例如，所述第一介质层11为氧化硅，第二介质层13为氮化硅或氧化硅。
所述屏蔽栅12可以是多晶硅、铝、钽或钛等，在本实施中所述屏蔽栅12为多晶硅，可以利用炉管(Furnace)工艺形成。
所述栅极材料层14例如是多晶硅，可以利用炉管(Furnace)工艺形成。由于多晶硅生长过程的局限性，会在沟槽对应位置的上表面形成凹陷15。
请参考图3，在步骤S20中，执行第一干法刻蚀工艺，以去除部分所述栅极材料层14。所述第一干法刻蚀工艺为各向异性刻蚀。所述第一干法刻蚀工艺例如是高密度等离子体刻蚀(HDP)，所述第一干法刻蚀工艺采用的机台型号例如是Lam Kiyo45，属于TCP(Transformer Coupled Plasma,TCP，变压器耦合等离子体)机型，所述第一干法刻蚀工艺的偏置电压例如是100Vb-150Vb，所述第一干法刻蚀工艺的刻蚀气体例如是SF6和Cl2，所述刻蚀气体SF6流量例如是30sccm-50sccm，所述刻蚀气体Cl2流量例如是90sccm-110sccm，所述第一干法刻蚀工艺的压力例如是3mTorr-8mTorr，所述第一干法刻蚀工艺射频源功率例如是1200W-1500W。
首先，通过以SF6、Cl2为主的刻蚀气体，在较大的偏置电压下，对多晶硅进行第一次干法刻蚀，由于各向异性较强，会将多晶硅上表面的凹陷传递下来，同时由于物理轰击作用，多晶硅表面会变粗糙。
请参考图4，在步骤S30中，执行第二干法刻蚀工艺，以形成栅极14a，其中，所述第二干法刻蚀工艺为各向同性刻蚀，对剩余的多晶硅进行近似各向同性的刻蚀。所述第二干法刻蚀工艺采用的机台型号例如是Lam Kiyo45，属于TCP(Transformer Coupled Plasma,TCP，变压器耦合等离子体)机型，所述第二干法刻蚀工艺的偏置电压30Vb-50Vb，所述第二干法刻蚀工艺的刻蚀气体例如是HBr、Cl2、CF4，所述刻蚀气体HBr流量例如是150sccm-200sccm，所述刻蚀气体Cl2流量例如是150sccm-200sccm，所述刻蚀气体CF4流量例如是40sccm-50sccm，所述刻蚀气体还包括O2和He气体，所述O2流量例如是5sccm-15sccm，所述He流量20sccm-30sccm，所述第二干法刻蚀工艺的压力10mTorr-20mTorr，以及射频源功率1100W-1300W。
在进行第一次干法刻蚀之后，再采用HBr、Cl2、CF4为刻蚀气体的第二次干法刻蚀，所述第二次干法刻蚀工艺的偏置电压低于所述第一次干法刻蚀工艺的偏置电压，对剩余的所述栅极材料层14进行近似各向同性的刻蚀，减少垂直方向上的刻蚀量，缓解了所述栅极材料层14沉积带来的上表面的凹陷15，增大了栅极14a的厚度，减小了后续连接孔刻蚀(Contact Etch)工艺将栅极14a刻蚀穿透的风险。同时由于减少了反应离子的轰击作用，增强了化学反应作用的占比，可以使多晶硅表面的粗糙度得到改善，提升了器件的性能。
进一步的，所述栅极材料层14表面还生长有自然氧化层。在执行第一干法刻蚀工艺之前还包括：执行第三干法刻蚀工艺，以去除所述栅极材料层14表面的自然氧化层。所述第三干法刻蚀工艺的偏置电压例如是150Vb-200Vb，所述第三干法刻蚀工艺的刻蚀气体例如是CF4，所述刻蚀气体CF4流量例如是150sccm-170sccm，所述第三干法刻蚀工艺的压力例如是2mTorr-8mTorr，所述第三干法刻蚀工艺的射频源功率例如是400W-600W。
进一步的，在执行第二干法刻蚀工艺之后，在形成栅极14a之前还包括：执行第四干法刻蚀工艺，对表面残留的所述栅极材料层14进行过刻蚀。所述第四干法刻蚀工艺的偏置电压例如是30Vb-50Vb，所述第四干法刻蚀工艺的刻蚀气体例如是HBr、Cl2，所述刻蚀气体HBr流量例如是300sccm-350sccm，所述刻蚀气体Cl2流量例如是100sccm-120sccm，所述第四干法刻蚀工艺的压力例如是10mTorr-20mTorr，所述第四干法刻蚀工艺的射频源功率例如是400W-600W。
基于如上所述的形成方法，以下对所制备出的屏蔽栅沟槽功率器件进行说明。
具体可参考图4所示，所述屏蔽栅沟槽功率器件包括：
衬底10，所述衬底10中形成有沟槽，所述沟槽包括由上至下依次分布的下段沟槽、中段沟槽和上段沟槽；
第一介质层11，形成在所述沟槽的下段沟槽中，以覆盖所述下段沟槽的底壁和侧壁；
屏蔽栅12，形成在所述沟槽中并位于所述第一介质层11上，并且所述屏蔽栅12的顶部位置不高于所述上段沟槽的底部位置；
第二介质层13，形成在所述沟槽的中段沟槽中以覆盖所述屏蔽栅12；以及，
栅极14a，形成在所述沟槽的上段沟槽中，并位于所述第二介质层13上。
图5是现有技术中的屏蔽栅沟槽功率器件的栅极形貌SEM图；图6是本发明实施例中的屏蔽栅沟槽功率器件的栅极形貌SEM图；如图5所示，现有技术中的栅极干法刻蚀工艺由于各向异性较强，会将栅极材料层沉积上表面的凹陷完全的传递下来，导致剩余的栅极1较薄，厚度约～3500A；如图6所示，本实施例中的屏蔽栅沟槽功率器件制造方法，增加了一步各向同性干法刻蚀工艺，减少了垂直方向上的刻蚀作用，极大缓解了栅极材料层14上表面的凹陷15，增大了多晶硅栅极14a的剩余厚度，厚度约～5800A。在连接孔刻蚀(Contact-ET)工艺中，现有技术中的屏蔽栅沟槽功率器件制造方法较完全的传递了栅极材料层上表面的凹陷，导致栅极厚度较薄，极大的增加了连接孔刻穿多晶硅栅极的风险。而本实施例中的屏蔽栅沟槽功率器件制造方法，可以更多的保留栅极14a，减轻了连接孔刻穿多晶硅栅极14a的风险。
综上可见，在本发明提供的一种屏蔽栅沟槽功率器件的制造方法中，通过执行第一干法刻蚀工艺，以去除部分所述栅极材料层，以及执行第二干法刻蚀工艺，以形成栅极，其中，所述第一干法刻蚀工艺为各向异性刻蚀；所述第二干法刻蚀工艺为各向同性刻蚀；各向同性刻蚀工艺，减少了垂直方向上的刻蚀作用，极大缓解了多晶硅上表面的凹陷，增大了多晶硅栅极的剩余厚度，减轻了后续连接孔刻穿多晶硅栅极的风险，同时由于各向同性刻蚀较小的偏置电压，反应离子气体对多晶硅表面的轰击作用变弱，减少了多晶硅表面粗糙度，提高了屏蔽栅沟槽功率器件的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种屏蔽栅沟槽功率器件的制造方法，其特征在于，包括
提供衬底，所述衬底中形成有沟槽和栅极材料层，所述栅极材料层覆盖所述衬底并填满所述沟槽，并且所述沟槽上方的栅极材料层具有凹陷；
执行第一干法刻蚀工艺以去除部分所述栅极材料层，其中，所述第一干法刻蚀工艺为各向异性刻蚀；以及，
执行第二干法刻蚀工艺以形成栅极，其中，所述第二干法刻蚀工艺为各向同性刻蚀。
2.如权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述第二干法刻蚀工艺的偏置电压小于所述第一干法刻蚀工艺的偏置电压。
3.如权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述第一干法刻蚀工艺的刻蚀气体为SF6和Cl2，所述第二干法刻蚀工艺的刻蚀气体为HBr、Cl2、CF4。
4.如权利要求3所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述第一干法刻蚀工艺的偏置电压100Vb-150Vb，所述第二干法刻蚀工艺的偏置电压30Vb-50Vb。
5.如权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述栅极材料层表面还生长有自然氧化层，在执行第一干法刻蚀工艺之前还包括：执行第三干法刻蚀工艺，以去除所述栅极材料层表面的自然氧化层。
6.如权利要求5所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述第三干法刻蚀工艺的刻蚀气体为CF4，所述第三干法刻蚀工艺的偏置电压150Vb-200Vb。
7.如权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，在执行第二干法刻蚀工艺之后，在形成栅极之前还包括：执行第四干法刻蚀工艺，对表面残留的所述栅极材料层进行过刻蚀。
8.如权利要求7所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述第四干法刻蚀工艺的刻蚀气体为HBr、Cl2，所述第四干法刻蚀工艺的偏置电压30Vb-50Vb。
9.如权利要求1至8中任一项所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述沟槽中还形成有第一介质层和屏蔽栅，所述第一介质层覆盖所述沟槽的底壁和侧壁，所述屏蔽栅形成在所述第一介质层上，所述屏蔽栅上形成有第二介质层，所述第二介质层覆盖所述屏蔽栅和所述沟槽的侧壁，所述第二介质层上形成有所述栅极材料层。
10.如权利要求1至8中任一项所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述栅极材料层的材质是多晶硅，利用炉管工艺形成。
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