CN1841705A - 制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括：提供半导体衬底；在所述半导体衬底的预定区域中形成沟槽；在所述沟槽之内形成将所述器件的有源区和场区分隔开的隔离结构；以及蚀刻所述半导体衬底的暴露区域使得所述暴露区域具有弯曲表面。在本发明的一特定实施例中，执行氧化工艺以补偿蚀刻半导体衬底之后在半导体衬底的暴露区域上的损伤，并执行用于除去由氧化工艺所生长的氧化层的湿法蚀刻工艺。在本发明的一特定实施例中，该蚀刻工艺可以包括湿法或干法蚀刻工艺。

Description

制造半导体器件的方法
技术领域
本发明涉及一种集成电路及它们的用于制造半导体器件的处理。更具体地，本发明提供了一种新颖的沟槽隔离结构及用于半导体器件中的电隔离的方法。
背景技术
随着半导体器件集成水平逐步提高，可以使用隔离区分隔某一器件中的有源区和场区。隔离区可以通过浅沟槽隔离(STI)工艺形成，其中STI工艺是一种在半导体衬底的预定区域中形成沟槽的方法，沟槽随后被氧化物层填充以形成隔离结构。
随着诸如NAND闪速存储器件的半导体器件集成水平的提高，有助于决定器件特性的有源区的面积在逐渐减小。尽管使用STI工艺来改善电隔离，随着器件集成的增强，有源区和场区之间的间距在减小。因此，为了确保用STI工艺形成的器件的均匀的电特性，必需要增大有源区的面积。
然而，如果增大有源区的面积而不增大器件的总面积，可能会发生空隙的形成。在场区日益变小的情况下进行填隙(gapfill)工艺时可能会发生这种情况。相反，如果场区的面积增加了，则有源区的面积变小，这可能会对形成于这些区域中的器件的电特性带来负面影响。
可以提供一种制造半导体器件的方法，更具体地讲是一种制造闪速存储器件的方法，其中通过增加有源区的面积而不增加器件的总面积，提高器件的成品率。
发明内容
本发明涉及一种集成电路及它们的用于制造半导体器件的处理。更具体地，本发明提供了一种新颖的沟槽隔离结构及用于半导体器件中的电隔离的方法。仅仅是以举例的方式，已经将本发明应用到了闪速存储器件，例如NOR或NAND闪速存储器件的制造。本领域的技术人员应当认识到，本发明具有远为宽广的应用范围。例如，本发明可以应用于微处理器器件、逻辑电路、专用集成电路器件(application specific integrated circuit device)以及多种其他结构。
在本发明的示范性实施例中，提供了一种制造半导体器件的方法。所述方法包括：提供半导体衬底；在所述半导体衬底的预定区域中形成沟槽；在所述沟槽之内形成将所述器件的有源区和场区分隔开的隔离结构；以及蚀刻所述半导体衬底的暴露区域使得所述暴露区域具有弯曲表面。
在本发明的一特定实施例中，在所述半导体衬底中形成沟槽的步骤包括：形成覆盖所述半导体衬底的垫氧化物层；形成覆盖所述垫氧化物层的垫氮化物层；构图所述垫氧化物层和垫氮化物层以暴露所述半导体衬底中的沟槽开口；以及执行各向异性蚀刻工艺以去除在所述沟槽开口处的半导体衬底部分。
在本发明的一特定实施例中，所述方法还包括：执行氧化工艺，以补偿在蚀刻半导体衬底的所述暴露区域之后对所述半导体衬底的所述暴露区域造成的损伤；以及执行湿法蚀刻工艺，以除去通过所述氧化工艺在所述半导体衬底的所述暴露区域上生长的氧化物层。
在本发明的一特定实施例中，所述方法还包括：形成覆盖所述半导体衬底和隔离结构的隧道氧化物层和第一导电层；构图所述隧道氧化物层和所述第一导电层以形成浮置栅极；形成覆盖所述第一导电层和隔离结构的第二介电层；形成覆盖所述第二介电层的第二导电层；以及构图所述第二导电层以形成堆叠栅极，在堆叠栅极中邻近所述浮置栅极形成有控制栅极。
通过本发明可以实现相对于传统方法的很多益处。例如，本技术提供了一种基于常规技术的易于使用的工艺。在一些实施例中，提供了一种在半导体器件中制造沟槽隔离结构的方法，其中增大了有源区的面积而保持了场区的面积和器件的总面积不变。在一些实施例中，通过蚀刻有源区之内的半导体衬底以形成弯曲的表面结构来增大有源区的面积。在一些实施例中，增大了有源区的面积，同时保持了同样的集成水平并改善了器件的电特性。此外，该方法提供了一种与常规方法兼容的工艺，不会对常规设备和工艺带来实质性的改造。依据特定的实施例，可以取得一项或更多这些益处。以下在整个说明书中将更加详细地描述这些和其他益处。
参考以下的详细说明和附图将能够更加完全地理解本发明的许多其他目的、特征和益处。
附图说明
图1A到1D为半导体器件的简化示范截面图，示出了根据本发明实施例的制造该器件的方法；以及
图2A到2D为半导体器件的简化示范截面图，示出了根据本发明另一实施例的制造该器件的方法。
具体实施方式
本发明涉及一种集成电路及它们的用于制造半导体器件的处理。更具体地，本发明提供了一种新颖的沟槽隔离结构及用于半导体器件中的电隔离的方法。仅仅是以举例的方式，已经将本发明应用到了闪速存储器件，例如NOR或NAND闪速存储器件的制造。本领域的技术人员应当认识到，本发明具有远为宽广的应用范围。例如，本发明可以应用于微处理器器件、逻辑电路、专用集成电路器件以及多种其他结构。
参考图1A，在半导体衬底11上方形成垫氧化物层12和垫氮化物层13。使用隔离掩模通过光刻和蚀刻工艺除去垫氮化物层13和垫氧化物层12的预定区域，用于分隔有源区和场区。这暴露了半导体衬底中的沟槽开口，其中将半导体衬底11的暴露部分蚀刻预定深度以形成沟槽。在一特定实施例中，沟槽的侧壁成一角度。在沟槽的侧壁上形成壁氧化物膜(未示出)之后，形成覆盖沟槽和台面区域的隔离层14，使得沟槽被填充。
参考图1B，抛光隔离层14，以除去隔离层14的部分并暴露垫氮化物层13。然后除去垫氮化物层13和垫氧化物层12。然后执行清洁工艺以使沟槽之内隔离区14a成形。
参考图1C，蚀刻半导体衬底11，使得半导体衬底11的表面变成弯曲表面，这相应增大了有源区的面积。为了产生半导体衬底11的弯曲表面，可以使用湿法或干法蚀刻工艺。在使用干法蚀刻工艺的情况下，可以执行毯式干法蚀刻工艺，或者可以在场区上形成多晶硅硬掩模并在形成硬掩模之后随之执行干法蚀刻工艺。在本发明的一特定实施例中，使用了硅蚀刻工艺。蚀刻气体可以使用Cl2、HBr、CF4、SF6、O2、Ar或其他气体作为蚀刻剂。在一特定实施例中，执行氧化工艺以补偿通过蚀刻工艺所暴露的半导体衬底11的暴露区域上的损伤，然后执行用于除去由氧化工艺所生长的氧化膜的湿法蚀刻工艺。
参考图1D，形成覆盖半导体衬底11和隔离区14a的隧道氧化物层15和第一导电层16。构图隧道氧化物层15和第一导电层16以形成浮置栅极。形成覆盖第一导电层16和隔离区14a的介电层17。形成覆盖介电层的第二导电层18，然后构图以形成堆叠栅极，在堆叠栅极中形成有浮置栅极和控制栅极。在本发明的一特定实施例中，构图隧道氧化物层和第一导电层暴露了隔离区。在本发明的一特定实施例中，浮置栅极和控制栅极彼此邻近形成。
图2A到2D为半导体器件的简化示范截面图，示出了根据本发明另一实施例的制造该器件的方法。将半导体衬底的有源区蚀刻到比浮置栅极的高度更大的深度，从而在隔离层之间形成浮置栅极，这样形成弯曲表面。
参考图2A，在半导体衬底21上方形成垫氧化物层22和垫氮化物层23。使用隔离掩模通过光刻和蚀刻工艺除去垫氮化物层23和垫氧化物层22的预定区域，用于分隔有源区和场区。这暴露了半导体衬底中的沟槽开口，其中将半导体衬底21的暴露部分蚀刻预定深度以形成沟槽。在一特定实施例中，沟槽的侧壁成一角度。在沟槽的侧壁上形成壁氧化物膜(未示出)之后，形成覆盖沟槽和台面区域的隔离层24，使得沟槽被填充。
参考图2B，抛光隔离层24，以除去隔离层24的部分并暴露垫氮化物层23。然后除去垫氮化物层23和垫氧化物层22。然后执行清洁工艺以使沟槽之内隔离结构24a成形。
参考图2C，蚀刻半导体衬底21的暴露区域，使得半导体衬底21的表面变成弯曲表面。将半导体衬底21的暴露区域蚀刻到比通过后续工艺形成的浮置栅极的高度更大的深度，从而在隔离结构24a之间形成浮置栅极。为了将半导体衬底21的暴露区域蚀刻到比浮置栅极的高度更大的深度并在半导体衬底21上形成弯曲表面，可以使用湿法或干法蚀刻方法。在使用干法蚀刻工艺的情况下，可以执行毯式干法蚀刻工艺，或者可以在场区上形成多晶硅硬掩模并在形成硬掩模之后随之执行干法蚀刻工艺。在本发明的一特定实施例中，使用了硅蚀刻工艺。蚀刻气体可以使用Cl2、HBr、CF4、SF6、O2、Ar或其他气体作为蚀刻剂。在一特定实施例中，执行氧化工艺以补偿通过蚀刻工艺所暴露的半导体衬底21的暴露区域上的损伤，然后执行用于除去由氧化工艺所生长的氧化膜的湿法蚀刻工艺。
参考图2D，形成覆盖半导体衬底21和隔离结构24a的隧道氧化物层25和第一导电层26。构图隧道氧化物层25和第一导电层26以形成浮置栅极。形成覆盖第一导电层26和隔离结构24a的介电层27。形成覆盖介电层的第二导电层28，然后构图以形成堆叠栅极，在堆叠栅极中形成有浮置栅极和控制栅极。这样形成浮置栅极，使得浮置栅极在隔离结构24a之间被隔离。在本发明的一特定实施例中，构图隧道氧化物层和第一导电层暴露了隔离区。在本发明的一特定实施例中，浮置栅极和控制栅极彼此邻近地形成。
根据本发明，半导体衬底的有源区被蚀刻到预定深度，使其具有弯曲表面。有源区的面积可以被增大，同时不减小场区的面积或增加所形成的器件的总面积。结果，能够提高半导体器件的集成水平并能够改善器件的电特性，从而提供更加稳定的器件。
尽管已经参考特定实施例做出了上述描述，应当理解，本领域的普通技术人员在不背离本发明的精神和范围的情况下，可以对本发明做出变化和修改。

Claims (13)

1.一种制造半导体器件的方法，包括：
提供半导体衬底；
在所述半导体衬底的预定区域中形成沟槽；
在所述沟槽之内形成隔离结构，所述隔离结构将所述器件的有源区和场区分隔开；以及
蚀刻所述半导体衬底的暴露区域使得所述暴露区域具有弯曲表面。
2.如权利要求1所述的方法，其中形成沟槽的步骤包括：
形成覆盖所述半导体衬底的垫氧化物层；
形成覆盖所述垫氧化物层的垫氮化物层；
构图所述垫氧化物层和所述垫氮化物层以暴露所述半导体衬底中的沟槽开口；以及
执行各向异性蚀刻工艺以去除在所述沟槽开口处的半导体衬底部分。
3.如权利要求1所述的方法，其中形成隔离结构的步骤包括：
在所述沟槽和邻近所述半导体衬底的台面区域上方淀积介电层；
构图所述介电层以暴露覆盖所述半导体衬底上的垫氧化物层的垫氮化物层；
除去所述垫氮化物层和所述垫氧化物层；以及
执行清洁工艺。
4.如权利要求1所述的方法，其中所述隔离结构的顶部分具有圆轮廓。
5.如权利要求1所述的方法，其中所述沟槽的侧壁成一角度。
6.如权利要求1所述的方法，其中蚀刻所述半导体衬底的暴露区域通过湿法或干法蚀刻工艺执行。
7.如权利要求6所述的方法，其中所述干法蚀刻工艺是毯式蚀刻工艺。
8.如权利要求6所述的方法，其中在所述隔离结构上方形成多晶硅硬掩模并执行干法蚀刻工艺。
9.如权利要求6所述的方法，其中使用Cl2、HBr、CF4、SF6、O2或Ar气执行所述干法蚀刻工艺。
10.如权利要求1所述的方法，进一步包括：
执行氧化工艺，以补偿在蚀刻所述半导体衬底的所述暴露区域之后对所述半导体衬底的所述暴露区域造成的损伤；以及
执行湿法蚀刻工艺，以除去通过所述氧化工艺在所述半导体衬底的所述暴露区域上生长的氧化物层。
11.如权利要求1所述的方法，进一步包括：
形成覆盖所述半导体衬底和所述隔离结构的隧道氧化物层和第一导电层；
构图所述隧道氧化物层和所述第一导电层以形成浮置栅极；
形成覆盖所述第一导电层和所述隔离结构的介电层；
形成覆盖所述介电层的第二导电层；以及
构图所述第二导电层，以形成堆叠栅极，其中邻近所述浮置栅极形成有控制栅极。
12.如权利要求11所述的方法，其中构图所述隧道氧化物层和所述第一导电层暴露了所述隔离结构的部分。
13.如权利要求11所述的方法，其中将所述半导体衬底的所述有源区蚀刻到预定深度，所述预定深度为大于所述浮置栅极的高度的深度。
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