KR100670398B1 - 수평 방향으로 접혀진 유전막을 포함하는 커패시터 및제조 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 65
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 65
- 239000010703 silicon Substances 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 125000006850 spacer group Chemical class 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
수평 방향으로 접혀진 유전막을 포함하는 커패시터 및 제조 방법을 제시한다. 본 발명에 따르면, 실리콘 기판 상에 제1 절연막 패턴을 형성하고, 제1 절연막 패턴에 의해 노출된 실리콘 기판 표면으로부터 제1 실리콘층을 에피택셜 성장(epitaxial growth)시켜 제1 실리콘 에피택셜 성장층을 형성하고, 제1 절연막 패턴을 선택적으로 제거한 후, 제1 실리콘 에피택셜 성장층의 측면에 스페이서 형태의 제2 절연막 패턴을 형성하고, 실리콘 기판 표면으로부터 제2 실리콘층을 에피택셜 성장시켜 제2 실리콘 에피택셜 성장층을 형성함으로써, 제1 및 제2 실리콘 에피택셜 성장층들을 포함하는 전극들 및 전극들 사이의 제2 절연막 패턴을 포함하는 유전막을 포함하는 커패시터를 형성한다.
커패시터, 에피택셜 성장, 산화물, 접힌 형상, 실리콘
Description
도 1 내지 도 8은 본 발명의 실시예에 따른 수평 방향으로 접혀진 유전막을 포함하는 커패시터 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 9는 본 발명의 실시예에 따른 커패시터의 수평 방향으로 접혀진 유전막을 설명하기 위해서 개략적으로 도시한 사시도이다.
본 발명은 반도체 소자 제조에 관한 것으로, 보다 상세하게는 수평 방향으로 접혀진 유전막을 포함하는 커패시터 및 제조 방법에 관한 것이다.
반도체 소자가 대용량의 커패시터가 요구됨에 따라 다양한 형태로 커패시터의 유전막의 유효 면적을 증가시키는 방법들이 개발되고 있다. 예컨대, 절연막을 사용하는 대용량 커패시터는 면적을 넓히기 위해 위아래로 접은 모양으로 형성되고 있다. 그럼에도 불구하고, 대부분의 커패시터는 수평면에서 볼 때 그 모양은 박스(box) 형태를 가지고 있다.
따라서, 이러한 커패시터는 소자 설계시 남는 공간을 활용하거나 또는 좁은 면적에서 대용량의 커패시터를 요구하는 경우 형성에 여러 제약이 발생한다. 즉, 수직 방향으로 모양의 변화를 구현할 수 있으나, 수평 방향으로는 모양의 변화를 대부분 구현할 수 없어, 커패시터의 유효 면적을 증가하는 데 제약이 있게 된다. 그러므로, 보다 더 커패시터의 유효 면적을 좁은 공간에서도 구현할 수 있는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 커패시터의 유효 면적을 증가시켜 좁은 공간에서도 보다 높은 정전용량(capacitance)을 구현할 수 있는 커패시터 및 제조 방법을 제공하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는,
실리콘 기판 상에 제1 절연막 패턴을 형성하는 단계;
상기 제1 절연막 패턴에 의해 노출된 상기 실리콘 기판 표면으로부터 제1 실리콘층을 에피택셜 성장(epitaxial growth)시켜 제1 실리콘 에피택셜 성장층을 형성하는 단계;
상기 제1 절연막 패턴 및 제1 실리콘 에피택셜 성장층 위에 제2 절연막 패턴을 형성하는 단계;
상기 제2 절연막 패턴 위에 상기 제1 절연막 패턴 영역을 노출하는 마스크를 형성한 후, 이 마스크에 의해 노출된 제1 절연막 패턴을 선택적으로 식각 제거하는 단계;
잔류하는 상기 제1 실리콘 에피택셜 성장층의 측면에 스페이서 형태의 유전막 패턴을 형성하는 단계; 및
상기 유전막 패턴에 의해 노출되는 상기 실리콘 기판 표면으로부터 제2 실리콘층을 에피택셜 성장시켜 제2 실리콘 에피택셜 성장층을 형성함으로써, 상기 제1 및 제2 실리콘 에피택셜 성장층들을 포함하는 전극들 및 상기 전극들 사이의 유전막 패턴을 포함하는 커패시터를 형성하는 단계를 포함하는 커패시터 제조 방법을 제시한다.
상기 제1 절연막 패턴은 측면이 요철 형상으로 이루어져 상기 유전막 패턴이 수평 방향으로 접힌 형태로 형성될 수 있다.
상기 제1 절연막 패턴을 선택적으로 식각 제거하는 단계 후에 제1 실리콘 에피택셜 성장층의 위에 잔류하는 상기 제2 절연막 패턴은 상기 유전막 패턴을 형성하는 과정에서 상기 제1 실리콘 에피택셜 성장층을 보호하고, 상기 제2 에피택셜 성장시 상기 제1 실리콘 에피택셜 성장층을 차폐하며, 상기 제2 실리콘 에피택셜 성장층 형성 후 제거된다.
상기 유전막 패턴을 형성하는 단계는 상기 제1 실리콘 에피택셜 성장층 상에 유전층을 형성하는 단계; 및 상기 유전층을 상기 실리콘 기판 표면이 노출되도록 이방성 식각하는 단계를 포함하여 형성될 수 있다.
상기의 기술적 과제를 위한 본 발명의 다른 일 실시예는,
실리콘 기판 상에 수평 방향으로 접힌 형상으로 수직하게 형성된 유전막 패 턴; 및
상기 유전막 패턴의 좌우에 형성되며, 실리콘 에피택셜 성장층을 포함하는 두 전극들을 포함하는 커패시터를 제시한다.
상기 유전막은 실리콘 산화물막을 포함할 수 있다.
본 발명에 따르면, 수평 방향으로 접힌 형태의 유전막을 형성하여 좁은 공간에서도 보다 넓은 커패시터의 유효 면적을 구현할 수 있어 대용량의 커패시터를 형성할 수 있는 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는 대용량의 커패시터를 설계시에 많은 수평 면적을 차지하지 않고 그 모양의 형성도 자유롭게 하여 웨이퍼 면적의 활용도를 높이고, 콘택(contact) 형성 위치도 자유롭게 할 수 있는 커패시터 및 제조 방법을 제시한다. 이를 위해 본 발명의 실시예에서는 실리콘 산화물과 실리콘 에피택셜 성장(Si epitaxial growth)을 이용하여 실리콘 사이에 수직 방향의 얇고 깊은 유전막을 형성하고, 유전막의 수평 방향의 모양 형성이 자유롭게 하여 커패시터 형성하는 방법 및 구조를 제시한다. 이러한 유전막의 수평면에서의 모양을 소자 설계시에 남는 공간을 활용하거나 접힌 모양으로 형성하여 좁은 면적에서 대용량의 커패시터를 제작할 수 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 수평 방향으로 접혀진(folded) 유전막을 포함하는 커패시터 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 도 9는 본 발명의 실시예에 따른 커패시터의 수평 방향으로 접혀진 유전막을 설명하기 위해서 개략적으로 도시한 사시도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 커패시터는 실리콘 기판 상에 수평 방향으로 접힌 형상으로 수직하게 형성된 유전막 패턴(650) 및 유전막 패턴의 좌우에 형성되며 실리콘 에피택셜 성장층을 포함하는 두 전극들을 포함하여 구성될 수 있다. 이때, 유전막 패턴(650)은 실리콘 산화물막을 포함하여 형성될 수 있으며, 수평 방향으로 접힌 형태와 같이 그 형상이 자유로이 형성될 수 있다. 이러한 유전막 패턴(650)의 형상을 구현하기 위해서 실리콘의 선택적 에피택셜 성장을 이용한다.
도 1을 참조하면, 본 발명의 실시예에 따른 커패시터 제조 방법은, 실리콘(Si) 기판(100) 상에 제1 절연막 패턴(200)을 사진 식각 과정 등을 이용하여 형성한다. 이때, 제1 절연막 패턴(200)은 실리콘 산화물막을 포함하여 형성될 수 있다. 또한, 제1 절연막 패턴(200)은 측면이 요철 형상 또는 접힌 형상으로 이루어져 유전막 패턴(도 9의 650)이 수평 방향으로 접힌 형태로 형성되게 유도하게 된다.
도 2를 참조하면, 제1 절연막 패턴(200)에 의해 노출된 실리콘 기판(100) 표면으로부터 제1 실리콘층을 에피택셜 성장(epitaxial growth)시켜 제1 실리콘 에피택셜 성장층(300)을 형성한다.
도 3을 참조하면, 제1 실리콘 에피택셜 성장층(300) 및 제1 절연막 패턴(200)을 덮는 제2 절연막 패턴(400)을 형성한다. 제2 절연막 패턴(400)은 실리콘 산화물막을 포함하여 형성될 수 있다. 이때, 제2 절연막 패턴(400)은 제1 절연막 패턴(200)에 비해 상대적으로 얇게 형성될 수 있다.
도 4를 참조하면, 제2 절연막 패턴(400) 상에 제1 절연막 패턴(200)의 영역을 노출시키기 위한 마스크(mask: 500)를 형성하고, 마스크(500)에 의해 노출된 부분을 선택적으로 식각 제거한다. 이에 따라, 제1 절연막 패턴(200)이 제거되고, 제1 실리콘 에피택셜 성장층(300)의 측면이 노출된다.
도 5를 참조하면, 잔류하는 제1 실리콘 에피택셜 성장층(300)의 측면에 스페이서(spacer) 형태의 유전막 패턴을 형성하기 위해, 유전층(600)을 형성한다. 유전층(600)은 실리콘 산화물막을 포함하여 형성된다.
도 6을 참조하면, 유전층(600)을 스페이서 식각, 예컨대, 이방성 건식 식각하여 스페이서 형태의 유전막 패턴(650)을 형성한다. 이때, 이방성 건식 식각은 실리콘 기판(100) 표면을 노출시키게 진행되고, 제1 실리콘 에피택셜 성장층(300) 상에 제2 절연막 패턴(400)이 잔류하도록 수행된다.
도 7을 참조하면, 유전막 패턴(650) 및 제2 절연막 패턴(400)에 의해 노출되는 실리콘 기판(100) 표면으로부터 제2 실리콘층을 에피택셜 성장시켜 제2 실리콘 에피택셜 성장층(700)을 형성한다. 이에 따라, 제1 및 제2 실리콘 에피택셜 성장층들(300, 700)을 포함하는 전극들 및 전극들 사이의 유전막 패턴(650)을 포함하는 커패시터를 형성한다.
도 8을 참조하면, 잔류하는 제2 절연막 패턴(400)을 식각 또는 연마하여 제거한다.
이와 같은 과정을 통해 실리콘 기판(100) 상에 수평 방향으로 접힌 형상으로 수직하게 형성된 유전막 패턴(650) 및 유전막 패턴의 좌우에 형성되는 제1 및 제2 실리콘 에피택셜 성장층(300, 700)을 포함하는 커패시터를 구성할 수 있다.
상술한 본 발명에 따르면, 수평면에서 모양의 형성이 자유로운 대용량 커패시터를 제조할 수 있다. 산화물과 실리콘 에피택셜을 이용하여 실리콘 사이에 수직 방향의 얇고 깊은 유전막 패턴을 형성하여, 수평 방향의 모양 형성이 자유로운 커패시터를 제공할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.
Claims (7)
- 실리콘 기판 상에 제1 절연막 패턴을 형성하는 단계;상기 제1 절연막 패턴에 의해 노출된 상기 실리콘 기판 표면으로부터 제1 실리콘층을 에피택셜 성장(epitaxial growth)시켜 제1 실리콘 에피택셜 성장층을 형성하는 단계;상기 제1 절연막 패턴 및 제1 실리콘 에피택셜 성장층 위에 제2 절연막 패턴을 형성하는 단계;상기 제2 절연막 패턴 위에 상기 제1 절연막 패턴 영역을 노출하는 마스크를 형성한 후, 이 마스크에 의해 노출된 제1 절연막 패턴을 선택적으로 식각 제거하는 단계;잔류하는 상기 제1 실리콘 에피택셜 성장층의 측면에 스페이서 형태의 유전막 패턴을 형성하는 단계; 및상기 유전막 패턴에 의해 노출되는 상기 실리콘 기판 표면으로부터 제2 실리콘층을 에피택셜 성장시켜 제2 실리콘 에피택셜 성장층을 형성함으로써, 상기 제1 및 제2 실리콘 에피택셜 성장층들을 포함하는 전극들 및 상기 전극들 사이의 유전막 패턴을 포함하는 커패시터를 형성하는 단계를 포함하는 커패시터 제조 방법.
- 제 1항에 있어서,상기 제1 절연막 패턴은 측면이 요철 형상으로 이루어져 상기 유전막 패턴이 수평 방향으로 접힌 형태로 형성되는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1항에 있어서,제1 절연막 패턴을 선택적으로 식각 제거하는 단계 후에는 상기 제1 실리콘 에피택셜 성장층 위에 상기 제2 절연막 패턴을 잔류시키는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1항에 있어서,상기 유전막 패턴을 형성하는 단계는상기 제1 실리콘 에피택셜 성장층 및 제2 절연막 패턴 위에 유전층을 형성하는 단계; 및상기 유전층을 상기 실리콘 기판 표면이 노출되도록 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1항에 있어서,상기 유전막 패턴은 실리콘 산화물막을 포함하여 형성되는 것을 특징으로 하는 커패시터 제조 방법.
- 실리콘 기판 상에 수평 방향으로 접힌 형상으로 수직하게 형성된 유전막 패턴; 및상기 유전막 패턴의 좌우에 형성되는 제1 및 제2 실리콘 에피택셜 성장층을 포함하는 것을 특징으로 하는 커패시터.
- 제 6항에 있어서,상기 유전막은 실리콘 산화물막을 포함하는 것을 특징으로 하는 커패시터.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040115642A KR100670398B1 (ko) | 2004-12-29 | 2004-12-29 | 수평 방향으로 접혀진 유전막을 포함하는 커패시터 및제조 방법 |
US11/287,675 US7470596B2 (en) | 2004-12-29 | 2005-11-28 | Capacitors having a horizontally folded dielectric layer and methods for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040115642A KR100670398B1 (ko) | 2004-12-29 | 2004-12-29 | 수평 방향으로 접혀진 유전막을 포함하는 커패시터 및제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060077007A KR20060077007A (ko) | 2006-07-05 |
KR100670398B1 true KR100670398B1 (ko) | 2007-01-16 |
Family
ID=36612261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040115642A KR100670398B1 (ko) | 2004-12-29 | 2004-12-29 | 수평 방향으로 접혀진 유전막을 포함하는 커패시터 및제조 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7470596B2 (ko) |
KR (1) | KR100670398B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102125531B1 (ko) * | 2017-02-14 | 2020-06-30 | 주식회사 엘지화학 | 수평방향의 상보적인 패턴을 가지는 전극들을 포함하는 캐패시터 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5994197A (en) * | 1999-05-27 | 1999-11-30 | United Silicon Incorporated | Method for manufacturing dynamic random access memory capable of increasing the storage capacity of the capacitor |
US6476432B1 (en) * | 2000-03-23 | 2002-11-05 | Micron Technology, Inc. | Structures and methods for enhancing capacitors in integrated circuits |
US7054136B2 (en) * | 2002-06-06 | 2006-05-30 | Avx Corporation | Controlled ESR low inductance multilayer ceramic capacitor |
KR100496258B1 (ko) * | 2003-02-17 | 2005-06-17 | 삼성전자주식회사 | 콘택 패드를 포함하는 반도체 장치 및 이의 제조 방법 |
KR100550343B1 (ko) * | 2003-11-21 | 2006-02-08 | 삼성전자주식회사 | 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법 |
TWI222685B (en) * | 2003-12-18 | 2004-10-21 | Episil Technologies Inc | Metal oxide semiconductor device and fabricating method thereof |
US7035083B2 (en) * | 2004-03-19 | 2006-04-25 | Taiwan Semiconductor Manufacturing Co Ltd | Interdigitated capacitor and method for fabrication thereof |
US20070090456A1 (en) * | 2005-08-29 | 2007-04-26 | Jin-Yuan Lee | Soi device and method for fabricating the same |
-
2004
- 2004-12-29 KR KR1020040115642A patent/KR100670398B1/ko not_active IP Right Cessation
-
2005
- 2005-11-28 US US11/287,675 patent/US7470596B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7470596B2 (en) | 2008-12-30 |
US20060141733A1 (en) | 2006-06-29 |
KR20060077007A (ko) | 2006-07-05 |
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A201 | Request for examination | ||
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GRNT | Written decision to grant | ||
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