JP2016514363A - ＭＩＭキャパシタを含むＦｉｎＦＥＴ構造およびその形成方法 - Google Patents

ＭＩＭキャパシタを含むＦｉｎＦＥＴ構造およびその形成方法 Download PDF

Info

Publication number
JP2016514363A
JP2016514363A JP2015558041A JP2015558041A JP2016514363A JP 2016514363 A JP2016514363 A JP 2016514363A JP 2015558041 A JP2015558041 A JP 2015558041A JP 2015558041 A JP2015558041 A JP 2015558041A JP 2016514363 A JP2016514363 A JP 2016514363A
Authority
JP
Japan
Prior art keywords
layer
silicon
silicon fin
titanium nitride
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015558041A
Other languages
English (en)
Inventor
バスカー、ヴィーララガヴァン、エス
レオバンドゥン、エフェンディ
典洪 山下
典洪 山下
イエ、チュン−チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2016514363A publication Critical patent/JP2016514363A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】金属−絶縁体−金属キャパシタを有するＦｉｎＦＥＴ構造（２００）を形成する方法を提供する。【解決手段】半導体基板（２０２、２０４）上にシリコン・フィン（２０６）を形成し、それに続いて、第１の窒化チタン層（２０８）、誘電体層（２１０）、および第２の窒化チタン層（２１２）からなる順次層を堆積させることによって、シリコン・フィン（２０６）上に金属−絶縁体−金属キャパシタを形成する。金属−絶縁体−金属キャパシタ層（２０８、２１０、２１２）を覆って、ポリシリコン層（２１４）を堆積させ、それに続いて、ポリシリコン層（２１４）および金属−絶縁体−金属キャパシタ層（２０８、２１０、２１２）を、シリコン・フィン（２０６）の第１の端部および第２の端部がポリシリコン層（２１４）から突出するように、シリコン・フィン（２０６）の両端部からエッチ・バックする。シリコン・フィン（２０６）の両端部に面する表面上にスペーサ（２１８）を形成し、それに続いて、シリコン・フィン（２０６）の両端部上に、併合型ソースおよびドレイン（２２０）を形成することができる。金属−絶縁体−金属キャパシタを有するＦｉｎＦＥＴ構造（２００）も開示される。【選択図】図２２

Description

本発明は、ＦｉｎＦＥＴ構造に関し、より詳細には、ＦｉｎＦＥＴ構造内に金属−絶縁体−金属キャパシタを製作するプロセスに関する。
半導体回路は、典型的に、それらに限定されないがトランジスタやダイオードなどの能動半導体デバイス、およびそれらに限定されないが抵抗やキャパシタなどの、受動素子をどちらも含む。半導体技術が数十年にわたって進歩するにつれて、能動半導体デバイスおよび受動素子は、どちらも、コストを削減するため従来から、ますますより微細な寸法にスケール化されている。
キャパシタは、今日の電子デバイスにおける基本的な構成要素の１つであり、電荷を蓄えることによって動作する。例えば、キャパシタは、しばしば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および他の類似のデバイスで使用される。
ＦｉｎＦＥＴデバイスおよびＦｉｎＦＥＴ構造は、典型的には、絶縁体上半導体（ＳＯＩ）基板上に構築される、非平面のデバイスおよび構造である。ＦｉｎＦＥＴデバイスは、平面的な半導体表面ではなく、垂直な半導体フィンを備えることができ、このフィンが、シングルまたはダブル・ゲートがフィンの周りを取り巻く。半導体デバイスの性能を維持または強化しながら、半導体構造を、絶えずより微細な寸法への継続的なスケール化しようという労力の中で、半導体フィン・デバイスおよび半導体フィン構造の設計および製造は、半導体製造技術内で進化を遂げてきた。
本発明は、ＭＩＭキャパシタを含むＦｉｎＦＥＴ構造およびその形成方法を提供することを課題とする。
上述したおよび後述する例示的な実施形態のさまざまな利点および目的は、例示的な実施形態の第１の態様であるところの、ＦｉｎＦＥＴ構造を形成する方法であって、半導体基板上に、それぞれが２つの側面、および水平面を有するシリコン・フィンを形成することと、前記シリコン・フィンの前記側面および前記水平面上に、第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を堆積させることと、前記シリコン・フィン上の前記第２の窒化チタン層、および前記半導体基板を上にポリシリコン層を堆積させることと、前記ポリシリコン層、ならびに前記第１の窒化チタン層、前記誘電体層、および前記第２の窒化チタン層からなる順次層を、前記シリコン・フィンの第１の端部および第２の端部が前記ポリシリコン層から突き出すように、かつ前記ポリシリコン層が、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有するように前記シリコン・フィンの前記第１の端部および前記第２の端部から選択的にエッチングすることと、前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分を覆ってスペーサを、前記シリコン・フィンの前記第１の端部および前記第２の端部が前記スペーサから突き出すように形成することと、前記シリコン・フィンの前記第１の端部および前記第２の端部を覆ってエピタキシャル・シリコンを形成して、ソースおよびドレインを形成することとを含み、前記第１の窒化チタン層と、前記誘電体層と、前記第２の窒化チタン層との組合せにより、各シリコン・フィンと前記ポリシリコン層との間に位置する金属−絶縁体−金属キャパシタを形成させる方法を提供することによって達成される。
例示的な実施形態の第２の態様によれば、金属−絶縁体−金属キャパシタを有するＦｉｎＦＥＴ構造を形成する方法であって、半導体基板上に、それぞれが２つの側面、および水平面を有する、シリコン・フィンを形成することと、第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を堆積させることによって、前記シリコン・フィンの前記側面および前記水平面上に、金属−絶縁体−金属キャパシタを形成することと、前記金属−絶縁体−金属キャパシタ上および前記半導体基板上に、ポリシリコン層を堆積させることと、前記ポリシリコン層および前記金属−絶縁体−金属キャパシタを、前記シリコン・フィンの第１の端部および第２の端部が前記ポリシリコン層から突き出すように、かつ前記ポリシリコン層が、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有するように前記シリコン・フィンの前記第１の端部および前記第２の端部から選択的にエッチングすることと、前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分の上にスペーサを、前記シリコン・フィンの前記第１の端部および前記第２の端部が前記スペーサから突き出すように形成することと、前記シリコン・フィンの前記第１の端部および前記第２の端部を覆ってエピタキシャル・シリコンを形成して、ソースおよびドレインを形成することとを含む方法が提供される。
例示的な実施形態の第３の態様によれば、ＦｉｎＦＥＴ構造であって、半導体基板上に形成され、それぞれが２つの側面、および水平面を有する複数のシリコン・フィンと、前記シリコン・フィンの前記側面および前記水平面上にある、第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層と、前記シリコン・フィン上の前記第２の窒化チタン層、および前記半導体基板を、前記シリコン・フィンの第１の端部および第２の端部が突出するように覆うと共に、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有する前記ポリシリコン層と、前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分を、前記シリコン・フィンの前記第１の端部および前記第２の端部が突出するように覆うスペーサと、前記シリコン・フィンの前記第１の端部および前記第２の端部上でソースおよびドレイン形成する、エピタキシャル・シリコンとを備え、前記第１の窒化チタン層と、前記誘電体層と、前記第２の窒化チタン層との組合せが、各シリコン・フィンと前記ポリシリコン層との間に位置する金属−絶縁体−金属キャパシタを形成する、ＦｉｎＦＥＴ構造が提供される。
新規であると思われる例示的な実施形態の特徴、および例示的な実施形態の特徴を示す要素は、添付の特許請求の範囲と共に、上述した通りである。図面は、例示の目的のためのみのものであり、原寸に比例して描かれていない。構成と実施方法の両方に関する例示的な実施形態は、続く詳細な説明を添付の図面と併せ参照することによって、最も良く理解することができる。
半導体基板上にフィンを形成するためのプロセスを示す図であって、絶縁体上半導体（ＳＯＩ）基板、酸化物層、非晶質シリコン層、およびハード・マスク層を含む出発構造を示す図である。 半導体基板上にフィンを形成するためのプロセスを示す図であって、非晶質シリコン層およびハード・マスク層をパターン形成する様子を示す図である。 半導体基板上にフィンを形成するためのプロセスを示す図であって、非晶質シリコン層のストライプだけを残して、ハード・マスク層を除去する様子を示す図である。 半導体基板上にフィンを形成するためのプロセスを示す図であって、窒化物の共形層を堆積させる様子を示す図である。 半導体基板上にフィンを形成するためのプロセスを示す図であって、窒化物をエッチングして、側壁スペーサを形成する様子を示す図である。 半導体基板上にフィンを形成するためのプロセスを示す図であって、非晶質シリコン層のストライプをエッチングして、側壁スペーサだけを残す様子を示す図である。 半導体基板上にフィンを形成するためのプロセスを示す図であって、酸化物層およびＳＯＩ基板の半導体材料を、側壁スペーサをマスクとして用いてエッチングして、シリコン・フィン上に酸化物のストライプをもたらす様子を示す図である。 半導体基板上にフィンを形成するためのプロセスを示す図であって、側壁スペーサおよび酸化物のストライプをエッチングして、シリコン・フィンをもたらす様子を示す図である。 半導体基板上にシリコン・フィンを含む、例示的な実施形態の出発構造を示す図である。 半導体基板上にシリコン・フィンを含む、例示的な実施形態の出発構造を示す図である。 シリコン・フィン上に第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を形成する様子を示す図である。 シリコン・フィン上に第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を形成する様子を示す図である。 その次の、ポリシリコン層を堆積させるステップを示す図である。 その次の、ポリシリコン層を堆積させるステップを示す図である。 ポリシリコン層、ならびに第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を、シリコン・フィンの両端部からエッチ・バックする様子を示す図である。 ポリシリコン層、ならびに第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を、シリコン・フィンの両端部からエッチ・バックする様子を示す図である。 ポリシリコン層およびシリコン・フィンの両端部の一部分上にスペーサを形成する様子を示す図である。 ポリシリコン層およびシリコン・フィンの両端部の一部分上にスペーサを形成する様子を示す図である。 図１７および図１８に示す構造の斜視図である。 シリコン・フィンの両端部上にエピタキシャル・シリコンを形成して、併合型ソースおよび併合型ドレインを形成する様子を示す図である。 シリコン・フィンの両端部上にエピタキシャル・シリコンを形成して、併合型ソースおよび併合型ドレインを形成する様子を示す図である。 図２０および図２１に示す構造の斜視図である。
図面をより詳細に参照し、特に図１〜図８を参照すると、フィンを有する半導体基板を形成するための好ましいプロセスが、例示的な実施形態を実施することができるように示されている。この好ましいプロセスは、側壁イメージ転写プロセスと呼ぶことができる。
図１では、プロセスが、しばしばシリコン・オン・インシュレータ基板とも呼ばれる、絶縁体上半導体（ＳＯＩ）基板１０２から開始する。ＳＯＩ基板１０２は、半導体基部１０４（通常はシリコンであるが、他の半導体材料でもよい）と、誘電体層１０６、通常は酸化物層（埋込み酸化物層またはＢＯＸ層と呼ぶこともできる）と、通常はシリコンである半導体材料１０８とを備えることができる。当該例示的な実施形態では、半導体材料１０８は、シリコンとすることが好ましく、後続する議論の中でそのように参照する。シリコン１０８の上面には、酸化物層１１０があり、それに続いて非晶質シリコン層１１２および通常は、窒化物であるハード・マスク層１１４がある。ハード・マスク層１１４をパターン形成するのに使用することができるフォトレジストおよび他の層は、図１に示していない。
次に図２を参照すると、ハード・マスク層１１４をパターン形成し、非晶質シリコン層１１２が、酸化物層１１０上で停止するように下まで貫通してエッチングされている。
次に図３を参照すると、ハード・マスク層１１４を従来のように剥離して、非晶質シリコン層１１２のストライプだけを残す。図３には、非晶質シリコン層１１２の、紙面に対して垂直に延びるストライプの端部だけを示す。
その後、図４に示すように、窒化物の共形層１１６を、非晶質シリコン層１１２のストライプ上に堆積させる。
図５に示すように、窒化物の共形層１１６を従来の通りエッチングして、側壁スペーサ１１８を形成し、それに続いて、非晶質シリコン層１１２のストライプを従来の通りにエッチングすると、図６に示すように、酸化物層１１０の表面上に側壁スペーサ１１８だけが残される。
図７に示すように、側壁スペーサ１１８をマスクとして使用して、基板をエッチングし、フィン１２０、およびフィン１２０上の酸化物のストライプ１２２を形成する。
次に図８を参照すると、側壁スペーサ１１８および酸化物のストライプ１２２を、従来の通りにエッチングすると、ＢＯＸ層１０６上にフィン１２０が得られる。
図９から図１８についての続く説明では、奇数の図は、処理中のＦｉｎＦＥＴ構造の平面図であり、偶数の図は、奇数の図の矢印Ｂ−Ｂの方向での断面図である。図２０は、処理されるＦｉｎＦＥＴ構造の平面図であり、図２１は、図２０の側面図である。
次に図９および図１０を参照すると、図８に示す構造から開始し、半導体材料２０２、ＢＯＸ層２０４、およびシリコン・フィン２０６を備えるＦｉｎＦＥＴ構造２００が示されている。シリコン材料は、好ましくは、シリコン・フィン２０６の長さに沿って均一にドープされ、約５×１０２０〜１×１０２１原子／ｃｍ３のドーパント・レベルまで高ドープされることが最も好ましい。シリコン材料は、イオン注入またはｉｎ−ｓｉｔｕドープによる非晶質シリコン堆積によってドープすることができる。ドーパントは、例えば、ヒ素またはホウ素とすることができる。
次に、シリコン・フィン２０６の上に、金属−絶縁体−金属（ＭＩＭ）キャパシタを製作することができる。
次に図１１および図１２を参照すると、シリコン・フィン２０６上に、ＭＩＭキャパシタの基礎を成す順次層が堆積される。シリコン・フィン２０６上に、第１の窒化チタン層２０８を堆積させ、その後に、誘電体層２１０および第２の窒化チタン層２１２が続く。シリコン・フィン２０６の上部からシリコン・フィン２０６の底部までの共形膜堆積を達成するために、第１の窒化チタン層２０８、誘電体層２１０、および第２の窒化チタン層２１２の各層は、原子層堆積（ＡＬＤ）によって堆積させることができる。第１の窒化チタン層２０８は、約５〜１０ナノメートル（ｎｍ）の厚さを有することができ、誘電体層２１０は、約２〜５ｎｍの厚さを有することができ、第２の窒化チタン層２１２は、約５ｎｍの厚さを有することができる。明確化のため、第１の窒化チタン層２０８および誘電体層２１０は、図１１および後続の平面図には示していない。誘電率を高め、ゲート・トンネル電流を少なくするために、誘電体層２１０は、好ましくは、高ｋ（高誘電率）材料とされる。適切な高ｋ誘電体材料のいくつかとして、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、および酸化ランタン（Ｌａ２Ｏ３）を例示することができる。
図１３および図１４に示すように、第１の窒化チタン層２０８、誘電体層２１０、および第２の窒化チタン層２１２を有するシリコン・フィン２０６の上およびその周りに、ポリシリコン・ゲート層２１４が堆積される。ポリシリコン・ゲート層２１４は、好ましくはドープされ、約５×１０２０〜１×１０２１原子／ｃｍ３のドーパント・レベルまで高ドープされるのが最も好ましい。ポリシリコン・ゲート層は、低圧化学気相成長（ＬＰＣＶＤ）などのプロセスによって堆積させることができる。ポリシリコン・ゲート層は、堆積後、イオン注入によってヒ素やホウ素などのドーパントでドープすることができる。
十分な周波数応答を達成するため、またキャパシタ抵抗を最小限に抑えるために、シリコン・フィン２０６が高ドープ・シリコン、またポリシリコン・ゲート層２１４が高ドープ・ポリシリコンであることが好ましい。
次のステップでは、図１５および図１６に示すように、ポリシリコン・ゲート層２１４をエッチ・バックして、層状となった複数のフィン２０６、２０８、２１０、２１２を露出させる。ポリシリコン・ゲート層２１４は、塩素ベースの化学的性質を有する高密度プラズマによってエッチングすることができる。プラズマ中の前駆体としては、Ｃｌ２、ＣＦ４、ＣＨＦ３、ＨＢｒ、およびＳｉＦ６を挙げることができる。ポリシリコン・ゲート層２１４のエッチングの後に、露出した第２の窒化チタン層２１２、誘電体層２１０、および第１の窒化チタン層２０８の、シリコン・フィン２０６からのエッチング除去が続く。露出した第２の窒化チタン層２１２、誘電体層２１０、および第１の窒化チタン層２０８の、シリコン・フィン２０６からのエッチング除去も、異なる前駆体を用いる塩素ベースの化学的性質を有する高密度プラズマによるものとすることができる。プラズマ中の前駆体としては、Ｃｌ２およびＢＣｌ３を挙げることができる。シリコン・フィン２０６は、以前に堆積された、いかなる層もなく、ポリシリコン・ゲート層２１４から突出する。
次のプロセスでは、シリコン・フィン２０６に面する各表面２１６（図１６に最も良く示されている。）上にスペーサを形成する。スペーサは、シリコン・フィン２０６上およびポリシリコン・ゲート層２１４の表面２１６に対して、窒化シリコンまたは酸化シリコンを堆積させ、次いで、余分なスペーサ材料を、ポリシリコン・ゲート層２１４の各表面２１６に対してスペーサ２１８を残すようにエッチング除去することによって、形成することができる。スペーサは、例えば、プラズマ強化化学気相成長（ＰＥＣＶＤ）と、それに続く７００℃以上での後続の熱プロセスによって形成することができる。結果として得られるＦｉｎＦＥＴ構造２００を、図１７および図１８に示す。図１９は、上述したＦｉｎＦＥＴ構造２００の斜視図である。
図２０、図２１、および図２２に示す次のプロセスでは、シリコン・フィン２０６上にエピタキシャル・シリコンを成長させて、併合型ソースおよびドレイン２２０を形成する。エピタキシャル・シリコンを成長させるエピタキシャル・プロセスは、フッ化水素酸（ＨＦ）前洗浄から開始し、その後に、酸素を除去するための水素（Ｈ２）アニールすることができる。エピタキシャル・シリコンは、シラン・ベースの前駆体によって、シリコン・フィン２０６上にエピタキシャル・シリコンを堆積させ、その後、結晶結合を形成する、ことにより得られる。併合型ソースおよびドレイン２２０について図示する平坦な面は、追加のシリコン・エッチ・バック・プロセスによって達成することができる。
ここで、さらに半導体プロセスを適用して、ＦｉｎＦＥＴ構造２００を完成させることができる。
第１の窒化チタン層と、誘電体層と、第２の窒化チタン層との組合せは、各シリコン・フィンとポリシリコン・ゲート層との間に位置する金属−絶縁体−金属キャパシタを形成する。当該例示的な実施形態は、ＭＩＭキャパシタが、同じ平面面積全体にわたる平面キャパシタよりも大きな静電容量を有するという点で有利である。
本開示に鑑みて、ここで具体的に説明した例示的な実施形態を超え、例示的な実施形態の他の変更を、本発明の趣旨から逸脱することなく加えることができることについては、当業者においては明らかである。したがって、そのような変更は、添付の特許請求の範囲によってのみ限定される本発明の範囲内に含まれるものである。

Claims (18)

  1. ＦｉｎＦＥＴ構造を形成する方法であって、
    半導体基板の上に、それぞれが２つの側面、および水平面を有するシリコン・フィンを形成することと、
    前記シリコン・フィンの前記側面および前記水平面上に、第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を堆積させることと、
    前記シリコン・フィン上の前記第２の窒化チタン層、および前記半導体基板を上にポリシリコン層を堆積させることと、
    前記ポリシリコン層、ならびに前記第１の窒化チタン層、前記誘電体層、および前記第２の窒化チタン層からなる順次層を、前記シリコン・フィンの第１の端部および第２の端部が前記ポリシリコン層から突き出すように、かつ前記ポリシリコン層が、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有するように前記シリコン・フィンの前記第１の端部および前記第２の端部から選択的にエッチングすることと、
    前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分を覆ってスペーサを、前記シリコン・フィンの前記第１の端部および前記第２の端部が前記スペーサから突き出すように形成することと、
    前記シリコン・フィンの前記第１の端部および前記第２の端部を覆ってエピタキシャル・シリコンを形成して、ソースおよびドレインを形成することと
    を含み、
    前記第１の窒化チタン層と、前記誘電体層と、前記第２の窒化チタン層との組合せにより、各シリコン・フィンと前記ポリシリコン層との間に位置する金属−絶縁体−金属キャパシタを形成させる、
    方法。
  2. 前記誘電体層が、高誘電率材料である材料を含む、請求項１に記載の方法。
  3. 前記シリコン・フィンの間に、前記シリコン・フィンの前記第１の端部および前記第２の端部上に接触するようにエピタキシャル・シリコンを形成して、隣接するソース同士を接続する併合型ソース、および隣接するドレイン同士を接続する併合型ドレインをそれぞれ形成することをさらに含む、請求項１に記載の方法。
  4. 前記シリコン・フィンおよび前記ポリシリコン層をドープすることをさらに含む、請求項１に記載の方法。
  5. 前記ドープされるシリコン・フィンおよび前記ドープされるポリシリコン層が、５×１０２０〜１×１０２１原子／ｃｍ３のドーパント・レベルまで高ドープされる、請求項４に記載の方法。
  6. 前記第１の窒化チタン層および前記第２の窒化チタン層が、５〜１０ナノメートル（ｎｍ）の厚さを有し、前記誘電体層が２〜５ｎｍの厚さを有する、請求項１に記載の方法。
  7. 金属−絶縁体−金属キャパシタを有するＦｉｎＦＥＴ構造を形成する方法であって、
    半導体基板上に、それぞれが２つの側面、および水平面を有する、シリコン・フィンを形成することと、
    第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を堆積させることによって、前記シリコン・フィンの前記側面および前記水平面上に、金属−絶縁体−金属キャパシタを形成することと、
    前記金属−絶縁体−金属キャパシタ上および前記半導体基板上に、ポリシリコン層を堆積させることと、
    前記ポリシリコン層および前記金属−絶縁体−金属キャパシタを、前記シリコン・フィンの第１の端部および第２の端部が前記ポリシリコン層から突き出すように、かつ前記ポリシリコン層が、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有するように前記シリコン・フィンの前記第１の端部および前記第２の端部から選択的にエッチングすることと、
    前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分の上にスペーサを、前記シリコン・フィンの前記第１の端部および前記第２の端部が前記スペーサから突き出すように形成することと、
    前記シリコン・フィンの前記第１の端部および前記第２の端部を覆ってエピタキシャル・シリコンを形成して、ソースおよびドレインを形成することと
    を含む方法。
  8. 前記誘電体層が、高誘電率材料である材料を含む、請求項７に記載の方法。
  9. 前記シリコン・フィンの間に、前記シリコン・フィンの前記第１の端部および前記第２の端部上に接触するようにエピタキシャル・シリコンを形成して、隣接するソース同士を接続する併合型ソース、および隣接するドレイン同士を接続する併合型ドレインをそれぞれ形成することをさらに含む、請求項７に記載の方法。
  10. 前記シリコン・フィンおよび前記ポリシリコン層をドープすることをさらに含む、請求項７に記載の方法。
  11. 前記ドープされるシリコン・フィンおよび前記ドープされるポリシリコン層が、５×１０２０〜１×１０２１原子／ｃｍ３のドーパント・レベルまで高ドープされる、請求項１０に記載の方法。
  12. 前記第１の窒化チタン層および前記第２の窒化チタン層が、５〜１０ナノメートル（ｎｍ）の厚さを有し、前記誘電体層が２〜５ｎｍの厚さを有する、請求項７に記載の方法。
  13. ＦｉｎＦＥＴ構造であって、
    半導体基板の上に形成され、それぞれが２つの側面、および水平面を有する複数のシリコン・フィンと、
    前記シリコン・フィンの前記側面および前記水平面上にある、第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層と、
    前記シリコン・フィン上の前記第２の窒化チタン層、および前記半導体基板を、前記シリコン・フィンの第１の端部および第２の端部が突出するように覆うと共に、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有するポリシリコン層と、
    前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分を、前記シリコン・フィンの前記第１の端部および前記第２の端部が突出するように覆うスペーサと、
    前記シリコン・フィンの前記第１の端部および前記第２の端部上でソースおよびドレイン形成する、エピタキシャル・シリコンと
    を備え、
    前記第１の窒化チタン層と、前記誘電体層と、前記第２の窒化チタン層との組合せが、各シリコン・フィンと前記ポリシリコン層との間に位置する金属−絶縁体−金属キャパシタを形成する、
    ＦｉｎＦＥＴ構造。
  14. 前記誘電体層が、高誘電率材料である材料を含む、請求項１３に記載のＦｉｎＦＥＴ構造。
  15. 前記シリコン・フィンの間に存在し、前記シリコン・フィンの前記第１の端部および前記第２の端部上に接触するように存在し、隣接するソース同士を接続する併合型ソース、および隣接するドレイン同士を接続する併合型ドレインを形成する、エピタキシャル・シリコンをさらに備える、請求項１３に記載のＦｉｎＦＥＴ構造。
  16. 前記シリコン・フィンおよび前記ポリシリコン層がドープされる、請求項１３に記載のＦｉｎＦＥＴ構造。
  17. 前記ドープされるシリコン・フィンおよび前記ドープされるポリシリコン層が、５×１０２０〜１×１０２１原子／ｃｍ３のドーパント・レベルまで高ドープされる、請求項１６に記載のＦｉｎＦＥＴ構造。
  18. 前記第１の窒化チタン層および前記第２の窒化チタン層が、５〜１０ナノメートル（ｎｍ）の厚さを有し、前記誘電体層が、２〜５ｎｍの厚さを有する、請求項１３に記載のＦｉｎＦＥＴ構造。
JP2015558041A 2013-02-15 2014-02-07 ＭＩＭキャパシタを含むＦｉｎＦＥＴ構造およびその形成方法 Pending JP2016514363A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/768,248 2013-02-15
US13/768,248 US8815661B1 (en) 2013-02-15 2013-02-15 MIM capacitor in FinFET structure
PCT/US2014/015379 WO2014126811A1 (en) 2013-02-15 2014-02-07 Mim capacitor in finfet structure

Publications (1)

Publication Number Publication Date
JP2016514363A true JP2016514363A (ja) 2016-05-19

Family

ID=51350592

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015558041A Pending JP2016514363A (ja) 2013-02-15 2014-02-07 ＭＩＭキャパシタを含むＦｉｎＦＥＴ構造およびその形成方法

Country Status (4)

Country Link
US (2) US8815661B1 (ja)
JP (1) JP2016514363A (ja)
DE (1) DE112014000380T5 (ja)
WO (1) WO2014126811A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019195044A (ja) * 2018-02-14 2019-11-07 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ マスクをエッチングし、フィン構造を形成するための方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812336B2 (en) * 2013-10-29 2017-11-07 Globalfoundries Inc. FinFET semiconductor structures and methods of fabricating same
US9236397B2 (en) * 2014-02-04 2016-01-12 Globalfoundries Inc. FinFET device containing a composite spacer structure
US9397038B1 (en) 2015-02-27 2016-07-19 Invensas Corporation Microelectronic components with features wrapping around protrusions of conductive vias protruding from through-holes passing through substrates
US9373618B1 (en) 2015-09-04 2016-06-21 International Business Machines Corporation Integrated FinFET capacitor
JP6495145B2 (ja) * 2015-09-11 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置
US9818825B2 (en) 2015-10-27 2017-11-14 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9633996B1 (en) 2016-03-25 2017-04-25 Qualcomm Incorporated High density area efficient thin-oxide decoupling capacitor using conductive gate resistor
US9985097B2 (en) 2016-06-30 2018-05-29 International Business Machines Corporation Integrated capacitors with nanosheet transistors
US9653480B1 (en) 2016-09-22 2017-05-16 International Business Machines Corporation Nanosheet capacitor
US9704856B1 (en) * 2016-09-23 2017-07-11 International Business Machines Corporation On-chip MIM capacitor
US10056503B2 (en) 2016-10-25 2018-08-21 International Business Machines Corporation MIS capacitor for finned semiconductor structure
US10388572B2 (en) 2017-03-06 2019-08-20 International Business Machines Corporation Integrating metal-insulator-metal capacitors with fabrication of vertical field effect transistors
US11393934B2 (en) * 2017-12-27 2022-07-19 Intel Corporation FinFET based capacitors and resistors and related apparatuses, systems, and methods
US10535529B2 (en) * 2018-06-05 2020-01-14 International Business Machines Corporation Semiconductor fin length variability control
US11715781B2 (en) * 2020-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with improved capacitors
US11316029B2 (en) * 2020-04-15 2022-04-26 International Business Machines Corporation Sacrificial fin for contact self-alignment

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6753618B2 (en) 2002-03-11 2004-06-22 Micron Technology, Inc. MIM capacitor with metal nitride electrode materials and method of formation
US6995412B2 (en) 2002-04-12 2006-02-07 International Business Machines Corporation Integrated circuit with capacitors having a fin structure
DE10248722A1 (de) 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
DE102004031385B4 (de) 2004-06-29 2010-12-09 Qimonda Ag Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
US6947275B1 (en) 2004-10-18 2005-09-20 International Business Machines Corporation Fin capacitor
US7091551B1 (en) 2005-04-13 2006-08-15 International Business Machines Corporation Four-bit FinFET NVRAM memory device
US20070018239A1 (en) 2005-07-20 2007-01-25 International Business Machines Corporation Sea-of-fins structure on a semiconductor substrate and method of fabrication
US20070257319A1 (en) * 2006-05-05 2007-11-08 Texas Instruments Incorporated Integrating high performance and low power multi-gate devices
US20080237678A1 (en) 2007-03-27 2008-10-02 Suman Datta On-chip memory cell and method of manufacturing same
US7776684B2 (en) 2007-03-30 2010-08-17 Intel Corporation Increasing the surface area of a memory cell capacitor
US7696040B2 (en) 2007-05-30 2010-04-13 International Business Machines Corporation Method for fabrication of fin memory structure
US7851865B2 (en) * 2007-10-17 2010-12-14 International Business Machines Corporation Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
US7692254B2 (en) * 2007-07-16 2010-04-06 International Business Machines Corporation Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
US7683417B2 (en) 2007-10-26 2010-03-23 Texas Instruments Incorporated Memory device with memory cell including MuGFET and fin capacitor
US8043920B2 (en) * 2009-09-17 2011-10-25 International Business Machines Corporation finFETS and methods of making same
US8716797B2 (en) * 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8207038B2 (en) * 2010-05-24 2012-06-26 International Business Machines Corporation Stressed Fin-FET devices with low contact resistance
US8420476B2 (en) 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
US8860107B2 (en) * 2010-06-03 2014-10-14 International Business Machines Corporation FinFET-compatible metal-insulator-metal capacitor
US8936978B2 (en) * 2010-11-29 2015-01-20 International Business Machines Corporation Multigate structure formed with electroless metal deposition
US8900973B2 (en) * 2011-08-30 2014-12-02 International Business Machines Corporation Method to enable compressively strained pFET channel in a FinFET structure by implant and thermal diffusion
US9040399B2 (en) * 2011-10-27 2015-05-26 International Business Machines Corporation Threshold voltage adjustment for thin body MOSFETs
US8445334B1 (en) * 2011-12-20 2013-05-21 International Business Machines Corporation SOI FinFET with recessed merged Fins and liner for enhanced stress coupling
US8871626B2 (en) * 2011-12-20 2014-10-28 International Business Machines Corporation FinFET with vertical silicide structure
US8610249B2 (en) * 2012-03-30 2013-12-17 International Business Machines Corporation Non-planar capacitor and method of forming the non-planar capacitor
US8987093B2 (en) * 2012-09-20 2015-03-24 International Business Machines Corporation Multigate finFETs with epitaxially-grown merged source/drains

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019195044A (ja) * 2018-02-14 2019-11-07 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ マスクをエッチングし、フィン構造を形成するための方法

Also Published As

Publication number Publication date
US20140231891A1 (en) 2014-08-21
WO2014126811A1 (en) 2014-08-21
US8815661B1 (en) 2014-08-26
US8816420B1 (en) 2014-08-26
US20140231890A1 (en) 2014-08-21
DE112014000380T5 (de) 2015-10-08

Similar Documents

Publication Publication Date Title
US8815661B1 (en) MIM capacitor in FinFET structure
US9397152B2 (en) Multilayer MIM capacitor
US8519481B2 (en) Voids in STI regions for forming bulk FinFETs
US8970039B2 (en) Integrated circuit devices including electrode support structures and methods of fabricating the same
US7629220B2 (en) Method for forming a semiconductor device and structure thereof
US9029913B2 (en) Silicon-germanium fins and silicon fins on a bulk substrate
US20160079125A1 (en) Semiconductor devices and methods of manufacturing the same
KR101054791B1 (ko) 반도체 장치의 제조 방법
US20140042548A1 (en) Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof
US9490257B2 (en) Deep trench polysilicon fin first
US10497809B2 (en) FINFET, method of manufacturing the same, and electronic device including the same
US9461050B2 (en) Self-aligned laterally extended strap for a dynamic random access memory cell
US9437713B2 (en) Devices and methods of forming higher tunability FinFET varactor
CN103227101B (zh) 半导体器件及其制造方法
WO2022022048A1 (zh) 电容器结构及其制作方法、存储器
TWI635573B (zh) 記憶元件及其製造方法
TWI466172B (zh) 半導體元件的製造方法
KR20020058573A (ko) 반도체소자 및 그 제조 방법
TWI767629B (zh) 半導體元件及其形成方法
TW200905803A (en) Method of making planar-type bottom electrode for semiconductor device
KR20230029190A (ko) 게이트 구조물 및 이를 포함하는 반도체 장치
TWI423396B (zh) 電容電極結構及其製作方法
TWI559382B (zh) 半導體元件及其製造方法
CN117374076A (zh) 3ds fet及其制造方法
KR20120093806A (ko) 반도체 소자 및 그 제조 방법