KR102054185B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치 제조 방법에서, 기판 상부를 부분적으로 제거하여 트렌치를 형성함으로써 돌출된 액티브 영역을 형성한다. 상기 트렌치를 부분적으로 채우는 소자 분리막 패턴 구조물을 형성한다. 상기 트렌치에 의해 노출된 액티브 영역 부분 및 상기 소자 분리막 패턴 구조물 상에 추가 액티브 막을 형성한다. 상기 추가 액티브 막을 식각하여 상기 돌출된 액티브 영역 상부 측벽에 추가 액티브 패턴을 형성한다. 이에 따라, 커패시터와 전기적으로 연결되는 부분의 콘택 마진을 확보할 수 있으며, 컨택 홀이 오정렬(misalignment) 될 가능성이 감소하여, 우수한 동작 특성을 갖는 반도체 장치를 제조할 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
고집적화에 따라, 액티브 영역의 종횡비는 더욱 높아지고 있다. 그런데, 상기 액티브 영역의 높은 종횡비로 인해, 비트라인 및 커패시터와 전기적으로 연결되는 부분의 콘택 마진이 감소하여 콘택 저항이 점점 증가하는 문제점이 발생할 수 있다. 이러한 콘택 저항의 증가는 결국 반도체 소자의 동작 특성을 감소시키기 때문에, 이에 따라 콘택 마진을 확보하는 방법이 요구되고 있다.
본 발명의 일 목적은 콘택 마진을 확보할 수 있는 액티브 영역 구조물을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 콘택 마진을 확보할 수 있는 액티브 영역 구조물을 포함하는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상부를 부분적으로 제거하여 트렌치를 형성함으로써 돌출된 액티브 영역을 형성한다. 상기 트렌치를 부분적으로 채우는 소자 분리막 패턴 구조물을 형성한다. 상기 트렌치에 의해 노출된 액티브 영역 상부 및 상기 소자 분리막 상에 추가 액티브 막을 형성한다. 상기 추가 액티브 막을 식각하여 상기 돌출된 액티브 영역 상부 측벽에 추가 액티브 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 추가 액티브 막은 폴리실리콘을 포함한다.
예시적인 실시예들에 있어서, 상기 추가 액티브 패턴을 형성할 때, 상기 추가 액티브 막을 이방성 식각하여 상기 돌출된 액티브 영역 상면을 노출시키고, 상기 추가 액티브 패턴을 상기 돌출된 액티브 영역 상부 측벽에만 형성한다.
예시적인 실시예들에 있어서, 상기 추가 액티브 막을 형성한 이후에, 상기 추가 액티브 막 상에 스페이서 막을 형성한다. 상기 스페이서 막을 이방성 식각하여 상기 돌출된 액티브 영역 상부 측벽에 대응하는 상기 추가 액티브 막 상에 스페이서를 형성한다. 이후, 상기 추가 액티브 패턴을 형성할 때, 상기 스페이서를 식각 마스크로 사용하여 상기 추가 액티브 막을 식각한다.
예시적인 실시예들에 있어서, 상기 추가 액티브 막을 형성할 때, 상기 돌출된 액티브 영역 상부에 에피택시얼 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 트렌치를 부분적으로 채우는 소자 분리막 패턴 구조물을 형성할 때, 상기 트렌치를 충분히 채우는 소자 분리막 구조물을 상기 기판 상에 형성한다. 상기 소자 분리막 구조물 상부를 제거한다.
본 발명의 다른 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 돌출된 액티브 영역을 포함하는 기판, 상기 돌출된 액티브 영역 하부를 감싸는 소자 분리막 패턴 구조물 및 상기 돌출된 액티브 영역 상부 측벽에 형성된 추가 액티브 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 추가 액티브 패턴을 폴리실리콘 혹은 단결정 실리콘을 포함한다.
예시적인 실시예들에 있어서, 상기 추가 액티브 패턴은 상기 돌출된 액티브 영역 상부 측벽을 감싼다.
예시적인 실시예들에 있어서, 상기 추가 액티브 패턴 상에 형성되고 실리콘 질화물을 포함하는 스페이서를 더 구비한다.
본 발명의 실시예들에 따른 반도체 장치에서, 돌출된 액티브 영역 상부 측벽에 추가 액티브 패턴이 형성되므로, T자형 액티브 영역 구조물을 형성할 수 있다. 이에 따라, 액티브 영역의 상부 폭이 확장되어 커패시터와 전기적으로 연결되는 부분의 콘택 마진이 확보되기 때문에, 컨택 홀이 오정렬(misalignment) 될 가능성이 감소하며 우수한 동작 특성을 갖는 반도체 장치를 제조할 수 있다.
또한, 상기 추가 액티브 패턴 상에 스페이서가 더 형성되므로, 높은 종횡비로 인한 액티브 영역의 기울어짐이 발생하더라도 각각의 T자형 액티브 영역 구조물들은 서로 전기적으로 분리되어 우수한 동작 특성을 갖는 반도체 장치를 제조할 수 있다.
도 1a 및 도 1b는 예시적 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 2a 내지 도 6b는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 다른 예시적 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 8a 및 도 8b는 다른 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 또 다른 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 또 다른 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 6b는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 다른 예시적 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 8a 및 도 8b는 다른 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 또 다른 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 또 다른 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a, 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a 및 10a는 각각 반도체 장치를 제1 방향을 따라 자른 단면도들이며, 도 1b, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b 및 10b는 각각 반도체 장치를 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 자른 단면도들이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 장치(100)는 T자형 액티브 영역 구조물 및 소자 분리막 패턴 구조물(160b)을 포함한다.
상기 T자형 액티브 영역 구조물은 돌출된 액티브 영역(135) 및 추가 액티브 패턴(170a)을 포함할 수 있다.
돌출된 액티브 영역(135)은 기판(110) 상에 형성될 수 있으며, 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다.
추가 액티브 패턴(170a)은 상기 돌출된 액티브 영역(135)의 상부 측벽을 감쌀 수 있다. 추가 액티브 패턴(170a)은 예를 들어, 폴리실리콘을 포함할 수 있다.
한편, 소자 분리막 패턴 구조물(160b)은 상기 돌출된 액티브 영역(135)의 하부를 감쌀 수 있으며, 예를 들어 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 소자 분리막 패턴 구조물(160b)은 트렌치(130) 내벽 상에 형성된 제1 절연막 패턴(140b) 및 제1 절연막 패턴(140b) 상에 형성되어 트렌치(130)의 하부를 채우는 제2 절연막 패턴(150b)을 포함할 수 있다. 이때, 제1 및 제2 절연막 패턴들(140b, 150b)은 각각 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다.
반도체 장치(100)는 돌출된 액티브 영역(135) 상부 측벽에 추가 액티브 패턴(170a)이 형성되어 확장된 폭을 갖는 T자형 액티브 영역 구조물을 포함함으로써, 이후 상기 T자형 액티브 영역 구조물 상에 형성되는 커패시터와 접촉하는 부분의 콘택 마진을 확보할 수 있다.
도 2 내지 도 6은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b를 참조하면, 기판(110) 상에 마스크(120)를 형성하고, 마스크(120)를 식각 마스크로 사용하여 기판(110) 상부를 부분적으로 제거함으로써 트렌치(130)를 형성한다.
예시적인 실시예들에 있어서, 복수 개의 트렌치들(130)이 형성될 수 있으며, 트렌치들(130) 사이에는 기판(110)으로부터 돌출된 액티브 영역(135)이 형성될 수 있다. 예시적인 실시예들에 있어서, 트렌치들(130)은 제1 방향을 따라 일정한 폭을 가질 수 있으며, 상기 제1 방향에 수직한 제2 방향을 따라 제1 폭 및 상기 제1 폭보다 작은 제2 폭을 가질 수 있다.
기판(110)은 예를 들어, 실리콘 게르마늄과 같은 반도체 물질을 포함할 수 있다.
마스크(120)는 기판(110) 상에 마스크 층을 형성한 후, 상기 마스크 층을 사진 식각 공정을 통해 패터닝함으로써 형성할 수 있다. 이에 따라, 기판(110) 상면 일부가 마스크에 의해 커버되지 않고 노출될 수 있다. 상기 마스크 층은 화학 기상 증착(CVD) 또는 저압 화학 기상 증착(LPCVD) 등을 통해 형성할 수 있다.
예시적인 실시예들에 있어서, 트렌치(130)는 측벽이 기판(110) 상면에 수직하도록 형성되거나 혹은 기울어지도록 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 트렌치(130)를 충분히 매립하도록 기판(110) 및 마스크(120) 상에 절연막 구조물(160)을 형성한다. 절연막 구조물(160)은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 등을 통해 형성할 수 있다. 예시적인 실시예들에 있어서, 트렌치(130) 내벽 상에 제1 절연막(140)을 형성하고, 제1 절연막(140) 상에 트렌치(130)의 나머지 부분을 충분히 채우는 제2 절연막(150)을 형성함으로써, 절연막 구조물(160)을 형성할 수 있다. 예를 들어, 제1 및 제2 절연막들(140, 150)은 각각 실리콘 산화물 및 실리콘 질화물을 사용하여 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 절연막 구조물(160)의 상부 및 마스크(120)를 제거하여 트렌치(130) 내에 소자 분리막 구조물(160a)을 형성한다.
예시적 실시예들에 있어서, 소자 분리막 구조물(160a)은 에치 백 공정 및/또는 화학 기계적 연마(CMP) 공정을 통해 돌출된 액티브 영역(135)의 상면이 드러날 때까지 절연막 구조물(160)의 상부 및 마스크(120)를 제거함으로써 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 소자 분리막 구조물(160a)의 상부를 부분적으로 제거함으로써, 트렌치(130)를 부분적으로 채우는 소자 분리막 패턴 구조물(160b)을 형성한다. 이에 따라, 돌출된 액티브 영역(135) 상부는 다시 트렌치(130)에 의해 노출될 수 있다.
예시적 실시예들에 있어서, 소자 분리막 패턴 구조물(160b)은 습식 식각 공정을 통해 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 소자 분리막 패턴 구조물(160b) 및 트렌치(130)에 의해 노출된 상기 돌출된 액티브 영역(135) 상부에 추가 액티브 막(170)을 형성한다. 즉, 소자 분리막 패턴 구조물(160b) 및 소자 분리막 패턴 구조물(160b)에 의해 커버되지 않는 돌출된 액티브 영역(135) 측벽 및 상면에 추가 액티브 막(170)을 형성할 수 있다.
추가 액티브 막(170)은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 등을 통해 형성할 수 있으며, 예를 들어 폴리실리콘을 포함하도록 형성할 수 있다.
다시 도 1a 및 도 1b를 참조하면, 추가 액티브 막(170)을 식각하여 상기 돌출된 액티브 영역(135) 상부 측벽에 추가 액티브 패턴(170a)을 형성함으로써, T자형 액티브 영역 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 추가 액티브 패턴(170a)은 이방성 식각 공정을 통해 추가 액티브 막(170)을 식각함으로써 형성될 수 있다. 이에 따라, 돌출된 액티브 영역(135)의 상면은 노출되며, 추가 액티브 패턴(170a)은 돌출된 액티브 영역(135)의 상부 측벽에만 형성될 수 있다.
전술한 바와 같이, 돌출된 액티브 영역(135) 상부 측벽에 추가 액티브 패턴(170a)이 형성되므로, T자형 액티브 영역 구조물을 형성할 수 있다. 이에 따라, 액티브 영역의 상부 폭이 확장되어 이후 형성되는 커패시터와 전기적으로 연결되는 부분의 콘택 마진이 확보되기 때문에, 컨택 홀이 오정렬(misalignment) 될 가능성이 감소하며 우수한 동작 특성을 갖는 반도체 소자를 제조할 수 있다.
도 7a 및 도 7b는 다른 예시적 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 스페이서를 제외하고는, 도 1a 및 도 1b를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 7a 및 도 7b를 참조하면, 반도체 장치(200)는 T자형 액티브 영역 구조물, 소자 분리막 패턴 구조물(160b) 및 스페이서(180a)를 포함한다.
상기 T자형 액티브 영역 구조물은 돌출된 액티브 영역(135) 및 추가 액티브 패턴(170b)을 포함할 수 있다.
돌출된 액티브 영역(135)은 기판(110) 상에 형성될 수 있으며, 추가 액티브 패턴(170b)은 돌출된 액티브 영역(135)의 상부 측벽에 형성될 수 있다. 이때, 추가 액티브 패턴(170b)은 L자 형으로 형성되어 상기 돌출된 액티브 영역(135)의 상부 측벽을 감쌀 수 있으며, 예를 들어 폴리실리콘을 포함할 수 있다.
스페이서(180a)는 추가 액티브 패턴(170b) 상에 형성될 수 있으며, 예를 들어 실리콘 질화물을 포함할 수 있다.
한편, 소자 분리막 패턴 구조물(160b)은 돌출된 액티브 영역(135)의 하부를 감쌀 수 있으며, 예를 들어 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다.
반도체 장치(200)는 돌출된 액티브 영역(135) 상부 측벽에 추가 액티브 패턴(170b)이 형성되어 확장된 폭을 갖는 T자형 액티브 영역 구조물을 포함함으로써, 이후 상기 T자형 액티브 영역 구조물 상에 형성되는 커패시터와 접촉하는 부분의 콘택 마진을 확보할 수 있다.
또한, 추가 액티브 패턴(170b) 상에 스페이서(180a)가 더 형성되므로, 높은 종횡비로 인한 기울어짐이 발생하더라도 각각의 상기 T자형 액티브 영역 구조물은 서로 전기적으로 분리되어 우수한 동작 특성을 갖는 반도체 소자를 제조할 수 있다.
도 8a 및 도 8b는 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 상기 반도체 장치 제조 방법은 도 2 내지 도 6을 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저, 도 2 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 기판(110) 상에 트렌치(130)를 형성하여 돌출된 액티브 영역(135)을 형성할 수 있고, 트렌치(130)를 부분적으로 채우는 소자 분리막 패턴 구조물(160b)을 형성할 수 있으며, 소자 분리막 패턴 구조물(160b) 및 돌출된 액티브 영역(135) 상부에 추가 액티브 막(170)을 형성할 수 있다. 이때, 추가 액티브 막(170)은, 예를 들어 폴리실리콘을 포함하도록 형성할 수 있다.
이후, 도 8a 및 도 8b를 참조하면, 추가 액티브 막(170) 상에 스페이서 막(180)을 형성한다.
스페이서 막(180)은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 등을 통해 형성할 수 있으며, 예를 들어 실리콘 질화물을 포함하도록 형성할 수 있다.
다시 도 7a 및 도 7b를 참조하면, 스페이서 막(180) 및 추가 액티브 막(170)을 식각하여 돌출된 액티브 영역(135) 상부 측벽에 스페이서(180a) 및 추가 액티브 패턴(170b)을 형성함으로써, T자형 액티브 영역 구조물을 형성한다.
예시적인 실시예들에 있어서, 스페이서(180a)는 이방성 식각 공정을 통해 형성될 수 있다. 이에 따라, 스페이서(180a)는 상기 돌출된 액티브 영역(135) 상부 측벽에 대응하는 추가 액티브 막(170) 상에 형성될 수 있다.
이후, 스페이서(180a)를 식각 마스크로 사용하여 추가 액티브 막(170)을 식각함으로써, 상기 돌출된 액티브 영역(135) 부분의 측벽에 추가 액티브 패턴(170b)을 형성할 수 있다.
이에 따라, 돌출된 액티브 영역(135)의 상면은 노출되고, 추가 액티브 패턴(170b)은 상기 돌출된 액티브 영역(135) 상부 측벽에만 L자 형태로 형성될 수 있다.
전술한 바와 같이, 돌출된 액티브 영역(135) 상부 측벽에 추가 액티브 패턴(170b)이 형성되어 T자형 액티브 영역 구조물을 형성할 수 있다. 이에 따라, 액티브 영역의 상부 폭이 확장되어 커패시터와 전기적으로 연결되는 부분의 콘택 마진이 확보되기 때문에, 컨택 홀이 오정렬(misalignment) 될 가능성이 감소한다.
또한, 추가 액티브 패턴(170b) 상에 스페이서(180a)가 더 형성되므로, 높은 종횡비로 인한 액티브 영역의 기울어짐이 발생하더라도 각각의 T자형 액티브 영역 구조물은 서로 전기적으로 분리되고, 이에 따라 우수한 동작 특성을 갖는 반도체 소자를 제조할 수 있다.
도 9a 및 도 9b는 또 다른 예시적 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 도 1a 및 도 1b를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 9a 및 도 9b를 참조하면, 반도체 장치(300)는 T자형 액티브 영역 구조물 및 소자 분리막 패턴 구조물(160b)을 포함한다.
상기 T자형 액티브 영역 구조물은 돌출된 액티브 영역(135) 및 추가 액티브 패턴(190a)을 포함할 수 있다.
돌출된 액티브 영역(135)은 기판(110) 상에 형성될 수 있으며, 추가 액티브 패턴(190a)은 돌출된 액티브 영역(135)의 상부 측벽에 형성될 수 있다. 이때, 상기 추가 액티브 패턴(190a)은 상기 돌출된 액티브 영역(135)의 상부 측벽을 감쌀 수 있으며, 예를 들어 단결정 실리콘을 포함할 수 있다.
한편, 소자 분리막 패턴 구조물(160b)은 돌출된 액티브 영역(135)의 하부를 감쌀 수 있으며, 예를 들어 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다.
반도체 장치들(100, 200)과 유사하게, 반도체 장치(300)에서도 커패시터와 전기적으로 연결되는 부분의 콘택 마진을 확보할 수 있다.
도 10a 및 도 10b는 또 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 상기 반도체 장치 제조 방법은 도 2 내지 도 6을 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저, 도 2 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 기판(110) 상에 트렌치(130)를 형성함으로써, 돌출된 액티브 영역(135)을 형성할 수 있고, 트렌치(130)를 부분적으로 채우는 소자 분리막 패턴 구조물(160b)을 형성할 수 있다.
이후, 도 10a 및 도 10b를 참조하면, 소자 분리막(160b) 및 돌출된 액티브 영역(135) 상부에 추가 액티브 막(190)을 형성한다.
예시적 실시예들에 있어서, 추가 액티브 막(190)은 상기 돌출된 액티브 영역(135) 상부에 에피택시얼 공정을 수행함으로써 형성되며, 예를 들어 단결정 실리콘을 포함하도록 형성할 수 있다.
다시 도 9a 및 도 9b를 참조하면, 액티브 막(135)을 식각하여 돌출된 액티브 영역(135) 상부 측벽에 추가 액티브 패턴(190a)을 형성함으로써, T자형 액티브 영역 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 추가 액티브 패턴(190a)은 이방성 식각 공정을 통해 형성될 수 있다. 이에 따라, 돌출된 액티브 영역(135)의 상면은 노출되고, 추가 액티브 패턴(190a)은 상기 돌출된 액티브 영역(135) 상부 측벽에 형성될 수 있다.
반도체 장치(100, 200) 제조 방법들과 유사하게, 반도체 장치(300) 제조 방법에서도 용이하게 커패시터와 전기적으로 연결되는 부분의 콘택 마진을 확보할 수 있다. 이에 따라, 컨택 홀이 오정렬(misalignment) 될 가능성이 감소하며 우수한 동작 특성을 갖는 반도체 소자를 제조할 수 있다.
110: 기판 130: 트렌치
140: 제1 절연막 150: 제2 절연막
160: 절연막 160b: 소자 분리막 패턴 구조물
170, 190: 추가 액티브 막 170a, 170b, 190b: 추가 액티브 막 패턴
180a: 스페이서
140: 제1 절연막 150: 제2 절연막
160: 절연막 160b: 소자 분리막 패턴 구조물
170, 190: 추가 액티브 막 170a, 170b, 190b: 추가 액티브 막 패턴
180a: 스페이서
Claims (10)
- 기판 상부를 부분적으로 제거하여 트렌치를 형성함으로써 돌출된 액티브 영역을 형성하는 단계;
상기 트렌치를 부분적으로 채우는 소자 분리막 패턴 구조물을 형성하는 단계;
상기 트렌치에 의해 노출된 상기 돌출된 액티브 영역의 상부 및 상기 소자 분리막 패턴 구조물 상에 추가 액티브 막을 형성하는 단계; 및
상기 추가 액티브 막을 식각하여 상기 돌출된 액티브 영역 상부 측벽에 추가 액티브 패턴을 형성하는 단계를 포함하며,
상기 추가 액티브 막은 화학 기상 증착(CVD) 공정 또는 원자층 적층(ALD) 공정을 통해 형성되고,
상기 추가 액티브 패턴은 L자 형상을 갖는 반도체 장치 제조 방법. - 제 1 항에 있어서, 상기 추가 액티브 막은 폴리실리콘을 포함하도록 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 추가 액티브 패턴을 형성하는 단계는, 상기 추가 액티브 막을 이방성 식각하여 상기 돌출된 액티브 영역의 상면을 노출시키고, 상기 추가 액티브 패턴을 상기 돌출된 액티브 영역 상부 측벽에만 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 추가 액티브 막을 형성하는 단계 이후에,
상기 추가 액티브 막 상에 스페이서 막을 형성하는 단계; 및
상기 스페이서 막을 이방성 식각하여 상기 돌출된 액티브 영역 상부 측벽에 대응하는 상기 추가 액티브 막 상에 스페이서를 형성하는 단계를 더 포함하며,
상기 추가 액티브 패턴을 형성하는 단계는 상기 스페이서를 식각 마스크로 사용하여 상기 추가 액티브 막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법. - 삭제
- 제 1 항에 있어서, 상기 트렌치를 부분적으로 채우는 소자 분리막 패턴 구조물을 형성하는 단계는,
상기 트렌치를 충분히 채우는 소자 분리막 구조물을 상기 기판 상에 형성하는 단계; 및
상기 소자 분리막 구조물 상부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법. - 돌출된 액티브 영역을 포함하는 기판;
상기 돌출된 액티브 영역 하부를 감싸는 소자 분리막 패턴 구조물; 및
상기 돌출된 액티브 영역 상부 측벽에 형성된 추가 액티브 패턴을 포함하며,
상기 추가 액티브 패턴은 L자 형상을 갖는 반도체 장치. - 제 7 항에 있어서, 상기 추가 액티브 패턴은 폴리실리콘 혹은 단결정 실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서, 상기 추가 액티브 패턴은 상기 돌출된 액티브 영역 상부 측벽을 감싸는 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서, 상기 추가 액티브 패턴 상에 형성되고 실리콘 질화물을 포함하는 스페이서를 더 구비하는 것을 특징으로 하는 반도체 장치.
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