TWI597822B

TWI597822B - 自對準埋入式字元線隔離結構及其形成方法

Info

Publication number: TWI597822B
Application number: TW104112327A
Authority: TW
Inventors: 朴哲秀; 柯順祥; 陳明堂; 鈕偉宗
Original assignee: 華邦電子股份有限公司
Priority date: 2015-04-17
Filing date: 2015-04-17
Publication date: 2017-09-01
Also published as: TW201639123A

Description

自對準埋入式字元線隔離結構及其形成方法

本發明係有關於一種半導體記憶裝置，且特別係有關於一種自對準埋入式字元線隔離結構及其形成方法。

動態隨機存取記憶體(dynamic random access memory,DRAM)主要是由一個電容器和一個電晶體組成。隨著電子產品日漸小型化之趨勢，對於記憶體裝置亦有逐漸小型化的需求。然而，習知動態隨機存取記憶體中的電容器，佔據大部分可利用的空間，使得動態隨機存取記憶體之體積無法再縮小，而研發出一種無電容器動態隨機存取記憶體。

因此，隨著記憶體小型化發展之趨勢，對於具有更小臨界尺寸的記憶體裝置以及更簡便且低成本的形成方法仍有所需求。

本揭露之一實施例係揭示一種自對準埋入式字元線隔離結構之形成方法，包括：提供半導體基板，其中半導體基板包括陣列區及複數個晶胞區位於陣列區中，其中晶胞區的每一者包括兩條字元線；形成第一材料層於半導體基板上，其中第一材料層的上表面具有一凹口介於兩個相鄰的晶胞區之間；形成第二材料層於第一材料層上並填入凹口中，其中位於凹口底部的第二材料層具有第一厚度，且位於晶胞區的第二材料層具有大於第一厚度的第二厚度；沿著凹口進行第一蝕刻步驟穿過第一材料層及第二材料層，以在半導體基板中形成一字元線隔離溝槽介於兩個相鄰的晶胞區之間，其中字元線隔離溝槽的位置係對應於凹口的位置；以及進行第二蝕刻步驟，以擴大字元線隔離溝槽的底部，其中字元線隔離溝槽具有上部及擴大的底部。

本揭露之另一實施例係揭示一種自對準埋入式字元線隔離結構，包括：半導體基板，包括陣列區及複數個晶胞區位於陣列區中，其中晶胞區的每一者包括兩條字元線；字元線隔離溝槽，位於兩個相鄰的晶胞區之間，其中字元線隔離溝槽具有上部及擴大的底部；摻雜區，位於半導體基板中且包圍擴大的底部；以及填充材料，填入字元線隔離溝槽中。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，作詳細說明如下：

1a‧‧‧第一材料

2a‧‧‧罩幕層

10‧‧‧陣列區

20‧‧‧周邊電路區

100‧‧‧自對準埋入式字元線隔離結構

102‧‧‧半導體基板

104‧‧‧淺溝隔離結構

106‧‧‧穿隧氧化物層

108‧‧‧字元線

110‧‧‧第一材料柵狀膜層

110p‧‧‧突出部

112‧‧‧第一材料層

114‧‧‧第二材料層

118‧‧‧開口

120‧‧‧字元線溝槽

130‧‧‧凹口

140‧‧‧溝槽

150‧‧‧字元線隔離溝槽

150a‧‧‧上部

150b‧‧‧擴大的底部

160‧‧‧摻雜區

170‧‧‧填充材料

210‧‧‧摻雜步驟

C‧‧‧晶胞區

s₁‧‧‧第一間距

s₂‧‧‧第二間距

t₁‧‧‧第一厚度

t₂‧‧‧第二厚度

w₁‧‧‧第一寬度

w₂‧‧‧第二寬度

第1圖至第7圖為本揭露一些實施例之自對準埋入式字元線隔離結構100的製程剖面示意圖。

為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。然而，任何所屬技術領域中具有通常知識者將會瞭解本發明中各種特徵結構僅用於說明，並未依照比例描繪。事實上，為了使說明更加清晰，可任意增減各種特徵結構的相對尺寸比例。在說明書全文及所有圖式中，相同的參考標號是指相同的特徵結構。

本揭露提供一種自對準埋入式字元線隔離結構及其形成方法，第1圖至第7圖為本揭露一些實施例之自對準埋入式字元線隔離結構100的製程剖面示意圖。

請參照第1圖，提供半導體基板102，其包括陣列區10，其中陣列區10具有複數個晶胞區C，以及相鄰於陣列區10的周邊電路區20。另外，如第1圖所示，淺溝隔離結構(shallow trench isolation,STI)104分別位於陣列區10及周邊電路區20中。

半導體基板102的材料可包括矽、砷化鎵、氮化鎵、矽化鍺、絕緣層上覆矽(silicon on indulator,SOI)、其他合適之材料或上述材料之組合。在一些實施例中，半導體基板102為矽基板。

淺溝隔離結構104的功能為電性隔離後續將形成於陣列區10中的元件。本技術領域具有通常知識者應可了解，從俯視角度觀察，淺溝隔離結構104為平行排列的多個長條形區域，而字元線108亦為平行排列的多個長條形區域。由於淺溝隔離結構104的延伸方向與字元線108的延伸方向彼此並非垂直或平行，而是以一特定角度(例如，介於約10-80度之間)排列。因此，隨著剖線的位置不同，所得到的剖面圖亦不相同。且在剖面圖中，溝隔離結構104與字元線108在陣列區10中並非呈現規則排列，如第1圖所示。

仍請參照第1圖，在半導體基板102及淺溝隔離結構104的表面上依序(由下而上)沉積穿隧氧化物層(tunneling oxide layer)106、第一材料1a及罩幕層2a。接著，對位於陣列區10的罩幕層2a進行圖案化製程，以定義出複數個開口118。沿著開口118進行蝕刻步驟並穿過第一材料、穿隧氧化物層106、半導體基板102及/或淺溝隔離結構104，以形成複數個字元線溝槽120，如第1圖所示。

請參照第2圖，在字元線溝槽120中依序填入導電材料及第一材料1a。填入字元線溝槽120中的導電材料形成字元線108。由於字元線108係埋入半導體基板的頂面之下，因此亦可稱為「埋入式字元線」。再者，填入字元線溝槽120中的第一材料1a與覆蓋於穿隧氧化物層106上的第一材料1a相連，因而形成第一材料柵狀膜層110。第一材料柵狀膜層110具有柵欄狀(fence-shaped)的剖面輪廓(profile)，且第一材料柵狀膜層110在晶胞區C具有複數個突出部110p對應於字元線108的位置，如第2圖所示。在形成第一材料柵狀膜層110之後，移除罩幕層2a。

請參照第3圖，在形成第一材料柵狀膜層110之後，沉積與第一材料柵狀膜層110相同的第一材料1a於第一材料柵狀膜層110上，使第一材料1a沿著第一材料柵狀膜層110之柵欄狀的剖面輪廓堆疊一適當的厚度，以形成具有複數個凹口130的第一材料層112。在本實施例中，位於第一材料層112上表面的每一個凹口130皆介於兩個相鄰的晶胞區C之間，如第3圖所示。

請參照第2圖，在一些實施例中，第一材料柵狀膜層110的突出部110p具有不同的間距。位於同一晶胞區C的兩個突出部110p具有第一間距s₁。位於相鄰晶胞區C的兩個突出部110p具有第二間距s₂。藉由選擇第一間距s₁與第二間距s₂，可控制凹口130的形成位置。舉例而言，在本實施例中，第一間距s₁小於第二間距s₂。當沉積第一材料填滿第一間距s₁的空間時，在第二間距s₂的空間尚未被完全填滿。如此一來，即可在相鄰的晶胞區C之間形成凹口130。應注意的是，在本實例中，藉由形成第一材料柵狀膜層110，並選擇第一間距s₁與第二間距s₂，即可控制凹口130的形成位置。換言之，依據本實例，在形成字元線之後，不需要進行額外的圖案化製程，以定義凹口130介於兩個相鄰的晶胞區C之間。因此，可減少製程步驟及光罩的使用，進而降低成本。

此外，需注意的是，沉積第一材料1a於第一材料柵狀膜層110上的步驟為非順應性(non-conformal)沉積步驟，可能會在凹口130的頂部形成懸突部(overhang)。因此，凹口130的頂部具有第一口徑w₁，且凹口130的底部具有大於或等於第一口徑w₁的第二口徑w₂。如第3圖所示，在本實施例中，凹口130底部的第二口徑w₂大於頂部的第一口徑w₁，此特徵在後續步驟中將有助於形成具有不同厚度的第二材料層，此部分在下文中將會詳細討論。

請參照第3圖，在形成具有複數個凹口130的第一材料層112之後，沉積與第一材料1a不同的第二材料，以形成第二材料層114於第一材料層112上並填入凹口130中。在本實施例中，位於凹口130底部的第二材料層114具有第一厚度t₁，且位於晶胞區的第二材料層114具有大於第一厚度的第二厚度t₂，如第3圖所示。

應注意的是，由於凹口130底部的第二口徑w₂大於頂部的第一口徑w₁，當沉積第二材料填入凹口130中時，位於凹口130頂部的懸突部將產生遮蔽效果，因而減少第二材料填入凹口130中的量。如此一來，即可使第二材料層在凹口130底部的第一厚度t₁小於在晶胞區的第二厚度t₂。在一些實施例中，第二厚度t₂對該第一厚度t₁具有一比例t₂/t₁為約3-10。在本實施例中，第二材料層在凹口底部的厚度小於在晶胞區的厚度，此特徵在後續步驟中將有助於降低記憶體裝置的臨界尺寸(critical dimension,CD)，此部分在下文中將會詳細討論。

可利用合適的製程沉積第一材料及第二材料。在本實施例中，利用高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDPCVD)製程沉積第一材料及第二材料，以形成第一材料層112及第二材料層114。

請參照第4圖，在形成第二材料層114之後，沿著凹口130進行第一蝕刻步驟穿過第一材料層112及第二材料層114，以在兩個相鄰的該等晶胞區之間形成溝槽140。

在本揭露中，所謂「自對準」係指利用第一材料層112及第二材料層114作為蝕刻罩幕而進行第一蝕刻步驟，即可在不使用額外光罩的條件下，使溝槽140的位置對應於凹口130的位置，如第4圖所示。如上文所述，依據本揭露之方法，在形成字元線隔離結構的製程中，不需要進行額外的圖案化製程以定義字元線隔離結構介於兩個相鄰的晶胞區之間。因此，可減少製程步驟及光罩的使用，進而降低成本。

在本揭露中，第一蝕刻步驟對於第一材料與第二材料具有高蝕刻選擇性。換言之，第一蝕刻步驟對第一材料層112的蝕刻速率R₁大於對第二材料層114的蝕刻R₂。再者，如上文所述，第二材料層114在凹口130底部的第一厚度t₁小於在晶胞區的第二厚度t₂。當進行第一蝕刻製程時，位於凹口130底部的第二材料層114厚度較小，故較快被蝕刻移除，而暴露出第一材料層112。相較之下，位於晶胞區的第二材料層114厚度較大，故可作為蝕刻罩幕，保護位於凹口130開口處及側壁的第一材料層112，避免第一材料層112受到過度的蝕刻。在一些實施例中，第一蝕刻步驟對第一材料層112的蝕刻速率相對於對第二材料層114的蝕刻速率的比例R₁/R₂為約2-20。

應注意的是，若在未形成第二材料層114的情況下直接進行第一蝕刻步驟而形成溝槽140，則第一蝕刻步驟將過度蝕刻第一材料層112，並拓寬溝槽140的口徑，使其大於凹口130的第一口徑w₁。如此一來，當第一蝕刻步驟進行至半導體基板102時，由於溝槽140位於半導體基板102處的口徑經過拓寬，因而減少半導體基板102的表面面積。因此，在後續步驟中，在半導體基板102的表面形成電性連接至外部電路的接觸(contact)時，半導體基板102可與後續形成之接觸電性連接的表面面積減少。如此一來，將導致接點的電阻變大，增加電性失效的風險。再者，若溝槽140的口徑過寬，亦不利於降低記憶體裝置的臨界尺寸。

本揭露藉由使第二材料層114在凹口130底部的第一厚度t₁小於在晶胞區的第二厚度t₂，並且使第一蝕刻步驟對於第一材料與第二材料具有高蝕刻選擇性，可於蝕刻期間保護第一材料層112，因而避免拓寬溝槽140的口徑。因此，可降低後續電性失效的風險，並且有助於降低記憶體裝置的臨界尺寸。

為使第一蝕刻步驟對於第一材料與第二材料具有高蝕刻選擇性，可選擇適當的第一材料、第二材料及/或蝕刻製程。舉例而言，在本實施例中，第一材料為氮化物，例如，氮化矽；且第二材料為氧化物，例如，氧化矽，且進行乾式蝕刻。應注意的是，以上所列舉的第一材料、第二材料及蝕刻製程僅用以舉例說明，並非用以限定本發明。本技術領域中具有通常知識者應可理解，可視需要選擇第一材料、第二材料及/或蝕刻製程，以使第一蝕刻步驟對於第一材料與第二材料具有高蝕刻選擇性。因此，任何第一材料、第二材料及/或蝕刻製程的組合，只要能夠使第一蝕刻步驟對於第一材料與第二材料具有高蝕刻選擇性(R₁/R₂大於2)，皆屬於本揭露的保護範圍。

請參照第5圖，沿著溝槽140繼續進行第一蝕刻步驟穿過半導體基板102及/或淺溝隔離結構104，以在半導體基板102中形成字元線隔離溝槽150的上部150a。接著，當字元線隔離溝槽150的上部150a達到預定的深度之後，在字元線隔離溝槽150之底部進行第二蝕刻步驟，以擴大字元線隔離溝槽150之底部，而形成擴大的底部150b，如第5圖所示。在一些實施例中，第二蝕刻步驟包括進行乾式蝕刻。

應注意的是，在本揭露中，第一蝕刻步驟為非等向性(anisotropic)蝕刻步驟，且第二蝕刻步驟為等向性(isotropic)蝕刻步驟。藉由第一蝕刻步驟實施非等向性的蝕刻，可使字元線隔離溝槽150的上部150a具有均一的口徑，有助於降低記憶體裝置的臨界尺寸。再者，藉由第二蝕刻步驟實施等向性的蝕刻，可擴大字元線隔離溝槽150的底部，而形成擴大的底部150b，可增加字元線隔離溝槽150底部的表面積。因此當後續進行摻雜製程時，在相同的摻雜製程條件下，擴大的底部150b可產生具有較高摻質濃度且較大體積的摻雜區。如此一來，可使字元線隔離溝槽150具有更佳的隔離效果。

在一些實施例中，第二蝕刻製程可使用相同於第一蝕刻製程的蝕刻製程，且可使用相同於第一蝕刻製程的蝕刻氣體。在其他實施例中，第二蝕刻製程可使用相同於第一蝕刻製程的蝕刻製程，但使用不同於第一蝕刻製程蝕刻氣體。在本實施例中，第一蝕刻製程及第二蝕刻製程為相同的乾式蝕刻製程。本實施例藉由第一蝕刻製程及第二蝕刻製程中選用相同的蝕刻製程，可在不更換製程設備的條件下，僅需調整其他製程參數即可控制蝕刻的等向性程度。舉例而言，可調整的製程參數包括但不限於以下所列：蝕刻氣體流量、蝕刻氣體壓力、蝕刻溫度及/或蝕刻功率。在一些實施例中，可藉由降低蝕刻氣體的流量而提升蝕刻的等向性程度。

應注意的是，以上所列舉的第一蝕刻製程、第二蝕刻製程及蝕刻製程參數僅用以舉例說明，並非用以限定本發明。本技術領域中具有通常知識者應可理解，可視需要選擇第一蝕刻製程、第二蝕刻製程及/或蝕刻製程參數，以使第一蝕刻步驟與第二蝕刻製程具有不同的等向性程度。因此，任何第一蝕刻製程、第二蝕刻製程及/或蝕刻製程參數的組合，只要能夠使為非等向性蝕刻步驟，且第二蝕刻步驟為等向性蝕刻步驟，皆屬於本揭露的保護範圍。

請參照第6圖，在半導體基板102中形成字元線隔離溝槽150(包括上部150a及擴大的底部150b)之後，進行摻雜步驟210，以形成摻雜區160於半導體基板102中且包圍擴大的底部105b。在一些實施例中，可使用P型摻質(例如硼)進行摻雜步驟210。在其他實施例中，可使用N型摻質(例如磷)進行摻雜步驟210。

由於摻雜步驟係以實質上垂直於半導體基板102表面的方向進行，因此所形成的摻雜區160包圍字元線隔離溝槽150之擴大的底部105b，且實質上輕度地摻雜甚至並未摻雜至字元線隔離溝槽150之上部150a的側壁區域，如第6圖所示。

應注意的是，本揭露藉由第二蝕刻製程擴大字元線隔離溝槽的底部，藉以增加受到摻雜的表面積。因此當進行摻雜製程時，在相同的摻雜製程條件下，相較於底部未經擴大的字元線隔離溝槽，本揭露之底部經過擴大的字元線隔離溝槽可形成體積較大的摻雜區且具有較高摻質濃度。如此一來，可獲得更佳的隔離效果。

請參照第7圖，在進行摻雜步驟210且形成摻雜區160之後，將填充材料170填入字元線隔離溝槽150中，以完成字元線隔離結構。合適的填充材料170可包括絕緣材料或導電材料。在一些實施例中，填充材料170包括氮化物、氧化物、高介電常數(high-k)介電材料或其他合適的絕緣材料。

仍請參照第7圖，本揭露亦提供一種自對準埋入式字元線隔離結構100，其包括半導體基板102，此半導體基板102具有陣列區10及相鄰於陣列區10的周邊電路區20。自對準埋入式字元線隔離結構100亦包括多個晶胞區C位於陣列區10中，其中每一個晶胞區C包括兩條字元線108。自對準埋入式字元線隔離結構100亦包括在兩個相鄰的晶胞區C之間具有一個字元線隔離溝槽150，其中字元線隔離溝槽150具有上部150a及擴大的底部150b。自對準埋入式字元線隔離結構100亦包括摻雜區160，位於半導體基板102中且包圍擴大的底部150b，其中摻雜區160可包括P型摻質或N型摻質。自對準埋入式字元線隔離結構100亦包括填入字元線隔離溝槽150中的填充材料170，其中填充材料170可包括絕緣材料或導電材料。

在本實施例中，由於第一材料層112及第二材料層114分別在第一及第二蝕刻製程期間作為蝕刻罩幕，保護位於周邊電路區20的半導體基板102不被蝕刻製程所蝕刻，因此，不需再形成額外的蝕刻罩幕。如此一來。可省略一道蝕刻罩幕及圖案化製程，因而可簡化製程並且降低成本。

相較於習知技術，本揭露所提供之形成自對準埋入式字元線隔離結構的方法，此方法至少具有下述優點：

(1)藉由形成第一材料柵狀膜層110，並選擇第一間距s₁與第二間距s₂，而控制凹口130(後續的溝槽140)的形成位置。在形成字元線之後，不需要進行額外的圖案化製程，以定義凹口130介於兩個相鄰的晶胞區C之間。因此，可減少製程步驟及光罩的使用，進而降低成本。

(2)藉由使第二材料層114在凹口130底部的第一厚度t₁小於在晶胞區的第二厚度t₂，並且使第一蝕刻步驟對於第一材料與第二材料具有高蝕刻選擇性，可於蝕刻期間保護第一材料層112，因而避免拓寬溝槽140的口徑。因此，可降低後續電性失效的風險，並且有助於降低記憶體裝置的臨界尺寸。

(3)藉由第二蝕刻步驟實施等向性的蝕刻，形成擴大的底部150b。擴大的底部150b可產生具有較高摻質濃度且較大體積的摻雜區。因此，可使字元線隔離溝槽150具有更佳的隔離效果。

(4)藉由第一材料層112及第二材料層114分別在第一及第二蝕刻製程期間作為蝕刻罩幕，因此，可省略一道蝕刻罩幕及圖案化製程，因而可簡化製程並且降低成本。

綜上所述，本揭露所提供之形成自對準埋入式字元線隔離結構的方法，可有效改善記憶體裝置的臨界尺寸，並且可簡化製程及降低製造成本。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。