JP2002100629A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】本発明は、グランドプレーンを有する半導体装
置において、既存の多層配線形成プロセスに大きな変更
を加えることなく、容易に形成できるようにすることを
最も主要な特徴としている。 【解決手段】たとえば、Ｓｉ基板１１上の、下層信号線
１３Ａ，１３Ｂが形成された絶縁膜１２上に層間絶縁膜
１４を形成し、下層信号線１３Ａ，１３Ｂに達するヴィ
アホール１４ａ，１４ｂを形成する。各ホール１４ａ，
１４ｂ内にライナ金属１５ａおよびプラグ金属１５ｂを
埋め込んだ後、不要なプラグ金属１５ｂを除去する。そ
して、バリア膜１５ｃを全面に形成した後、レジストパ
ターン２１をマスクに、ライナ金属１５ａとバリア膜１
５ｃとをパターニングして、接続配線１５Ａ，１５Ｂお
よびグランドプレーン１５Ｃを形成するようになってい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するもので、特に、ロジックＬＳＩ
（Ｌｏｇｉｃａｌ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅ
ｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、ＤＲＡＭ（Ｄｙｎａ
ｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）に代表されるメモリＬＳＩ、並
びに、バイポーラ・トランジスタ（Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）で形成されるアナログＬＳＩなど
の、半導体装置のグランドプレーンおよびその形成方法
に関するものである。
【０００２】
【従来の技術】一般に、半導体素子に用いられる多層配
線は、隣接した配線間の相互キャパシタンスや相互イン
ダクタンスに起因する信号ノイズ（クロストークノイ
ズ）の影響を受けやすい。近年、配線が微細化するにつ
れ、このクロストークノイズの影響は大きくなり、素子
の高速化の妨げとなってきている。
【０００３】特に、ＬＳＩ評価ボードの分野において
は、クロストークノイズがＬＳＩの高性能評価の障害と
なってきている。このクロストークノイズを減らす方法
として、ＬＳＩ評価ボードでは、配線の上／下にグラン
ドプレーンと称するグランド電位を持つ、ダマシン構造
の金属プレート（プレート電極）を備える構造が提案さ
れている。
【０００４】また、このようなクロストークノイズを減
らすための構造については、通常のＬＳＩへの適用の要
求も、年々、高まってきている。
【０００５】
【発明が解決しようとする課題】図５は、従来のＬＳＩ
評価ボードで採用されていたグランドプレーンを、通常
のＬＳＩに適用するようにした場合の例を示すものであ
る。
【０００６】同図（ａ）において、Ｓｉ基板１０１上に
は、絶縁膜１０２が形成されている。この絶縁膜１０２
の表面部には、ダマシン構造の下層配線１０３Ａ，１０
３Ｂが形成されている。この下層配線１０３Ａ，１０３
Ｂは、ライナ金属（たとえば、ＴａＮ）１０３ａと配線
金属（たとえば、Ｃｕ）１０３ｂとからなっている。
【０００７】この下層配線１０３Ａ，１０３Ｂが設けら
れた上記絶縁膜１０２上には、バリア膜１０４を介し
て、絶縁膜１０５が設けられている。そして、この絶縁
膜１０５には、上記下層配線１０３Ａにつながる接続配
線１０６Ａ、および、上記下層配線１０３Ｂにつながる
接続配線１０６Ｂが、それぞれ形成されている。上記接
続配線１０６Ａは、デュアルダマシン構造のヴィアプラ
グ部１０６Ａ-1および配線部１０６Ａ-2を有して構成さ
れている。上記接続配線１０６Ｂは、デュアルダマシン
構造のヴィアプラグ部１０６Ｂ-1およびグランドプレー
ン１０６Ｂ-2を有して構成されている。上記接続配線１
０６Ａ，１０６Ｂは、それぞれ、ライナ金属（たとえ
ば、ＴａＮ）１０６ａとプラグ金属（たとえば、Ｃｕ）
１０６ｂとからなっている。
【０００８】上記接続配線１０６Ａ，１０６Ｂが設けら
れた上記絶縁膜１０５上には、バリア膜１０７を介し
て、絶縁膜１０８が設けられている。そして、この絶縁
膜１０８には、上記接続配線１０６Ａにつながるデュア
ルダマシン構造の上層配線１０９が形成されている。こ
の上層配線１０９は、ヴィアプラグ部１０９Ａ-1および
配線部１０９Ａ-2を有して構成されている。上記上層配
線１０９は、ライナ金属（たとえば、ＴａＮ）１０９ａ
と配線金属（たとえば、Ｃｕ）１０９ｂとからなってい
る。
【０００９】このような構成においては、下層配線１０
３Ｂを介して、グランドプレーン１０６Ｂ-2にグランド
電位が与えられる。これにより、隣接する配線間の相互
キャパシタンスや相互インダクタンスに起因するクロス
トークノイズの発生が抑えられるようになっている。
【００１０】しかしながら、上記した構成を、従来の多
層配線工程により実現しようとすると、さまざまな問題
が顕在化する。たとえば、グランドプレーン１０６Ｂ-2
を、Ｃｕ配線などで実用化されつつあるデュアルダマシ
ン配線の形成プロセスを用いて形成する場合、ディシン
グ（Ｄｉｓｈｉｎｇ）といった現象のために、パターン
内部が大きく凹んでしまうという問題があった（図５
（ｂ）参照）。ディシングとは、たとえばＣｕをＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）法により平坦化する際に、グランドプレー
ン１０６Ｂ-2のような広いパターン領域の内部が余計に
削られてしまう現象である。この凹みは、グランド電位
の障害となるばかりか、その上層の配線などを形成する
際のリソグラフィやＣＭＰに対しても悪影響を及ぼす原
因となる。
【００１１】上記したように、従来においては、グラン
ドプレーンを形成することによってクロストークノイズ
を減らすことができるものの、グランドプレーンの形成
を、既存のデュアルダマシン配線の形成プロセスにより
実現しようとすると、ディシングのために、パターンの
内部が大きく凹むという欠点があった。
【００１２】そこで、この発明は、クロストークノイズ
を減らすことができるとともに、従来からの既存の多層
配線形成プロセスに大きな変更を加えることなく、容易
にプレート電極を形成することが可能な半導体装置およ
びその製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体基板上
に設けられた、少なくとも第１，第２の下層配線と、前
記第１，第２の下層配線の表面を埋め込むようにして、
前記半導体基板上に設けられた第１の層間膜と、前記第
１の層間膜に設けられ、前記第１，第２の下層配線にそ
れぞれコンタクトする、第１の膜および第２の膜からな
る第１，第２の接続配線と、前記第２の接続配線に連続
して設けられた、前記第１の膜からなるプレート電極
と、前記第１，第２の接続配線および前記プレート電極
を含んで、前記第１の層間膜上に設けられた第２の層間
膜と、前記第２の層間膜に設けられ、前記第１の接続配
線を介して、前記第１の下層配線につながる上層配線と
を具備したことを特徴とする。
【００１４】また、この発明の半導体装置にあっては、
半導体基板上に設けられた下層配線と、前記下層配線の
表面を埋め込むようにして、前記半導体基板上に設けら
れた第１の層間膜と、前記第１の層間膜に設けられ、前
記下層配線につながる、第１の膜および第２の膜からな
る接続配線と、前記第１の層間膜上に設けられ、前記第
１の膜からなるプレート電極と、前記接続配線および前
記プレート電極を含んで、前記第１の層間膜上に設けら
れた第２の層間膜と、前記第２の層間膜に設けられ、前
記接続配線につながる第１の上層配線、および、前記プ
レート電極につながる第２の上層配線とを具備したこと
を特徴とする。
【００１５】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に下層配線を形成する工程と、
前記下層配線の表面を埋め込むようにして、前記半導体
基板上に層間膜を形成する工程と、前記層間膜を貫通
し、前記下層配線に達する貫通孔を開孔する工程と、前
記貫通孔内を含んで、前記層間膜の表面に第１の膜を形
成する工程と、前記第１の膜上に第２の膜を形成し、前
記貫通孔内を完全に埋め込む工程と、前記貫通孔内を除
く、前記第１の膜上に残存する前記第２の膜を選択的に
除去する工程と、前記第１の膜をパターニングして、前
記下層配線につながる接続配線、および、この接続配線
に連続するプレート電極を形成する工程とを備えてなる
ことを特徴とする。
【００１６】さらに、この発明の半導体装置の製造方法
にあっては、半導体基板上に下層配線を形成する工程
と、前記下層配線の表面を埋め込むようにして、前記半
導体基板上に第１の層間膜を形成する工程と、前記第１
の層間膜を貫通し、前記下層配線に達する貫通孔を開孔
する工程と、前記貫通孔内を含んで、前記第１の層間膜
の表面に第１の膜を形成する工程と、前記第１の膜上に
第２の膜を形成し、前記貫通孔内を完全に埋め込む工程
と、前記貫通孔内を除く、前記第１の膜上に残存する前
記第２の膜を選択的に除去する工程と、前記第１の膜を
パターニングして、前記下層配線につながる接続配線、
および、プレート電極を形成する工程と、前記接続配線
および前記プレート電極を含んで、前記第１の層間膜上
に第２の層間膜を形成する工程と、前記第２の層間膜
に、それぞれ、前記接続配線につながる第１の上層配
線、および、前記プレート電極につながる第２の上層配
線を形成する工程とを備えてなることを特徴とする。
【００１７】この発明の半導体装置およびその製造方法
によれば、プレート電極には配線のような低抵抗性は必
要ないため、接続配線の形成に用いられるライナ金属や
バリアメタルを利用できるようになる。これにより、特
別な装置やプロセスを必要とすることなく、従来からの
既存の多層配線形成プロセスにより容易にプレート電極
を形成することが可能となるものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
【００１９】（第１の実施形態）図１は、本発明の第１
の実施形態にかかる半導体装置の概略構成を示すもので
ある。
【００２０】同図において、Ｓｉ基板（半導体基板）１
１上には、絶縁膜１２が形成されている。この絶縁膜１
２の表面部には、ダマシン構造の下層信号線（第１，第
２の下層配線）１３Ａ，１３Ｂが形成されている。この
下層信号線１３Ａ，１３Ｂは、ライナ金属（たとえば、
ＴａＮ）１３ａと配線金属（たとえば、Ｃｕ）１３ｂと
からなっている。
【００２１】この下層信号線１３Ａ，１３Ｂが設けられ
た上記絶縁膜１２上には、層間絶縁膜（第１の層間膜）
１４が設けられている。そして、この層間絶縁膜１４に
は、上記下層信号線１３Ａにつながる接続配線（第１の
接続配線）１５Ａおよび上記下層信号線１３Ｂにつなが
る接続配線（第２の接続配線）１５Ｂが形成され、さら
に、層間絶縁膜１４上には、上記接続配線１５Ｂにつな
がるグランドプレーン（プレート電極）１５Ｃが形成さ
れている。
【００２２】上記接続配線１５Ａ，１５Ｂは、それぞ
れ、第１の膜であるライナ金属（たとえば、ＴａＮ）１
５ａと、この第１の膜よりも低抵抗な第２の膜であるプ
ラグ金属（たとえば、ＣｕまたはＡｇなど）１５ｂとか
らなるヴィアプラグと、上記プラグ金属１５ｂの酸化お
よび拡散を防ぐための第３の膜であるバリア膜（たとえ
ば、Ａｌ2 Ｏ3 ）１５ｃとにより構成されている。
【００２３】上記グランドプレーン１５Ｃは、上記接続
配線１５Ｂを構成するライナ金属１５ａおよびバリア膜
１５ｃを用いて、上記接続配線１５Ｂと一体的に形成さ
れている。すなわち、この実施形態の場合、上記グラン
ドプレーン１５Ｃは、ヴィアプラグを形成するためのラ
イナ金属１５ａと、上記プラグ金属１５ｂの酸化および
拡散を防止するためのバリア膜１５ｃとからなる連続膜
となっている。
【００２４】上記接続配線１５Ａ，１５Ｂおよび上記グ
ランドプレーン１５Ｃが設けられた上記層間絶縁膜１４
上には、さらに、層間絶縁膜（第２の層間膜）１６が設
けられている。そして、この層間絶縁膜１６には、上記
バリア膜１５ｃを貫通し、上記接続配線１５Ａにつなが
る上層信号線（上層配線）１７が形成されている。この
上層信号線１７は、デュアルダマシン構造によりヴィア
プラグ部１７Ａおよび配線部１７Ｂを有して構成されて
いる。上記上層信号線１７は、ライナ金属（たとえば、
ＴａＮ）１７ａと配線金属（たとえば、Ｃｕ）１７ｂと
からなっている。
【００２５】このような構成においては、下層信号線１
３Ａを介して、素子部（図示していない）に信号が与え
られる。また、下層信号線１３Ｂを介して、グランドプ
レーン１５Ｃにグランド電位が与えられる。これによ
り、隣接する信号線間の相互キャパシタンスや相互イン
ダクタンスに起因するクロストークノイズの発生が抑え
られるようになっている。
【００２６】次に、図２を参照して、上記した構成の半
導体装置の製造方法について説明する。
【００２７】まず、同図（ａ）に示すように、Ｓｉ基板
１１上に絶縁膜１２を堆積させ、その表面部にダマシン
配線形成プロセスを用いて下層信号線１３Ａ，１３Ｂを
形成する。その後、全面に、層間絶縁膜１４を堆積させ
る。
【００２８】次いで、同図（ｂ）に示すように、上記層
間絶縁膜１４に、上記下層信号線１３Ａ，１３Ｂにそれ
ぞれ達するヴィアホール１４ａ，１４ｂを形成する。
【００２９】次いで、同図（ｃ）に示すように、ＣＶＤ
法やスパッタ法またはメッキ法などを用いて、全面に、
ＴａＮなどのライナ金属１５ａ、および、たとえばＣｕ
またはＣｕを主成分とするプラグ金属１５ｂを順に形成
し、上記ヴィアホール１４ａ，１４ｂ内を完全に埋め込
む。
【００３０】ここで、上記ライナ金属１５ａとしては、
Ｔｉ、Ｗ、Ｔａ、Ｎｂ、Ａｌ、Ｚｒ、Ｖ、Ｈｆ、Ｍｏ
や、それらの窒化物や酸化物が用いられる。また、プラ
グ金属１５ｂには、ＣｕやＡｇなどを主成分とする、酸
化および拡散を防止する必要のある金属が用いられてい
る。
【００３１】その後、同図（ｄ）に示すように、上記ラ
イナ金属１５ａをストッパに、たとえばＣＭＰ法によ
り、上記ヴィアホール１４ａ，１４ｂ以外の部分に残る
プラグ金属１５ｂを除去する。このとき、ライナ金属１
５ａを除去できない条件でＣＭＰを行うことにより、ヴ
ィアプラグを除く部分にはライナ金属１５ａのみが残留
する。
【００３２】次いで、同図（ｅ）に示すように、ヴィア
ホール１４ａ，１４ｂ内に露出する上記プラグ金属１５
ｂの酸化および拡散を防止するために、全面に、バリア
膜１５ｃを形成する。
【００３３】ここで、上記バリア膜１５ｃとしては、Ｔ
ｉ、Ｗ、Ｔａ、Ｎｂ、Ａｌ、Ｚｒ、Ｖ、Ｈｆ、Ｍｏなど
や、それらを主成分とした、たとえば窒化物などの導体
を用いてもよいし、ＳｉＮまたはＳｉＣなどの絶縁膜を
用いることもできる。
【００３４】その後、同図（ｆ）に示すように、レジス
トパターン２１をマスクに、ＰＥＰ法やＲＩＥ法、ＣＤ
Ｅ法、ウェットエッチング法などを用いて、上記ライナ
金属１５ａと上記バリア膜１５ｃとをパターニングし
て、接続配線１５Ａ，１５Ｂおよびグランドプレーン１
５Ｃを形成する。
【００３５】このようにして、グランドプレーン１５Ｃ
のパターンを形成した後、上記レジストパターン２１を
除去する。そして、同図（ｇ）に示すように、全面に、
層間絶縁膜１６を堆積する。
【００３６】しかる後、上記層間絶縁膜１６に、デュア
ルダマシン配線形成プロセスを用いて上層信号線１７を
形成することにより、図１に示した構成の半導体装置が
得られる。
【００３７】以上のプロセスにより、既存の多層配線形
成プロセスを大きく変更することなく、素子の高速化の
妨げとなるクロストークノイズを低減するためのグラン
ドプレーン１５Ｃを容易に形成できる。
【００３８】上記したように、ヴィアプラグの形成に用
いられるライナ金属を用いて、グランドプレーンを形成
できるようにしている。すなわち、グランドプレーンに
は信号線のような低抵抗な材料を用いる必要がないた
め、ライナ金属（または、バリアメタル）などを利用す
ることができる。これにより、特別な装置やプロセスを
必要とすることなく、従来からの既存の多層配線形成プ
ロセスにより容易にグランドプレーンを形成することが
可能となる。したがって、既存の多層配線形成プロセス
に大きな変更を加えることなく、容易にグランドプレー
ンを形成できるようになるものである。
【００３９】しかも、グランドプレーンを、ヴィアプラ
グの形成プロセスを利用して形成するようにしているた
め、工程の簡略化が可能であり、別個に形成する場合よ
りも工程数を削減できる。
【００４０】また、グランドプレーンの形成に、ヴィア
プラグの形成プロセスを利用することによって、凹みな
どの凹凸を最小限に抑えつつ、グランドプレーンを安定
に形成できるようになるものである。
【００４１】（第２の実施形態）図３は、本発明の第２
の実施形態にかかる半導体装置の概略構成を示すもので
ある。なお、ここでは、プラグ金属に、酸化および拡散
を防止する必要のない金属、たとえばＷ、Ａｌ、Ａｕな
どを用いるようにした場合について説明する。
【００４２】同図において、Ｓｉ基板（半導体基板）１
１上には、絶縁膜１２が形成されている。この絶縁膜１
２の表面部には、ダマシン構造の下層信号線（第１，第
２の下層配線）１３Ａ，１３Ｂが形成されている。この
下層信号線１３Ａ，１３Ｂは、ライナ金属（たとえば、
ＴａＮ）１３ａと配線金属（たとえば、Ｃｕ）１３ｂと
からなっている。
【００４３】この下層信号線１３Ａ，１３Ｂが設けられ
た上記絶縁膜１２上には、層間絶縁膜（第１の層間膜）
１４が設けられている。そして、この層間絶縁膜１４に
は、上記下層信号線１３Ａにつながる接続配線（第１の
接続配線）１５Ａおよび上記下層信号線１３Ｂにつなが
る接続配線（第２の接続配線）１５Ｂが形成され、さら
に、層間絶縁膜１４上には、上記接続配線１５Ｂにつな
がるグランドプレーン（プレート電極）１５Ｃが形成さ
れている。
【００４４】上記接続配線１５Ａ，１５Ｂは、それぞ
れ、第１の膜であるライナ金属（たとえば、ＴｉＮ）１
５ａと、この第１の膜よりも低抵抗な第２の膜であるプ
ラグ金属（たとえば、Ｗ）１５ｂ’とからなるヴィアプ
ラグにより構成されている。
【００４５】上記グランドプレーン１５Ｃは、上記接続
配線１５Ｂを構成するライナ金属１５ａを用いて、上記
接続配線１５Ｂと一体的に形成されている。すなわち、
この実施形態の場合、上記グランドプレーン１５Ｃは、
ヴィアプラグを形成するためのライナ金属１５ａからな
る連続膜となっている。
【００４６】上記接続配線１５Ａ，１５Ｂおよび上記グ
ランドプレーン１５Ｃが設けられた上記層間絶縁膜１４
上には、さらに、層間絶縁膜（第２の層間膜）１６が設
けられている。そして、この層間絶縁膜１６には、上記
接続配線１５Ａにつながる上層信号線（上層配線）１７
が形成されている。この上層信号線１７は、デュアルダ
マシン構造によりヴィアプラグ部１７Ａおよび配線部１
７Ｂを有して構成されている。上記上層信号線１７は、
ライナ金属（たとえば、ＴａＮ）１７ａと配線金属（た
とえば、Ｃｕ）１７ｂとからなっている。
【００４７】このような構成においては、下層信号線１
３Ａを介して、素子部（図示していない）に信号が与え
られる。また、下層信号線１３Ｂを介して、グランドプ
レーン１５Ｃにグランド電位が与えられる。これによ
り、隣接する信号線間の相互キャパシタンスや相互イン
ダクタンスに起因するクロストークノイズの発生が抑え
られるようになっている。
【００４８】次に、図４を参照して、上記した構成の半
導体装置の製造方法について説明する。
【００４９】まず、同図（ａ）に示すように、Ｓｉ基板
１１上に絶縁膜１２を堆積させ、その表面部にダマシン
配線形成プロセスを用いて下層信号線１３Ａ，１３Ｂを
形成する。その後、全面に、層間絶縁膜１４を堆積させ
る。
【００５０】次いで、同図（ｂ）に示すように、上記層
間絶縁膜１４に、上記下層信号線１３Ａ，１３Ｂにそれ
ぞれ達するヴィアホール１４ａ，１４ｂを形成する。
【００５１】次いで、同図（ｃ）に示すように、ＣＶＤ
法やスパッタ法またはメッキ法などを用いて、全面に、
ＴｉＮなどのライナ金属１５ａ、および、たとえばタン
グステン（Ｗ）またはＷを主成分とするプラグ金属１５
ｂ’を順に形成し、上記ヴィアホール１４ａ，１４ｂ内
を完全に埋め込む。
【００５２】ここで、上記ライナ金属１５ａとしては、
Ｔｉ、Ｗ、Ｔａ、Ｎｂ、Ａｌ、ＺｒＶ、Ｈｆ、Ｍｏや、
それらの窒化物や酸化物が用いられる。また、プラグ金
属１５ｂ’には、Ｗのほか、ＡｌやＡｕを主成分とす
る、酸化および拡散を防止する必要のない金属が用いら
れる。よって、後の工程でのバリア膜の形成は不要とな
る。
【００５３】次いで、同図（ｄ）に示すように、上記ラ
イナ金属１５ａをストッパに、たとえばＣＭＰ法によ
り、上記ヴィアホール１４ａ，１４ｂ以外の部分に残る
プラグ金属１５ｂ’を除去する。このとき、ライナ金属
１５ａを除去できない条件でＣＭＰを行うことにより、
ヴィアプラグを除く部分にはライナ金属１５ａのみが残
留する。
【００５４】その後、同図（ｅ）に示すように、バリア
膜を形成することなく、全面に、レジストパターン２１
を形成する。そして、そのレジストパターン２１をマス
クに、ＰＥＰ法やＲＩＥ法、ＣＤＥ法、ウェットエッチ
ング法などを用いて、上記ライナ金属１５ａをパターニ
ングして、接続配線１５Ａ，１５Ｂおよびグランドプレ
ーン１５Ｃを形成する。
【００５５】このようにして、グランドプレーン１５Ｃ
のパターンを形成した後、同図（ｆ）に示すように、上
記レジストパターン２１を除去する。そして、同図
（ｇ）に示すように、全面に、層間絶縁膜１６を堆積す
る。
【００５６】しかる後、上記層間絶縁膜１６に、デュア
ルダマシン配線形成プロセスを用いて上層信号線１７を
形成することにより、図３に示した構成の半導体装置が
得られる。
【００５７】以上のプロセスにより、第１の実施形態の
場合と同様に、既存の多層配線形成プロセスを大きく変
更することなく、素子の高速化の妨げとなるクロストー
クノイズを低減するためのグランドプレーン１５Ｃを容
易に形成できる。
【００５８】しかも、この第２の実施形態の場合、ヴィ
アプラグの形成に酸化および拡散を防止する必要のない
金属を用いるようにしている。このため、第１の実施形
態に示したような、バリア膜の形成を省略することがで
きる。
【００５９】また、グランドプレーンの形成時に多少の
マスクの合わせずれが生じたとしても、上下の信号線の
プロセス整合性を高く保つことが可能である。
【００６０】なお、上記第１，第２の実施形態において
は、いずれも、グランドプレーン１５Ｃに対して、下層
信号線１３Ｂよりグランド電位を供給するように構成し
た場合を例に説明したが、これに限らず、図示していな
い上層信号線よりグランド電位を供給するように構成す
ることも可能である。その場合、下層信号線１３Ｂおよ
び接続配線１５Ｂは省略することもできる。
【００６１】その他、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
【００６２】
【発明の効果】以上、詳述したようにこの発明によれ
ば、クロストークノイズを減らすことができるととも
に、従来からの既存の多層配線形成プロセスに大きな変
更を加えることなく、容易にプレート電極を形成するこ
とが可能な半導体装置およびその製造方法を提供でき
る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体装置の
構成例を示す概略断面図。
【図２】同じく、図１の半導体装置の形成方法を説明す
るために示す工程断面図。
【図３】本発明の第２の実施形態にかかる半導体装置の
構成例を示す概略断面図。
【図４】同じく、図３の半導体装置の形成方法を説明す
るために示す工程断面図。
【図５】従来技術とその問題点を説明するために示す、
半導体装置の概略断面図。
【符号の説明】
１１…Ｓｉ基板 １２…絶縁膜 １３Ａ，１３Ｂ…下層信号線 １３ａ…ライナ金属 １３ｂ…配線金属 １４…層間絶縁膜 １４ａ，１４ｂ…ヴィアホール １５Ａ，１５Ｂ…接続配線 １５Ｃ…グランドプレーン １５ａ…ライナ金属 １５ｂ，１５ｂ’…プラグ金属 １５ｃ…バリア膜 １６…層間絶縁膜 １７…上層信号線 １７Ａ…ヴィアプラグ部 １７Ｂ…配線部 １７ａ…ライナ金属 １７ｂ…配線金属 ２１…レジストパターン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 HH17 HH18 HH19 HH20 HH21 HH32 JJ01 JJ08 JJ11 JJ12 JJ13 JJ14 JJ18 JJ19 JJ20 JJ21 JJ32 JJ33 JJ34 JJ35 KK11 KK32 MM01 MM02 MM12 MM13 NN06 NN07 QQ08 QQ09 QQ12 QQ13 QQ19 QQ24 QQ37 QQ48 RR01 RR03 RR06 VV03 VV05 XX01 XX23 5F038 BH10 CD02 CD18 CD20 EZ20

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に設けられた、少なくとも
    第１，第２の下層配線と、 前記第１，第２の下層配線の表面を埋め込むようにし
    て、前記半導体基板上に設けられた第１の層間膜と、 前記第１の層間膜に設けられ、前記第１，第２の下層配
    線にそれぞれコンタクトする、第１の膜および第２の膜
    からなる第１，第２の接続配線と、 前記第２の接続配線に連続して設けられた、前記第１の
    膜からなるプレート電極と、 前記第１，第２の接続配線および前記プレート電極を含
    んで、前記第１の層間膜上に設けられた第２の層間膜
    と、 前記第２の層間膜に設けられ、前記第１の接続配線を介
    して、前記第１の下層配線につながる上層配線とを具備
    したことを特徴とする半導体装置。
  2. 【請求項２】 前記第１の下層配線は、素子部に信号を
    供給するための信号線であり、前記第２の下層配線はグ
    ランド電位を供給するための信号線であることを特徴と
    する請求項１に記載の半導体装置。
  3. 【請求項３】 半導体基板上に設けられた下層配線と、 前記下層配線の表面を埋め込むようにして、前記半導体
    基板上に設けられた第１の層間膜と、 前記第１の層間膜に設けられ、前記下層配線につなが
    る、第１の膜および第２の膜からなる接続配線と、 前記第１の層間膜上に設けられ、前記第１の膜からなる
    プレート電極と、 前記接続配線および前記プレート電極を含んで、前記第
    １の層間膜上に設けられた第２の層間膜と、 前記第２の層間膜に設けられ、前記接続配線につながる
    第１の上層配線、および、前記プレート電極につながる
    第２の上層配線とを具備したことを特徴とする半導体装
    置。
  4. 【請求項４】 前記第１の上層配線は、素子部に信号を
    供給するための信号線であり、前記第２の上層配線はグ
    ランド電位を供給するための信号線であることを特徴と
    する請求項３に記載の半導体装置。
  5. 【請求項５】 前記第１の膜は、Ａｌ、Ｗ、Ｔｉ、Ｔ
    ａ、Ｎｂ、Ｖ、Ｚｒ、Ｈｆ、Ｍｏ、および、それらの窒
    化物、酸化物の少なくとも１種からなることを特徴とす
    る請求項１または３に記載の半導体装置。
  6. 【請求項６】 前記第２の膜は、Ｗ、Ａｌ、Ａｕ、およ
    び、それらを主成分とする金属の少なくとも１種からな
    ることを特徴とする請求項１または３に記載の半導体装
    置。
  7. 【請求項７】 前記第２の膜は、Ｃｕ、Ａｇ、および、
    それらを主成分とする金属の少なくとも１種からなるこ
    とを特徴とする請求項１または３に記載の半導体装置。
  8. 【請求項８】 前記第１の膜上にはさらに第３の膜が設
    けられ、この第３の膜と前記第１の膜とによって、前記
    プレート電極が形成されてなることを特徴とする請求項
    １、３または７に記載の半導体装置。
  9. 【請求項９】 前記第３の膜は、Ｗ、Ｔｉ、Ｔａ、Ｎ
    ｂ、Ａｌ、Ｖ、Ｚｒ、Ｈｆ、Ｍｏ、および、それらの窒
    化物の少なくとも１種からなることを特徴とする請求項
    ８に記載の半導体装置。
  10. 【請求項１０】 前記第３の膜は、Ａｌ2 Ｏ3 、Ｓｉ
    Ｎ、および、ＳｉＣの少なくとも１種からなることを特
    徴とする請求項８に記載の半導体装置。
  11. 【請求項１１】 前記下層配線は、ダマシン構造を有し
    てなることを特徴とする請求項１または３に記載の半導
    体装置。
  12. 【請求項１２】 前記上層配線は、デュアルダマシン構
    造を有してなることを特徴とする請求項１または３に記
    載の半導体装置。
  13. 【請求項１３】 半導体基板上に下層配線を形成する工
    程と、 前記下層配線の表面を埋め込むようにして、前記半導体
    基板上に層間膜を形成する工程と、 前記層間膜を貫通し、前記下層配線に達する貫通孔を開
    孔する工程と、 前記貫通孔内を含んで、前記層間膜の表面に第１の膜を
    形成する工程と、 前記第１の膜上に第２の膜を形成し、前記貫通孔内を完
    全に埋め込む工程と、 前記貫通孔内を除く、前記第１の膜上に残存する前記第
    ２の膜を選択的に除去する工程と、 前記第１の膜をパターニングして、前記下層配線につな
    がる接続配線、および、この接続配線に連続するプレー
    ト電極を形成する工程とを備えてなることを特徴とする
    半導体装置の製造方法。
  14. 【請求項１４】 前記下層配線は、グランド電位を供給
    するための信号線であることを特徴とする請求項１３に
    記載の半導体装置の製造方法。
  15. 【請求項１５】 半導体基板上に下層配線を形成する工
    程と、 前記下層配線の表面を埋め込むようにして、前記半導体
    基板上に第１の層間膜を形成する工程と、 前記第１の層間膜を貫通し、前記下層配線に達する貫通
    孔を開孔する工程と、 前記貫通孔内を含んで、前記第１の層間膜の表面に第１
    の膜を形成する工程と、 前記第１の膜上に第２の膜を形成し、前記貫通孔内を完
    全に埋め込む工程と、 前記貫通孔内を除く、前記第１の膜上に残存する前記第
    ２の膜を選択的に除去する工程と、 前記第１の膜をパターニングして、前記下層配線につな
    がる接続配線、および、プレート電極を形成する工程
    と、 前記接続配線および前記プレート電極を含んで、前記第
    １の層間膜上に第２の層間膜を形成する工程と、 前記第２の層間膜に、それぞれ、前記接続配線につなが
    る第１の上層配線、および、前記プレート電極につなが
    る第２の上層配線を形成する工程とを備えてなることを
    特徴とする半導体装置の製造方法。
  16. 【請求項１６】 前記第２の上層配線は、グランド電位
    を供給するための信号線であることを特徴とする請求項
    １５に記載の半導体装置の製造方法。
  17. 【請求項１７】 前記第１の膜は、Ａｌ、Ｗ、Ｔｉ、Ｔ
    ａ、Ｎｂ、Ｖ、Ｚｒ、Ｈｆ、Ｍｏ、および、それらの窒
    化物、酸化物の少なくとも１種からなることを特徴とす
    る請求項１３または１５に記載の半導体装置の製造方
    法。
  18. 【請求項１８】 前記第２の膜は、Ｗ、Ａｌ、Ａｕ、お
    よび、それらを主成分とする金属の少なくとも１種から
    なることを特徴とする請求項１３または１５に記載の半
    導体装置の製造方法。
  19. 【請求項１９】 前記第２の膜は、Ｃｕ、Ａｇ、およ
    び、それらを主成分とする金属の少なくとも１種からな
    ることを特徴とする請求項１３または１５に記載の半導
    体装置の製造方法。
  20. 【請求項２０】 前記第２の膜を選択的に除去する工程
    の後、全面に、第３の膜を形成する工程をさらに備え、 前記第３の膜を前記第１の膜と同一形状にパターニング
    して、前記接続配線および前記プレート電極を形成する
    ことを特徴とする請求項１３または１５に記載の半導体
    装置の製造方法。
  21. 【請求項２１】 前記第３の膜は、Ｗ、Ｔｉ、Ｔａ、Ｎ
    ｂ、Ａｌ、Ｖ、Ｚｒ、Ｈｆ、Ｍｏ、および、それらの窒
    化物の少なくとも１種からなることを特徴とする請求項
    ２０に記載の半導体装置の製造方法。
  22. 【請求項２２】 前記第３の膜は、Ａｌ2 Ｏ3 、Ｓｉ
    Ｎ、および、ＳｉＣの少なくとも１種からなることを特
    徴とする請求項２０に記載の半導体装置の製造方法。
  23. 【請求項２３】 前記下層配線は、ダマシン構造を有し
    て形成されることを特徴とする請求項１３、１４または
    １５に記載の半導体装置の製造方法。
  24. 【請求項２４】 前記第１，第２の上層配線は、デュア
    ルダマシン構造を有して形成されることを特徴とする請
    求項１５に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100467815B1 (ko) * 2002-07-25 2005-01-24 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4117101B2 (ja) * 2000-08-30 2008-07-16 株式会社ルネサステクノロジ 半導体装置とその製造方法
JP4969001B2 (ja) * 2001-09-20 2012-07-04 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP3657921B2 (ja) * 2002-04-26 2005-06-08 株式会社東芝 半導体装置とその製造方法
JP4076131B2 (ja) * 2002-06-07 2008-04-16 富士通株式会社 半導体装置の製造方法
JP3779243B2 (ja) * 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
US7094684B2 (en) * 2002-09-20 2006-08-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
AU2003264515A1 (en) * 2002-09-20 2004-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP3715626B2 (ja) * 2003-01-17 2005-11-09 株式会社東芝 半導体装置の製造方法および半導体装置
JP2004247337A (ja) * 2003-02-10 2004-09-02 Toshiba Corp 半導体装置及びその製造方法
US20040245636A1 (en) * 2003-06-06 2004-12-09 International Business Machines Corporation Full removal of dual damascene metal level
CN1333433C (zh) * 2004-03-12 2007-08-22 中国科学院半导体研究所 抑制相邻通道间耦合串扰的电极布线结构及其制造方法
US7226857B2 (en) * 2004-07-30 2007-06-05 Micron Technology, Inc. Front-end processing of nickel plated bond pads
JP2006060166A (ja) * 2004-08-24 2006-03-02 Matsushita Electric Ind Co Ltd 電子デバイス及びその製造方法
US7915735B2 (en) 2005-08-05 2011-03-29 Micron Technology, Inc. Selective metal deposition over dielectric layers
US7763538B2 (en) * 2006-01-10 2010-07-27 Freescale Semiconductor, Inc. Dual plasma treatment barrier film to reduce low-k damage
US7524755B2 (en) * 2006-02-22 2009-04-28 Chartered Semiconductor Manufacturing, Ltd. Entire encapsulation of Cu interconnects using self-aligned CuSiN film
JP5168935B2 (ja) * 2007-02-21 2013-03-27 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2011065208A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8518817B2 (en) * 2010-09-22 2013-08-27 International Business Machines Corporation Method of electrolytic plating and semiconductor device fabrication
DE102017123846B4 (de) * 2017-10-13 2020-03-12 Infineon Technologies Austria Ag Leistungshalbleiter-Die und Halbleiterwafer umfassend einen Oxid-Peeling Stopper und Verfahren zum Verarbeiten eines Halbleiterwafers
US20230361021A1 (en) * 2022-05-05 2023-11-09 Nanya Technology Corporation Semiconductor interconnection structure

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4755483A (en) 1985-07-30 1988-07-05 Sanyo Electric Co., Ltd. Method for producing semiconductor device with p-type amorphous silicon carbide semiconductor film formed by photo-chemical vapor deposition
US5532516A (en) 1991-08-26 1996-07-02 Lsi Logic Corportion Techniques for via formation and filling
US5625232A (en) 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
US5889330A (en) 1995-03-10 1999-03-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor device whose flattening resin film component has a controlled carbon atom content
JPH0955425A (ja) 1995-08-10 1997-02-25 Mitsubishi Electric Corp 多層Ａｌ配線構造を有する半導体装置およびその製造方法
US6232563B1 (en) 1995-11-25 2001-05-15 Lg Electronics Inc. Bump electrode and method for fabricating the same
US5990507A (en) 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
JPH10242147A (ja) 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法
US6268661B1 (en) 1999-08-31 2001-07-31 Nec Corporation Semiconductor device and method of its fabrication
JPH11330393A (ja) 1997-03-19 1999-11-30 Hitachi Ltd 半導体装置
US6100184A (en) 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US5925932A (en) 1997-12-18 1999-07-20 Advanced Micro Devices, Inc. Borderless vias
JP3403052B2 (ja) 1998-02-10 2003-05-06 株式会社東芝 半導体装置及びその製造方法
JP3798908B2 (ja) 1998-05-07 2006-07-19 三菱電機株式会社 半導体装置およびその製造方法
JP3248492B2 (ja) 1998-08-14 2002-01-21 日本電気株式会社 半導体装置及びその製造方法
US6266661B1 (en) * 1998-11-30 2001-07-24 Platinum Technology Ip, Inc. Method and apparatus for maintaining multi-instance database management systems with hierarchical inheritance and cross-hierarchy overrides
US6359328B1 (en) 1998-12-31 2002-03-19 Intel Corporation Methods for making interconnects and diffusion barriers in integrated circuits
TW410430B (en) 1999-05-26 2000-11-01 Taiwan Semiconductor Mfg Planarization of inter metal dielectric layer
JP2001024056A (ja) 1999-07-12 2001-01-26 Mitsubishi Electric Corp 半導体装置の多層配線装置及びその製造方法
US6720245B2 (en) * 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme
US6458634B1 (en) * 2001-04-18 2002-10-01 International Business Machines Corporation Reduction of induced charge in SOI devices during focused ion beam processing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100467815B1 (ko) * 2002-07-25 2005-01-24 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법

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