JPH0653484A - 半導体装置、及び半導体装置の製造方法 - Google Patents
半導体装置、及び半導体装置の製造方法Info
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- JPH0653484A JPH0653484A JP4223393A JP22339392A JPH0653484A JP H0653484 A JPH0653484 A JP H0653484A JP 4223393 A JP4223393 A JP 4223393A JP 22339392 A JP22339392 A JP 22339392A JP H0653484 A JPH0653484 A JP H0653484A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000002210 silicon-based material Substances 0.000 claims abstract description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 25
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 229910019044 CoSix Inorganic materials 0.000 claims description 4
- 229910005889 NiSix Inorganic materials 0.000 claims description 4
- 229910008486 TiSix Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 94
- 229910004298 SiO 2 Inorganic materials 0.000 description 53
- 238000005530 etching Methods 0.000 description 23
- 238000001312 dry etching Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 段差を緩和して平坦性を上げ、高集積化構造
を可能とし、セルフアラインコンタクト形成可能な半導
体装置及び半導体装置の製造方法の提供。 【構成】 Ｓｉ系材料層３，４上に絶縁層５を形成し
た積層構造の電極部と、Ｓｉ系材料層のみから成る構造
の電極部とを有し、両Ｓｉ系材料層は同層の材料層によ
り形成される。Ｓｉ系材料層を形成し、絶縁層を形成
し、コンタクト形成領域において該絶縁層を残し、その
他の部分で除去する。Ｓｉ系材料層上に絶縁層を形成
し、更にその上にポリＳｉ等の上層シリコン系材料層を
形成した積層構造の電極部と、Ｓｉ系材料層のみ、又は
Ｓｉ系材料層とこの上の絶縁層とから成る構造の電極部
を有する。
を可能とし、セルフアラインコンタクト形成可能な半導
体装置及び半導体装置の製造方法の提供。 【構成】 Ｓｉ系材料層３，４上に絶縁層５を形成し
た積層構造の電極部と、Ｓｉ系材料層のみから成る構造
の電極部とを有し、両Ｓｉ系材料層は同層の材料層によ
り形成される。Ｓｉ系材料層を形成し、絶縁層を形成
し、コンタクト形成領域において該絶縁層を残し、その
他の部分で除去する。Ｓｉ系材料層上に絶縁層を形成
し、更にその上にポリＳｉ等の上層シリコン系材料層を
形成した積層構造の電極部と、Ｓｉ系材料層のみ、又は
Ｓｉ系材料層とこの上の絶縁層とから成る構造の電極部
を有する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置、及び半導
体装置の製造方法に関する。本発明は、自己整合的にコ
ンタクトを形成できる半導体装置、及び半導体装置の製
造方法として利用することができる。
体装置の製造方法に関する。本発明は、自己整合的にコ
ンタクトを形成できる半導体装置、及び半導体装置の製
造方法として利用することができる。
【０００２】
【従来の技術】従来の電極構造、特に自己整合コンタク
トを用いた電極構造の形成方法として、図６に示すもの
がある。図６は、文献ＩＥＤＭ’９２の１７．５記載の
１６ＭｂＳＲＡＭの断面模式図（Ｆｉｇ２）を示したも
のである。図中、基板１Ａ上のＷ−ポリシリサイド電極
７′はＳｉＯ2 ／ＷＳｉｘ／ポリＳｉ（ｘ＝１〜３）の
積層構造となっており、上層のＳｉＯ2 でＧＮＤＷ−シ
リサイドからの距離をＧＮＤ−Ｗ基板間シリサイドより
大きくとることで、ＧＮＤＷ−シリサイドと基板を接続
する際、コンタクトホールをＷ−ポリサイドにオーバラ
ップさせてもＧＮＤＷ−シリサイドとＷ−ポリサイドが
ショートしないですむので、セルフアラインにコンタク
トホールを形成できる。このような自己整合コンタクト
は、現在広く一般に用いられている。図中、２はフィー
ルド酸化膜である。
トを用いた電極構造の形成方法として、図６に示すもの
がある。図６は、文献ＩＥＤＭ’９２の１７．５記載の
１６ＭｂＳＲＡＭの断面模式図（Ｆｉｇ２）を示したも
のである。図中、基板１Ａ上のＷ−ポリシリサイド電極
７′はＳｉＯ2 ／ＷＳｉｘ／ポリＳｉ（ｘ＝１〜３）の
積層構造となっており、上層のＳｉＯ2 でＧＮＤＷ−シ
リサイドからの距離をＧＮＤ−Ｗ基板間シリサイドより
大きくとることで、ＧＮＤＷ−シリサイドと基板を接続
する際、コンタクトホールをＷ−ポリサイドにオーバラ
ップさせてもＧＮＤＷ−シリサイドとＷ−ポリサイドが
ショートしないですむので、セルフアラインにコンタク
トホールを形成できる。このような自己整合コンタクト
は、現在広く一般に用いられている。図中、２はフィー
ルド酸化膜である。
【０００３】ところがここで、ショート対策で設けたＳ
ｉＯ2 のため、デバイスの平坦性は悪くなり、ＧＮＤＷ
−シリサイドを加工する際、段差のきつい箇所でエッチ
ング残りが生じ易くなる。
ｉＯ2 のため、デバイスの平坦性は悪くなり、ＧＮＤＷ
−シリサイドを加工する際、段差のきつい箇所でエッチ
ング残りが生じ易くなる。
【０００４】図５は従来技術を用いて作製したＳＲＡＭ
のビットコンタクト部（自己整合コンタクト）の断面模
式図であるが、図中ｘが大きく、１２で示す段差部がき
つく、第２層ポリサイド加工時にエッチング残りが生じ
易い。これは図５のＳｉＯ2５が厚いことに起因し、Ｓ
ｉＯ2 を用いる限り避けられない。即ち図５でビットコ
ンタクト開口するため層間膜８（ＳｉＯ2 ）を除去する
際、ゲート上ＳｉＯ2５も削られるため、余裕を含めな
ければならないからである。
のビットコンタクト部（自己整合コンタクト）の断面模
式図であるが、図中ｘが大きく、１２で示す段差部がき
つく、第２層ポリサイド加工時にエッチング残りが生じ
易い。これは図５のＳｉＯ2５が厚いことに起因し、Ｓ
ｉＯ2 を用いる限り避けられない。即ち図５でビットコ
ンタクト開口するため層間膜８（ＳｉＯ2 ）を除去する
際、ゲート上ＳｉＯ2５も削られるため、余裕を含めな
ければならないからである。
【０００５】
【発明の目的】本発明は上記問題点を解決して、段差を
緩和して半導体装置の平坦性を上げることができ、これ
によって、より高集積化した微細構造を可能とし、しか
もセルフアラインコンタクト形成が可能である半導体装
置、及び半導体装置の製造方法を提供することを目的と
する。
緩和して半導体装置の平坦性を上げることができ、これ
によって、より高集積化した微細構造を可能とし、しか
もセルフアラインコンタクト形成が可能である半導体装
置、及び半導体装置の製造方法を提供することを目的と
する。
【０００６】
【問題点を解決するための手段】本出願の請求項１の発
明は、シリコン系材料層上に絶縁層を形成した積層構造
の電極部と、シリコン系材料層のみから成る構造の電極
部とを有し、前記両シリコン系材料層は同層の材料層に
より形成されたものであることを特徴とする半導体装置
であって、これにより上記問題点を解決するものであ
る。
明は、シリコン系材料層上に絶縁層を形成した積層構造
の電極部と、シリコン系材料層のみから成る構造の電極
部とを有し、前記両シリコン系材料層は同層の材料層に
より形成されたものであることを特徴とする半導体装置
であって、これにより上記問題点を解決するものであ
る。
【０００７】本出願の請求項２の発明は、シリコン系材
料層を形成し、該シリコン系材料層上に絶縁層を形成
し、コンタクト形成領域において該絶縁層を残し、その
他の部分の絶縁層を除去して電極部を形成する工程を備
えることを特徴とする半導体装置の製造方法であって、
これにより上記問題点を解決するものである。
料層を形成し、該シリコン系材料層上に絶縁層を形成
し、コンタクト形成領域において該絶縁層を残し、その
他の部分の絶縁層を除去して電極部を形成する工程を備
えることを特徴とする半導体装置の製造方法であって、
これにより上記問題点を解決するものである。
【０００８】本出願の請求項３の発明は、シリコン系材
料層が、ポリシリコンから成ることを特徴とする請求項
２に記載の半導体装置の製造方法であって、これにより
上記問題点を解決するものである。
料層が、ポリシリコンから成ることを特徴とする請求項
２に記載の半導体装置の製造方法であって、これにより
上記問題点を解決するものである。
【０００９】本出願の請求項４の発明は、ポリシリコン
が、ｎ+ ポリシリコンである請求項３に記載の半導体装
置の製造方法であって、これにより上記問題点を解決す
るものである。
が、ｎ+ ポリシリコンである請求項３に記載の半導体装
置の製造方法であって、これにより上記問題点を解決す
るものである。
【００１０】本出願の請求項５の発明は、シリコン系材
料層が、シリサイド／ポリシリコン積層構造から成るこ
とを特徴とする請求項３に記載の半導体装置の製造方法
であって、これにより上記問題点を解決するものであ
る。
料層が、シリサイド／ポリシリコン積層構造から成るこ
とを特徴とする請求項３に記載の半導体装置の製造方法
であって、これにより上記問題点を解決するものであ
る。
【００１１】本出願の請求項６の発明は、シリサイド
が、ＷＳｉｘ、ＭｏＳｉｘ、ＴａＳｉｘ、ＴｉＳｉｘ、
ＣｏＳｉｘ、ＮｉＳｉｘ（但しｘは１〜３）からなる群
から任意に選ばれたものである請求項５に記載の半導体
装置の製造方法であって、これにより上記問題点を解決
するものである。
が、ＷＳｉｘ、ＭｏＳｉｘ、ＴａＳｉｘ、ＴｉＳｉｘ、
ＣｏＳｉｘ、ＮｉＳｉｘ（但しｘは１〜３）からなる群
から任意に選ばれたものである請求項５に記載の半導体
装置の製造方法であって、これにより上記問題点を解決
するものである。
【００１２】本出願の請求項７の発明は、シリコン系材
料層上に絶縁層を形成し、更にその上に上層シリコン系
材料層を形成した積層構造の電極部と、シリコン系材料
層のみ、あるいはシリコン系材料層とこの上の絶縁層と
から成る構造の電極部とを有し、前記両シリコン系材料
層は同層の材料層により形成されたものであることを特
徴とする半導体装置であって、これにより上記問題点を
解決するものである。
料層上に絶縁層を形成し、更にその上に上層シリコン系
材料層を形成した積層構造の電極部と、シリコン系材料
層のみ、あるいはシリコン系材料層とこの上の絶縁層と
から成る構造の電極部とを有し、前記両シリコン系材料
層は同層の材料層により形成されたものであることを特
徴とする半導体装置であって、これにより上記問題点を
解決するものである。
【００１３】本出願の請求項８の発明は、シリコン系材
料層を形成し、該シリコン系材料層上に絶縁層を形成
し、更にシリコン系材料層を形成し、コンタクト形成領
域において前記上層シリコン系材料層または上層シリコ
ン系材料層及び絶縁層を残し、その他の部分の絶縁層を
除去して電極部を形成する工程を備えることを特徴とす
る半導体装置の製造方法であって、これにより上記問題
点を解決するものである。
料層を形成し、該シリコン系材料層上に絶縁層を形成
し、更にシリコン系材料層を形成し、コンタクト形成領
域において前記上層シリコン系材料層または上層シリコ
ン系材料層及び絶縁層を残し、その他の部分の絶縁層を
除去して電極部を形成する工程を備えることを特徴とす
る半導体装置の製造方法であって、これにより上記問題
点を解決するものである。
【００１４】本出願の請求項９の発明は、シリコン系材
料層が、ポリシリコンから成ることを特徴とする請求項
２に記載の半導体装置の製造方法であって、これにより
上記問題点を解決するものである。
料層が、ポリシリコンから成ることを特徴とする請求項
２に記載の半導体装置の製造方法であって、これにより
上記問題点を解決するものである。
【００１５】本出願の請求項１０の発明は、ポリシリコ
ンが、ｎ+ ポリシリコンである請求項９に記載の半導体
装置の製造方法であって、これにより上記問題点を解決
するものである。
ンが、ｎ+ ポリシリコンである請求項９に記載の半導体
装置の製造方法であって、これにより上記問題点を解決
するものである。
【００１６】本出願の請求項１１の発明は、シリコン系
材料層が、シリサイド／ポリシリコン積層構造から成る
ことを特徴とする請求項９に記載の半導体装置の製造方
法であって、これにより上記問題点を解決するものであ
る。
材料層が、シリサイド／ポリシリコン積層構造から成る
ことを特徴とする請求項９に記載の半導体装置の製造方
法であって、これにより上記問題点を解決するものであ
る。
【００１７】本出願の請求項１２の発明は、シリサイド
が、ＷＳｉｘ、ＭｏＳｉｘ、ＴａＳｉｘ、ＴｉＳｉｘ、
ＣｏＳｉｘ、ＮｉＳｉｘ（但しｘは１〜３）からなる群
から任意に選ばれたものである請求項１１に記載の半導
体装置の製造方法であって、これにより上記問題点を解
決するものである。
が、ＷＳｉｘ、ＭｏＳｉｘ、ＴａＳｉｘ、ＴｉＳｉｘ、
ＣｏＳｉｘ、ＮｉＳｉｘ（但しｘは１〜３）からなる群
から任意に選ばれたものである請求項１１に記載の半導
体装置の製造方法であって、これにより上記問題点を解
決するものである。
【００１８】
【作用】本出願の請求項１ないし６の発明によれば、電
極部を構成する絶縁部（ＳｉＯ2 等）について、セルフ
アラインコンタクトを形成すべき部分にはこれを残す
が、その他の部分についてはこれを除去する構成にで
き、段差を緩和できて、例えば、第２導電層（上層ポリ
Ｓｉ等）のエッチング除去の際にも、残渣が残らないよ
うにできる。
極部を構成する絶縁部（ＳｉＯ2 等）について、セルフ
アラインコンタクトを形成すべき部分にはこれを残す
が、その他の部分についてはこれを除去する構成にで
き、段差を緩和できて、例えば、第２導電層（上層ポリ
Ｓｉ等）のエッチング除去の際にも、残渣が残らないよ
うにできる。
【００１９】本出願の請求項７ないし１２の発明によれ
ば、電極部、特にセルフアラインコンタクトを形成すべ
き部分について、最上層にシリコン系材料層として例え
ばポリＳｉ層が形成されているので、これが下層絶縁膜
（ＳｉＯ2 等）のエッチングの際の耐エッチングマスク
として機能でき、これにより下層絶縁膜を薄くできる結
果、段差を緩和できる。また、このために要する以外の
部分のポリＳｉは除去するので、ショート等の問題を防
止できる。
ば、電極部、特にセルフアラインコンタクトを形成すべ
き部分について、最上層にシリコン系材料層として例え
ばポリＳｉ層が形成されているので、これが下層絶縁膜
（ＳｉＯ2 等）のエッチングの際の耐エッチングマスク
として機能でき、これにより下層絶縁膜を薄くできる結
果、段差を緩和できる。また、このために要する以外の
部分のポリＳｉは除去するので、ショート等の問題を防
止できる。
【００２０】また、段差が緩和される結果、エッチング
残渣の問題を解決できるほか、微細化にも適合させるこ
とができる。
残渣の問題を解決できるほか、微細化にも適合させるこ
とができる。
【００２１】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。なお当然のことではあるが、本発明は実施
例により限定されるものではない。
て説明する。なお当然のことではあるが、本発明は実施
例により限定されるものではない。
【００２２】実施例１ この実施例は、本発明を、高集積化されたＳＲＡＭを構
成する半導体装置について、具体化したものである。
成する半導体装置について、具体化したものである。
【００２３】図１は、本実施例のＳＲＡＭのビットコン
タクト部（図１（ａ））と、第２ポリサイドのない箇所
（ビットコンタクトを外れた領域部。図１（ｂ））の断
面模式図である。図２にこの断面に相当する平面図を示
す。図１（ａ）は図２のＸ−Ｘ′断面、図１（ｂ）は図
２のＹ−Ｙ′断面に相当する。
タクト部（図１（ａ））と、第２ポリサイドのない箇所
（ビットコンタクトを外れた領域部。図１（ｂ））の断
面模式図である。図２にこの断面に相当する平面図を示
す。図１（ａ）は図２のＸ−Ｘ′断面、図１（ｂ）は図
２のＹ−Ｙ′断面に相当する。
【００２４】即ち、第２層ポリサイド１０Ｂ（図２参
照）をエッチング除去する箇所では、ゲート段差を低減
すべく、ゲート上ＳｉＯ2 を除去し、ビットコンタクト
部１１Ａでは、ゲート上ＳｉＯ2 を利用して自己整合コ
ンタクトを形成するものである。
照）をエッチング除去する箇所では、ゲート段差を低減
すべく、ゲート上ＳｉＯ2 を除去し、ビットコンタクト
部１１Ａでは、ゲート上ＳｉＯ2 を利用して自己整合コ
ンタクトを形成するものである。
【００２５】本実施例の半導体装置の製造工程を、以下
に記す。図３を参照する。
に記す。図３を参照する。
【００２６】従来と同様の手法により、Ｐウェル１、Ｎ
ウェル、チャネルストップイオン注入、ＬＯＣＯＳによ
るフィールド酸化、ゲート酸化、Ｖｔｈアジャストイオ
ン注入、第１コンタクト形成、ポリＳｉ層３形成（４０
ｎｍ）、ＷＳｉｘ層４形成（７０ｎｍ）、ＳｉＯ2 膜５
形成（１５０ｎｍ）用の堆積を行う（図３（ａ））。次
に、ビットコンタクト以外の箇所、即ち自己整合コンタ
クト部以外の、ゲート上ＳｉＯ2 を必要としない箇所の
ＳｉＯ2 をエッチング除去する。ここでこのエッチング
は、ホトリソグラフィー工程によりレジストパターン形
成し、これをコンタクトドライエッチングで処理するよ
うに行う。このＳｉＯ2 除去ホトマスクと、拡散層ゲー
ト、ビットコンタクト、第２層ポリサイドのホトマスク
の関係を理解し易くするため、図４に各レイヤーで示
す。
ウェル、チャネルストップイオン注入、ＬＯＣＯＳによ
るフィールド酸化、ゲート酸化、Ｖｔｈアジャストイオ
ン注入、第１コンタクト形成、ポリＳｉ層３形成（４０
ｎｍ）、ＷＳｉｘ層４形成（７０ｎｍ）、ＳｉＯ2 膜５
形成（１５０ｎｍ）用の堆積を行う（図３（ａ））。次
に、ビットコンタクト以外の箇所、即ち自己整合コンタ
クト部以外の、ゲート上ＳｉＯ2 を必要としない箇所の
ＳｉＯ2 をエッチング除去する。ここでこのエッチング
は、ホトリソグラフィー工程によりレジストパターン形
成し、これをコンタクトドライエッチングで処理するよ
うに行う。このＳｉＯ2 除去ホトマスクと、拡散層ゲー
ト、ビットコンタクト、第２層ポリサイドのホトマスク
の関係を理解し易くするため、図４に各レイヤーで示
す。
【００２７】図４に示すＳｉＯ2 除去レイヤーは、その
１例で、図中Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′領域のゲー
ト上ＳｉＯ2 の除去を行う。これにより、この領域でゲ
ート段差がＳｉＯ2 の分だけ低減され、続く第２層ポリ
サイドのエッチングが容易になる。
１例で、図中Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′領域のゲー
ト上ＳｉＯ2 の除去を行う。これにより、この領域でゲ
ート段差がＳｉＯ2 の分だけ低減され、続く第２層ポリ
サイドのエッチングが容易になる。
【００２８】プロセスの説明に戻ると、次のとおりであ
る。第１層ポリサイドをホトリソグラフィー工程を経て
所定の形状にドライエッチングで加工する。このドライ
エッチングでは、ＳｉＯ2 、Ｗポリサイドと、連続的に
行う。初めのＳｉＯ2 エッチングでは、図４のＤ−
Ｄ′，Ｅ−Ｅ′のＷ−ポリサイド上ＳｉＯ2 を除去す
る。このとき、すでにＳｉＯ2 を除去してある領域（図
４のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′の領域）も、ＳｉＯ
2 エッチングされるが、ＷＳｉｘはＳｉＯ2 をエッチン
グする条件では全くエッチングされないので、問題な
い。以下説明の簡略化のため、ｎＭＯＳ部分についての
み、説明する。
る。第１層ポリサイドをホトリソグラフィー工程を経て
所定の形状にドライエッチングで加工する。このドライ
エッチングでは、ＳｉＯ2 、Ｗポリサイドと、連続的に
行う。初めのＳｉＯ2 エッチングでは、図４のＤ−
Ｄ′，Ｅ−Ｅ′のＷ−ポリサイド上ＳｉＯ2 を除去す
る。このとき、すでにＳｉＯ2 を除去してある領域（図
４のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′の領域）も、ＳｉＯ
2 エッチングされるが、ＷＳｉｘはＳｉＯ2 をエッチン
グする条件では全くエッチングされないので、問題な
い。以下説明の簡略化のため、ｎＭＯＳ部分についての
み、説明する。
【００２９】リンを中ドーズ量でイオン注入し、ｎ- 層
を形成し、ＣＶＤＳｉＯ2 を１５０ｎｍ堆積し、エッチ
バックによりサイドウォール６（ＳｉＯ2 ）を形成する
（図３（ａ），（ｂ）参照）。
を形成し、ＣＶＤＳｉＯ2 を１５０ｎｍ堆積し、エッチ
バックによりサイドウォール６（ＳｉＯ2 ）を形成する
（図３（ａ），（ｂ）参照）。
【００３０】次にＡｓを高ドーズ量でイオン注入し、ド
ライブインを行い、ｎ+ 層を形成する。次に層間絶縁膜
としてＳｉＯ2 ８を５０ｎｍ堆積し、ホトリソグラフィ
ー工程を経て、ビットコンタクト１１（図２において１
１Ａ）を開口する（図１参照）。
ライブインを行い、ｎ+ 層を形成する。次に層間絶縁膜
としてＳｉＯ2 ８を５０ｎｍ堆積し、ホトリソグラフィ
ー工程を経て、ビットコンタクト１１（図２において１
１Ａ）を開口する（図１参照）。
【００３１】ここでビットコンタクト開口のドライエッ
チングで、層間ＳｉＯ2 の膜厚バラツキ、ドライエッチ
ング面内均一性を補償するため、オーバーエッチングを
かけるので、ゲート上ＳｉＯ2 のコンタクトがオーバー
ラップする箇所で膜減りを生じ、小さい段差ができる。
ゲート上ＳｉＯ2 は、このオーバーエッチングによる膜
減りを十分補償し、かつ、第２層ポリサイドとゲートポ
リサイドを絶縁するよう、膜厚を設定する。
チングで、層間ＳｉＯ2 の膜厚バラツキ、ドライエッチ
ング面内均一性を補償するため、オーバーエッチングを
かけるので、ゲート上ＳｉＯ2 のコンタクトがオーバー
ラップする箇所で膜減りを生じ、小さい段差ができる。
ゲート上ＳｉＯ2 は、このオーバーエッチングによる膜
減りを十分補償し、かつ、第２層ポリサイドとゲートポ
リサイドを絶縁するよう、膜厚を設定する。
【００３２】次にｎ+ ポリＳｉ９を５０ｎｍ膜で、ＷＳ
ｉｘ１０を１００ｎｍ厚で堆積し、ホトリソグラフィー
を経て、ドライエッチングにより所定形状に加工し、図
１に示すような構造を得る。ここで図１（ａ）の段差１
（１２）は急峻なため２ポリサイドでエッチング残渣が
生じ易いが、図１（ｂ）の段差２（１３）は緩やかなた
め、第２層ポリサイドで、エッチング残渣が生じない。
ｉｘ１０を１００ｎｍ厚で堆積し、ホトリソグラフィー
を経て、ドライエッチングにより所定形状に加工し、図
１に示すような構造を得る。ここで図１（ａ）の段差１
（１２）は急峻なため２ポリサイドでエッチング残渣が
生じ易いが、図１（ｂ）の段差２（１３）は緩やかなた
め、第２層ポリサイドで、エッチング残渣が生じない。
【００３３】ここで本実施例において、図４に示すよう
なＳｉＯ2 除去レイヤー５Ｂを入れているので、図１
（ａ）の段差１（１２）に第２層ポリサイドが残渣とし
て残っても、第２層ポリサイド同士のショートはない。
これは、図４Ｂ−Ｂ′，Ａ−Ａ′，Ｃ−Ｃ′の範囲で、
第２層ポリサイドの残渣がないためである。
なＳｉＯ2 除去レイヤー５Ｂを入れているので、図１
（ａ）の段差１（１２）に第２層ポリサイドが残渣とし
て残っても、第２層ポリサイド同士のショートはない。
これは、図４Ｂ−Ｂ′，Ａ−Ａ′，Ｃ−Ｃ′の範囲で、
第２層ポリサイドの残渣がないためである。
【００３４】本実施例によれば、第２導電層をエッチン
グ除去する際、エッチング残渣が生じず、かつ自己整合
コンタクトが可能であるという効果がもたらされる。
グ除去する際、エッチング残渣が生じず、かつ自己整合
コンタクトが可能であるという効果がもたらされる。
【００３５】実施例２ 本実施例は、実施例１と同様な適用分野に、本出願の発
明を適用したものである。
明を適用したものである。
【００３６】以下に図７ないし図１２を参照して本実施
例を説明する。以下の本実施例の説明は、主として、Ｓ
ＲＡＭビットコンタクト部周辺を例に説明するものとす
る。
例を説明する。以下の本実施例の説明は、主として、Ｓ
ＲＡＭビットコンタクト部周辺を例に説明するものとす
る。
【００３７】図７は、ビットコンタクト部周辺の断面を
示し、本実施例におけるポリＳｉ５ａ、絶縁膜ＳｉＯ2
５、ＷＳｉｘ４、ｎ+ ポリＳｉ３構造のゲート電極を用
いた場合のセルフアラインビットコンタクト（または第
２コンタクト）部の断面模式図である。図中、１２はゲ
ート段差部で、従来例を示す図５の段差部１２と同様の
箇所と比較してみると、明らかに段差が低減し、デバイ
スの平坦性が良くなっている。これは、ゲート上ポリＳ
ｉ３〜ＳｉＯ2 ５の構成が、従来例のゲート上ＳｉＯ2
（図５の符号５）より格段に薄くできるからである。例
えば図中の各部の膜厚は、次のように与えられる。 図１ 本実施例 図５ 従来例 ２ フィールド酸化膜 ２ フィールド酸化膜 ２５０ｎｍ ２５０ｎｍ ３ リンドープポリシリコン ３ リンドープポリシリコン ５０ｎｍ ５０ｎｍ ４ ＷＳｉｘ ７０ｎｍ ４ ＷＳｉｘ ７０ｎｍ ５ ＳｉＯ2 ５０ｎｍ ５ ＳｉＯ2 ２００ｎｍ ５ａ ポリシリコン ３０ｎｍ ８ 層間ＳｉＯ2 ８０ｎｍ ８ 層間ＳｉＯ2 ８０ｎｍ 従ってゲート電極部の段差ｘは、図７（本実施例）、図
５（従来例）で、それぞれ２００ｎｍ、３２０ｎｍであ
る。
示し、本実施例におけるポリＳｉ５ａ、絶縁膜ＳｉＯ2
５、ＷＳｉｘ４、ｎ+ ポリＳｉ３構造のゲート電極を用
いた場合のセルフアラインビットコンタクト（または第
２コンタクト）部の断面模式図である。図中、１２はゲ
ート段差部で、従来例を示す図５の段差部１２と同様の
箇所と比較してみると、明らかに段差が低減し、デバイ
スの平坦性が良くなっている。これは、ゲート上ポリＳ
ｉ３〜ＳｉＯ2 ５の構成が、従来例のゲート上ＳｉＯ2
（図５の符号５）より格段に薄くできるからである。例
えば図中の各部の膜厚は、次のように与えられる。 図１ 本実施例 図５ 従来例 ２ フィールド酸化膜 ２ フィールド酸化膜 ２５０ｎｍ ２５０ｎｍ ３ リンドープポリシリコン ３ リンドープポリシリコン ５０ｎｍ ５０ｎｍ ４ ＷＳｉｘ ７０ｎｍ ４ ＷＳｉｘ ７０ｎｍ ５ ＳｉＯ2 ５０ｎｍ ５ ＳｉＯ2 ２００ｎｍ ５ａ ポリシリコン ３０ｎｍ ８ 層間ＳｉＯ2 ８０ｎｍ ８ 層間ＳｉＯ2 ８０ｎｍ 従ってゲート電極部の段差ｘは、図７（本実施例）、図
５（従来例）で、それぞれ２００ｎｍ、３２０ｎｍであ
る。
【００３８】ゲート上ポリＳｉ３／ＳｉＯ2 ５（図
７）、ＳｉＯ2 ５（図５）の膜厚は、層間膜８（図７，
図５）のＳｉＯ2 ８０ｎｍで決まる。コンタクト開口
時、この８０ｎｍのＳｉＯ2 ８を除去するのに、ホトリ
ソグラフィーによりコンタクトパターン形成後、一般に
ドライエッチングで４０％程度オーバーエッチングをか
ける。これは膜の不均一性やエッチングレート不均一性
を補償するためである。また、サイドウォールＳｉＯ2
６を形成する際、ＣＶＤＳｉＯ2 を２００ｎｍ堆積し
て、エッチバックで行うが、このときも同様の理由で、
２０％程度オーバーエッチングする。更に、第２層ポリ
シリコン９を堆積する直前、コンタクトホール部シリコ
ン表面上の自然酸化膜を除去するため希フッ酸で全面デ
ィップし、ここでも図５のＳｉＯ2 ５の露出部はエッチ
ングされる。従って従来技術を用いる場合、これら３つ
の要因を考慮しなければならず、図５のＳｉＯ2 ５は厚
くせざるを得ない。
７）、ＳｉＯ2 ５（図５）の膜厚は、層間膜８（図７，
図５）のＳｉＯ2 ８０ｎｍで決まる。コンタクト開口
時、この８０ｎｍのＳｉＯ2 ８を除去するのに、ホトリ
ソグラフィーによりコンタクトパターン形成後、一般に
ドライエッチングで４０％程度オーバーエッチングをか
ける。これは膜の不均一性やエッチングレート不均一性
を補償するためである。また、サイドウォールＳｉＯ2
６を形成する際、ＣＶＤＳｉＯ2 を２００ｎｍ堆積し
て、エッチバックで行うが、このときも同様の理由で、
２０％程度オーバーエッチングする。更に、第２層ポリ
シリコン９を堆積する直前、コンタクトホール部シリコ
ン表面上の自然酸化膜を除去するため希フッ酸で全面デ
ィップし、ここでも図５のＳｉＯ2 ５の露出部はエッチ
ングされる。従って従来技術を用いる場合、これら３つ
の要因を考慮しなければならず、図５のＳｉＯ2 ５は厚
くせざるを得ない。
【００３９】これに対し、図７の本発明適用の実施例の
場合には、最上層のポリシリコン５ａが、ＳｉＯ2 ドラ
イエッチング時のこれに対するエッチング耐性が桁違い
に良いこと、また、希フッ酸でエッチングされないこと
から、ポリＳｉ３／ＳｉＯ2５ともに薄膜化が可能とな
るのである。
場合には、最上層のポリシリコン５ａが、ＳｉＯ2 ドラ
イエッチング時のこれに対するエッチング耐性が桁違い
に良いこと、また、希フッ酸でエッチングされないこと
から、ポリＳｉ３／ＳｉＯ2５ともに薄膜化が可能とな
るのである。
【００４０】次に、図７は、ワードライン（第１層ポリ
サイド３，４）部分の一断面で、紙面に垂直な方向で同
様の断面を得るところがあり、その箇所と第２層ポリサ
イドがゲート上ポリシリコンを介してショートしてしま
うことを回避しなければならない。このための手法を製
造工程を示しながら説明する。
サイド３，４）部分の一断面で、紙面に垂直な方向で同
様の断面を得るところがあり、その箇所と第２層ポリサ
イドがゲート上ポリシリコンを介してショートしてしま
うことを回避しなければならない。このための手法を製
造工程を示しながら説明する。
【００４１】図８は、図７のような断面構造を持つＳＲ
ＡＭのビットコンタクト部のレイヤーを示す模式図であ
る。図８のＸ−Ｘ′断面に相当するのが、図７である。
図８はパターニングのレイヤーを示しており、加工後の
デバイスを示すものではない。
ＡＭのビットコンタクト部のレイヤーを示す模式図であ
る。図８のＸ−Ｘ′断面に相当するのが、図７である。
図８はパターニングのレイヤーを示しており、加工後の
デバイスを示すものではない。
【００４２】製造工程で図２の各レイヤーは、〜を
付した順に使用する。即ち、拡散層レイヤー７Ａを用
い、次にゲート上ポリシリコン層１０Ａパターニング
レイヤーを用いる。これはゲートがポリＳｉ５ａ／Ｓｉ
Ｏ2 ５／ＷＳｉｘ４／ｎ+ ポリＳｉ３構造で、その最上
層のポリＳｉ５ａのみをパターニングするものである。
付した順に使用する。即ち、拡散層レイヤー７Ａを用
い、次にゲート上ポリシリコン層１０Ａパターニング
レイヤーを用いる。これはゲートがポリＳｉ５ａ／Ｓｉ
Ｏ2 ５／ＷＳｉｘ４／ｎ+ ポリＳｉ３構造で、その最上
層のポリＳｉ５ａのみをパターニングするものである。
【００４３】次にゲートポリサイドレイヤー４Ａを用
いて、ゲート加工する。この段階で、図８ののレイ
ヤーのうち、レイヤーに重なったレイヤーの部分
（ゲートポリサイドレイヤーに重なったゲート上ポリ
Ｓｉレイヤー１０Ａ）のみ残り、その他の箇所はゲート
加工と同時に無くなる。
いて、ゲート加工する。この段階で、図８ののレイ
ヤーのうち、レイヤーに重なったレイヤーの部分
（ゲートポリサイドレイヤーに重なったゲート上ポリ
Ｓｉレイヤー１０Ａ）のみ残り、その他の箇所はゲート
加工と同時に無くなる。
【００４４】次に第２コンタクトレイヤー１１Ａを用
い、次に第２層ポリサイドレイヤー１０Ｂを用いる。
い、次に第２層ポリサイドレイヤー１０Ｂを用いる。
【００４５】次に図９ないし図１２を用いて、実際のプ
ロセスフローを説明する。
ロセスフローを説明する。
【００４６】図９は、図２のレイヤーを用いて、ゲート
加工まで行った後の模式図である。９ａ，９ｂで、ゲー
ト電極Ａ、ゲート電極Ｂを示す。
加工まで行った後の模式図である。９ａ，９ｂで、ゲー
ト電極Ａ、ゲート電極Ｂを示す。
【００４７】図１０は、図９の断面Ｘ−Ｘ′，Ｙ−Ｙ′
に相当する断面模式図である。この図１０に示すよう
に、まず従来と同様の方法でＰウェル、Ｎウェルを形成
し、ＬＯＣＯＳ法を経て、チャネルストップイオン注
入、フィールド酸化膜２を形成し、ゲート酸化膜１′を
形成し、Ｖｔｈ調整イオン注入を行う。
に相当する断面模式図である。この図１０に示すよう
に、まず従来と同様の方法でＰウェル、Ｎウェルを形成
し、ＬＯＣＯＳ法を経て、チャネルストップイオン注
入、フィールド酸化膜２を形成し、ゲート酸化膜１′を
形成し、Ｖｔｈ調整イオン注入を行う。
【００４８】次に、全面にリンドープポリシリコン３、
ＷＳｉ４、ＳｉＯ2 ５、ポリシリコン５ａを各々５０ｎ
ｍ、７０ｎｍ、５０ｎｍ、３０ｎｍ堆積し、図８中番号
で示すポリＳｉパターニングレイヤー１０Ａを用い
て、ポリシリコン５ａを図８に示すような形状にドライ
エッチングを用いて、パターニングする。
ＷＳｉ４、ＳｉＯ2 ５、ポリシリコン５ａを各々５０ｎ
ｍ、７０ｎｍ、５０ｎｍ、３０ｎｍ堆積し、図８中番号
で示すポリＳｉパターニングレイヤー１０Ａを用い
て、ポリシリコン５ａを図８に示すような形状にドライ
エッチングを用いて、パターニングする。
【００４９】次に図８中番号で示すゲートパターニン
グレイヤー４Ａを用いて、図８に示すような形状にホト
リソグラフィーによりレジスト加工し、順番に、ポリＳ
ｉ５ａ、ＳｉＯ2 ５、ＷＳｉｘ４、ｎ+ ポリＳｉ３をエ
ッチングする。ここでゲート加工時に最上層にポリＳｉ
が堆積した箇所（図９の上の部分）と、ポリＳｉが無い
箇所（図９の下の部分）が同時に形成される。このポリ
Ｓｉが無い箇所の存在により、前述した、第２層ポリサ
イドのポリＳｉを介してのショートが回避できるのであ
る。
グレイヤー４Ａを用いて、図８に示すような形状にホト
リソグラフィーによりレジスト加工し、順番に、ポリＳ
ｉ５ａ、ＳｉＯ2 ５、ＷＳｉｘ４、ｎ+ ポリＳｉ３をエ
ッチングする。ここでゲート加工時に最上層にポリＳｉ
が堆積した箇所（図９の上の部分）と、ポリＳｉが無い
箇所（図９の下の部分）が同時に形成される。このポリ
Ｓｉが無い箇所の存在により、前述した、第２層ポリサ
イドのポリＳｉを介してのショートが回避できるのであ
る。
【００５０】次に、ｎ- イオン注入を行い、全面にＣＶ
ＤでＳｉＯ2 を２００ｎｍ堆積し、全面エッチバックを
２０％オーバーエッチング条件で行い、サイドウォール
６（図１１参照）を形成する。
ＤでＳｉＯ2 を２００ｎｍ堆積し、全面エッチバックを
２０％オーバーエッチング条件で行い、サイドウォール
６（図１１参照）を形成する。
【００５１】次にｎ+ イオン注入を行い、層間ＳｉＯ2
８（図１１）を８０ｎｍ堆積し、ドライブインを行い、
拡散層７（図１１）を形成する。ここで図１０（ｂ）の
Ｙ−Ｙ′断面で、ＳｉＯ2 ５ａが、サイドウォール形成
のエッチバックオーバーエッチングで無くなってよい。
８（図１１）を８０ｎｍ堆積し、ドライブインを行い、
拡散層７（図１１）を形成する。ここで図１０（ｂ）の
Ｙ−Ｙ′断面で、ＳｉＯ2 ５ａが、サイドウォール形成
のエッチバックオーバーエッチングで無くなってよい。
【００５２】次に、ホトリソグラフィー工程を経て、レ
ジスト１３を用い、第２コンタクト（またはビットコン
タクト）１１（図１２）（ａ））をドライエッチングに
より開口する。
ジスト１３を用い、第２コンタクト（またはビットコン
タクト）１１（図１２）（ａ））をドライエッチングに
より開口する。
【００５３】次に、ｎ+ ポリＳｉ、ＷＳｉｘを堆積し、
所定の形状に加工し、図１２（ｂ）に示す断面形状を持
つビットコンタクト部を形成する。
所定の形状に加工し、図１２（ｂ）に示す断面形状を持
つビットコンタクト部を形成する。
【００５４】ここで、ゲート段差部は、断面Ｘ−Ｘ′，
Ｙ−Ｙ′でそれぞれ図１２（ｂ）で１７、図１１（ｂ）
で１２で示すように表され、段差はそれぞれ５０＋７０
＋５０＋３０＝２００（ｎｍ）、５０＋７０＋〜５０＝
１７０（ｎｍ）となる。
Ｙ−Ｙ′でそれぞれ図１２（ｂ）で１７、図１１（ｂ）
で１２で示すように表され、段差はそれぞれ５０＋７０
＋５０＋３０＝２００（ｎｍ）、５０＋７０＋〜５０＝
１７０（ｎｍ）となる。
【００５５】ここで断面Ｘ−Ｘ′での段差で第２層ポリ
サイドは残渣として残っても、第２層ポリサイドのショ
ートに無関係で、関係あるのは断面Ｙ−Ｙ′の方であ
る。断面Ｘ−Ｘ′は第２層ポリサイドより上層の導電層
の加工に関係してくる。いずれをとっても従来例で示し
たもの（３２０ｎｍ程度。前記説明参照）より段差は格
段に抑えられている。
サイドは残渣として残っても、第２層ポリサイドのショ
ートに無関係で、関係あるのは断面Ｙ−Ｙ′の方であ
る。断面Ｘ−Ｘ′は第２層ポリサイドより上層の導電層
の加工に関係してくる。いずれをとっても従来例で示し
たもの（３２０ｎｍ程度。前記説明参照）より段差は格
段に抑えられている。
【００５６】このような段差は、微細化に伴い、ワード
ライン間のすきまのような溝、四方第１層ポリサイドで
囲まれたようなホール状になっているところで、パター
ニングに影響してくる。ここでデバイスの縦方向のサイ
ズ、即ち、今の場合、段差をｘ、溝状またはホール状の
平坦部の横方向のサイズをｙとすると、ｘ／ｙの比が大
きい程、この領域上の導電層の加工が困難となる。ｘ，
ｙの比が大きい箇所ではＣＶＤＳｉＯ2 がオーバーハン
グ形状になりやすいからである。従って段差を抑えた本
実施例の技術は、微細化にも適している。
ライン間のすきまのような溝、四方第１層ポリサイドで
囲まれたようなホール状になっているところで、パター
ニングに影響してくる。ここでデバイスの縦方向のサイ
ズ、即ち、今の場合、段差をｘ、溝状またはホール状の
平坦部の横方向のサイズをｙとすると、ｘ／ｙの比が大
きい程、この領域上の導電層の加工が困難となる。ｘ，
ｙの比が大きい箇所ではＣＶＤＳｉＯ2 がオーバーハン
グ形状になりやすいからである。従って段差を抑えた本
実施例の技術は、微細化にも適している。
【００５７】
【発明の効果】本発明によれば、段差を緩和して半導体
装置の平坦性を上げることができ、これによって、より
高集積化した微細構造を可能とし、しかもセルフアライ
ンコンタクト形成が可能である半導体装置、及び半導体
装置の製造方法を提供することができた。
装置の平坦性を上げることができ、これによって、より
高集積化した微細構造を可能とし、しかもセルフアライ
ンコンタクト形成が可能である半導体装置、及び半導体
装置の製造方法を提供することができた。
【図１】実施例１の半導体装置の構造を示す断面図であ
る。
る。
【図２】実施例１の半導体装置の平面構造を示す図であ
る。
る。
【図３】実施例１の製造工程を説明する断面図である。
【図４】実施例１のビットコンタクト周辺ホトマスクレ
イヤーの構造を示す図である。
イヤーの構造を示す図である。
【図５】従来技術のＳＲＡＭビットコンタクト部の断面
模式図である。
模式図である。
【図６】従来技術を示す断面図である。
【図７】実施例２のＳＲＡＭビットコンタクト部を示す
断面図である。
断面図である。
【図８】実施例２におけるＳＲＡＭビットコンタクト部
のパターニングレイヤーの構造を示す図である。
のパターニングレイヤーの構造を示す図である。
【図９】実施例２におけるゲートポリサイド加工後の平
面構造を示す模式図である。
面構造を示す模式図である。
【図１０】実施例２におけるゲートポリサイド加工後の
断面図である。
断面図である。
【図１１】実施例２における層間ＳｉＯ2 堆積後の断面
図である。
図である。
【図１２】実施例２における第２コンタクト開口レジス
トパターニング時の断面図である。
トパターニング時の断面図である。
３ シリコン系材料層（ポリＳｉ） ４ シリコン系材料層（シリサイド） ５ 絶縁層（ＳｉＯ2 ） ５ａ 絶縁層５の上層に形成されるシリコン系材料層
（ポリＳｉ）
（ポリＳｉ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 27/11 8728−4Ｍ Ｈ０１Ｌ 27/10 ３８１
Claims (12)
- 【請求項１】シリコン系材料層上に絶縁層を形成した積
層構造の電極部と、シリコン系材料層のみから成る構造
の電極部とを有し、 前記両シリコン系材料層は同層の材料層により形成され
たものであることを特徴とする半導体装置。 - 【請求項２】シリコン系材料層を形成し、 該シリコン系材料層上に絶縁層を形成し、 コンタクト形成領域において該絶縁層を残し、その他の
部分の絶縁層を除去して電極部を形成する工程を備える
ことを特徴とする半導体装置の製造方法。 - 【請求項３】シリコン系材料層が、ポリシリコンから成
ることを特徴とする請求項２に記載の半導体装置の製造
方法。 - 【請求項４】ポリシリコンが、ｎ+ ポリシリコンである
請求項３に記載の半導体装置の製造方法。 - 【請求項５】シリコン系材料層が、シリサイド／ポリシ
リコン積層構造から成ることを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項６】シリサイドが、ＷＳｉｘ、ＭｏＳｉｘ、Ｔ
ａＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ（但し
ｘは１〜３）からなる群から任意に選ばれたものである
請求項５に記載の半導体装置の製造方法。 - 【請求項７】シリコン系材料層上に絶縁層を形成し、更
にその上に上層シリコン系材料層を形成した積層構造の
電極部と、シリコン系材料層のみ、あるいはシリコン系
材料層とこの上の絶縁層とから成る構造の電極部とを有
し、 前記両シリコン系材料層は同層の材料層により形成され
たものであることを特徴とする半導体装置。 - 【請求項８】シリコン系材料層を形成し、 該シリコン系材料層上に絶縁層を形成し、 更にシリコン系材料層を形成し、 コンタクト形成領域において前記上層シリコン系材料層
または上層シリコン系材料層及び絶縁層を残し、その他
の部分の絶縁層を除去して電極部を形成する工程を備え
ることを特徴とする半導体装置の製造方法。 - 【請求項９】シリコン系材料層が、ポリシリコンから成
ることを特徴とする請求項８に記載の半導体装置の製造
方法。 - 【請求項１０】ポリシリコンが、ｎ+ ポリシリコンであ
る請求項９に記載の半導体装置の製造方法。 - 【請求項１１】シリコン系材料層が、シリサイド／ポリ
シリコン積層構造から成ることを特徴とする請求項９に
記載の半導体装置の製造方法。 - 【請求項１２】シリサイドが、ＷＳｉｘ、ＭｏＳｉｘ、
ＴａＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ（但
しｘは１〜３）からなる群から任意に選ばれたものであ
る請求項１１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223393A JPH0653484A (ja) | 1992-07-30 | 1992-07-30 | 半導体装置、及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223393A JPH0653484A (ja) | 1992-07-30 | 1992-07-30 | 半導体装置、及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653484A true JPH0653484A (ja) | 1994-02-25 |
Family
ID=16797446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4223393A Pending JPH0653484A (ja) | 1992-07-30 | 1992-07-30 | 半導体装置、及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653484A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198149B1 (en) * | 1996-11-01 | 2001-03-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having novel insulating film structure |
-
1992
- 1992-07-30 JP JP4223393A patent/JPH0653484A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198149B1 (en) * | 1996-11-01 | 2001-03-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having novel insulating film structure |
| US6632716B2 (en) | 1996-11-01 | 2003-10-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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