JP2005064283A - 絶縁ゲート型半導体素子およびその製造方法 - Google Patents

Abstract

【課題】 信頼性の高い絶縁ゲート型半導体素子を提供する。
【解決手段】 絶縁ゲート型半導体素子のゲート電極１９は、ゲート接続電極に接続されたゲートバスライン２３に接続され、これから帯状に延伸している。また、ゲート電極１９は、ポリシリコン膜２１と、シリサイド膜２２と、から構成されている。ゲート電極１９のシリサイド膜２２の延伸方向の幅は、ゲートバスライン２３からの距離が大きいほど次第に大きくなるように形成されている。
【選択図】 図４

Description

本発明は、電界効果トランジスタ、バイポーラトランジスタ等の絶縁ゲート型半導体素子およびその製造方法に関する。

ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の絶縁ゲート型半導体素子のゲートは、多結晶シリコン（ポリシリコン）や金属から構成されている。

従来、ゲート電極配線には、ポリシリコンが用いられてきた。しかし、ポリシリコンは耐熱性に優れる、チャネル長を良好に制御できるなど加工しやすいという利点があるものの、金属と比べて抵抗率が高い。このため、近年、高速化の要求から、ポリシリコンよりも一桁抵抗率の低い金属シリサイドが用いられるようになっている。

また、さらに、シリサイド膜を直接ゲート酸化膜上に形成した場合の、シリサイド膜中の不純物がデバイス中に拡散しやすい、シリサイド膜形成（スパッタリング、熱アニール）の際に素子が劣化しやすい等の問題を解決するため、ポリシリコン膜上にシリサイド膜を形成するポリサイドゲートが開発されている（特許文献１参照）。
特公平６−６６３３０号公報

従来の、ポリサイド構造を有する絶縁ゲート型半導体素子、特に、ＭＯＳＦＥＴ１１０の断面構成を図１４に示す。また、図１５に、そのゲート構造の平面図を示す。

ＭＯＳＦＥＴ１１０は、図１４に示すように、ドレイン領域１１１と、ベース領域１１２と、ソース領域１１３と、ドリフト領域１１４と、を備えた半導体基板１１５を含んで構成される。
ドリフト領域１１４は、Ｎ型のシリコン半導体領域から構成されている。ドリフト領域１１４は、半導体基板１１５の一面を構成する。ドレイン領域１１１は、Ｎ型のドリフト領域１１４の一面上に形成され、半導体基板１１５の他面を構成する。ドレイン領域１１１は、ドリフト領域１１４よりも高い不純物濃度を有する。半導体基板１１５の他面を構成するドレイン領域１１１の上には、ドレイン電極１１６が形成されている。

ベース領域１１２は、ドリフト領域１１４の表面領域に形成された、Ｐ型の半導体領域から構成される。
ソース領域１１３は、ベース領域１１２の表面領域に形成された、不純物濃度がドリフト領域１１４よりも高いＮ型の半導体領域から構成される。ソース領域１１３は、ベース領域１１２の両側に２つ所定間隔をおいて形成されている。
ソース領域１１３の表面領域上には、ソース電極１１７が設けられており、これらは互いに電気的に接続されている。

ドリフト領域１１４とソース領域１１３とに挟まれたベース領域１１２の上方には、ゲート絶縁膜１１８を介して、ゲート電極１１９が設けられている。ゲート電極１１９は、ソース電極１１７と層間絶縁膜１２０によって電気的に絶縁されている。

ゲート電極１１９は、多結晶シリコン膜（ポリシリコン膜）１２１と、シリサイド膜１２２と、から構成され、いわゆるポリサイドゲートを構成している。
ポリシリコン膜１２１は、ゲート絶縁膜１１８上に形成され、シリサイド膜１２２は、ポリシリコン膜１２１の上に形成されている。シリサイド膜１２２は、ポリシリコン膜１２１に、タングステン等の高融点金属をスパッタリングし、その後熱アニール（シリサイド化）を施すことによって形成される。

図１５の平面図を参照して、ゲート電極１１９は、略長方形の半導体基板１１５の一辺に略平行な帯状に設けられている。ゲート電極１１９は、所定間隔をおいて多数が略平行に配置されている。図示しないが、ベース領域１１２およびソース領域１１３は、ゲート電極１１９に沿って、半導体基板１１５に形成されており、ベース領域１１２の各列が単位素子領域（セル）を構成している。
ポリサイド構造を有するゲート電極１１９を平面的に見ると、図１６の拡大図に示すように、一定幅の帯状のポリシリコン膜１２１の内側に、これに沿って一定幅のシリサイド膜１２２がポリシリコン膜１２１と同じ長さで延伸している。

図１５に戻り、ゲート電極１１９の両端または一端は、ゲートバスライン１２３に電気的に接続されている。ゲートバスライン１２３は、コの字形状の開環状に、ほぼ半導体基板１１５の外周縁に沿って形成されている。ゲートバスライン１２３は、ゲート接続電極（ゲートボンディングパッド）１２４と電気的に接続している。

ゲート接続電極１２４は外部端子（図示せず）に接続され、これにゲート電圧が供給されると、ゲートバスライン１２３を介して、ゲート電極１１９にゲート電圧が伝達される。ポリサイドゲートを採用していることにより、ポリシリコンと比較して、より高速なゲート電圧伝達速度が、ポリシリコンの良好な加工性を生かしつつ実現されている。

ところで、図１５に示すような、ゲートバスライン１２３にその一端または両端が電気的に接続された、帯状のゲート電極１１９を備える絶縁ゲート型半導体素子においては、ゲートバスライン１２３からの距離により、ゲート電圧の伝達に差が生じてしまう。すなわち、ゲートバスライン１２３を介してゲート電極１１９にゲート電圧が印加された際には、ゲート電極１１９のゲートバスライン１２３との接続部分からその延伸方向に向かって抵抗が発生し、ゲートバスライン１２３から遠い部分では、近い部分と比べてゲート電圧の伝達が遅くなる。

この結果、ゲート接続電極１２４にオン電圧を印加したときに、セルが均一に動作せず、ゲートバスライン１２３近傍の素子領域が離間した素子領域よりも早くオン動作を開始することとなる。このような素子領域の不均一な動作は、例えば、スイッチオン時にゲートバスライン１２３に近い半導体領域に極めて短時間であるが電流が集中し、破壊耐量を低下させるおそれがあり好ましくない。

このように、帯状のゲート電極を有する従来の絶縁ゲート型半導体素子には、ゲート電極の、ゲートバスラインに近い部分と遠い部分との間でゲート電圧の伝達に比較的差が生じやすく、素子領域の動作均一性、ひいては、破壊耐量が低下するなど、信頼性が低下するおそれがあった。

上記事情を鑑みて、本発明は、信頼性の高い絶縁ゲート型半導体素子およびその製造方法を提供することを目的とする。
また、本発明は、素子領域の均一性の高い動作の可能な絶縁ゲート型半導体素子およびその製造方法を提供することを目的とする。

上記目的を達成するため、本発明の第１の観点にかかる絶縁ゲート型半導体素子は、
ゲート接続電極に電気的に接続されるゲートバスラインと、
ポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、から構成され、前記ゲートバスラインに一端が接続されて帯状に延伸するゲート電極と、を備え、
前記ゲート電極は、抵抗率がその延伸方向において漸減するよう構成されている。

上記構成において、前記ゲート電極は、前記シリサイド膜の構成比率がその延伸方向において漸増するよう構成されていてもよい。

上記構成において、前記ゲート電極は、その延伸方向において一定の幅を有し、
前記シリサイド膜の、前記ゲート電極の延伸方向における幅は、延伸方向において漸増するように構成されていてもよい。

上記構成において、前記シリサイド膜の幅は、段階的に増加するように構成されていてもよい。

上記構成において、前記シリサイド膜の幅は、連続的に増加するように構成されていてもよい。

上記目的を達成するため、本発明の第２の観点にかかる絶縁ゲート型半導体素子の製造方法は、
ゲート接続電極に電気的に接続されるゲートバスラインと、前記ゲートバスラインに一端が接続されて一定幅で帯状に延伸するゲート電極と、を備えた絶縁ゲート型半導体素子の製造方法であって、
半導体基板上にポリシリコン膜を形成し、続いてパターニングにより、前記ゲートバスラインを構成する部分と、前記ゲート電極を構成する部分と、を形成する工程と、
前記ポリシリコン膜上に絶縁膜を形成する工程と、
前記ゲート電極を構成する部分のポリシリコン膜上の前記絶縁膜をパターニングして、前記ゲート電極の延伸方向における幅が、延伸方向において漸増するように開口を形成する絶縁膜パターニング工程と、
前記開口内に露出する前記ポリシリコン膜上に金属膜を形成し、続いて、熱アニールにより前記金属膜と接する前記ポリシリコン膜の表面をシリサイド化する工程と、
を備える。

上記方法において、前記絶縁膜パターニング工程では、前記シリサイド膜の幅が、段階的に増加するように前記開口を形成するようにしてもよい。

上記方法において、前記絶縁膜パターニング工程では、前記シリサイド膜の幅が、連続的に増加するように前記開口を形成するようにしてもよい。

本発明によれば、信頼性の高い絶縁ゲート型半導体素子が提供される。
また、本発明によれば、素子領域の均一性の高い動作の可能な絶縁ゲート型半導体素子およびその製造方法が提供される。

以下、本発明の実施の形態に係る絶縁ゲート型半導体素子およびその製造方法について、絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）を例とし、図面を参照して詳細に説明する。

図１は、本実施の形態のＭＯＳＦＥＴ１０の断面を示す。図２は、ＭＯＳＦＥＴ１０の平面図を示し、図３は、その拡大図を示す。なお、図２および３においては、理解を容易なものとするため、ゲート配線部分を主として示す。

ＭＯＳＦＥＴ１０は、図１に示すように、ドレイン領域１１と、ベース領域１２と、ソース領域１３と、ドリフト領域１４と、を備えた半導体基板１５を含んで構成される。

ドリフト領域１４は、リン（Ｐ）、ヒ素（Ａｓ）等のＮ型不純物を含む、Ｎ型のシリコン半導体領域から構成されている。なお、シリコンに限らず、ガリウム−ヒ素、ガリウム−窒素、シリコン−ゲルマニウム等の化合物半導体から構成されていてもよい。ドリフト領域１４は、半導体基板１５の一面を構成する。

ドレイン領域１１は、ドリフト領域１４の一面上に形成され、半導体基板１５の他面を構成する。ドレイン領域１１は、ドリフト領域１４と同一の導電型を有し、これよりも高い不純物濃度を有する。ドリフト領域１４とドレイン領域１１とには、その厚み方向にドレイン電流が流れる。ドレイン領域１１は、Ｎ型のシリコン半導体領域にＮ型の不純物を導入して、または、シリコン半導体領域上に不純物を含むシリコン層をエピタキシャル成長させて形成される。
半導体基板１５の他面を構成するドレイン領域１１の上には、アルミニウム、ニッケル、銅等からなるドレイン電極１６が形成されている。

ベース領域１２は、ドリフト領域１４の表面領域にボロン（Ｂ）、ガリウム（Ｇａ）等のＰ型不純物を拡散して形成された、Ｐ型の半導体領域から構成される。

ソース領域１３は、ベース領域１２の表面領域にＮ型不純物を拡散して形成された、不純物濃度がドリフト領域１４よりも高いＮ型の半導体領域から構成される。ソース領域１３は、ベース領域１２の両側に２つ所定間隔をおいて形成されている。

ソース領域１３の表面領域上には、ソース電極１７が設けられており、互いに電気的に接続されている。ソース電極１７は、アルミニウム、銅等の導体から構成されている。

ドリフト領域１４とソース領域１３とに挟まれたベース領域１２の上方には、ゲート絶縁膜１８を介して、ゲート電極１９が設けられている。ゲート電極１９は、ソース電極１７と層間絶縁膜２０によって電気的に絶縁されている。ゲート絶縁膜１８および層間絶縁膜２０は、例えば、シリコン酸化膜、シリコン窒化膜等から構成されている。

ゲート電極１９は、ポリシリコン膜（多結晶シリコン膜）２１と、シリサイド膜２２と、が積層されて構成された、いわゆるポリサイド構造を備えている。

ポリシリコン膜２１は、ゲート絶縁膜１８上に形成され、シリサイド膜２２は、ポリシリコン膜２１の上に形成されている。シリサイド膜２２は、チタン、タングステン等の高融点金属によるポリシリコンのシリサイド化物から構成される。
シリサイド膜２２の厚さは、加工性等の他の種々の要件から最適化されるが、例えば、ポリシリコン膜２１と同じ厚さまたはこれよりも薄い厚さで形成されている。

ここで、ポリシリコンと金属とを用いるポリサイドゲート構造は、ポリシリコンの加工性等の利点を生かしつつ、金属による低抵抗率化を実現することができる。すなわち、微細な実効チャネル長のコントロール等を正確に行いつつ、抵抗率の低いゲートを形成することができる。

図２の平面図に示すように、ゲート電極１９は、略長方形の半導体基板１５の一辺に略平行な帯状に設けられている。ゲート電極１９は、所定間隔をおいて多数が略平行に配置されている。図示しないが、ベース領域１２およびソース領域１３は、ゲート電極１９に沿って、半導体基板１５に形成されており、ベース領域１２の各列が単位素子領域（セル）を構成している。

ゲート電極１９の両端または一端は、ゲートバスライン２３に電気的に接続され、ゲート電極１９はゲートバスライン２３から帯状に延伸して設けられている。ゲートバスライン２３は、コの字形状の開環状に、半導体基板１５の内周に沿って形成されている。ゲートバスライン２３は、コの字の略中央において、略方形のゲート接続電極（ゲートボンディングパッド）２４と電気的に接続されている。

なお、図２において、ゲートバスライン２３の開環部分は、その上方のソース接続電極２５のために設けたものであり、ゲートバスライン２３はゲート接続電極２４を含めて閉環状に形成してもよい。

図３に、図２のＤ−Ｄ線矢視断面を示す。ゲートバスライン２３は、図３に示すように、ゲート電極１９と共通するポリサイド構造２１、２２上に、アルミニウム等の金属膜２６が積層されて設けられている。このようにゲートバスライン２３が金属膜２６とポリサイド構造２１、２２とから構成されていることにより、ゲートバスライン２３からゲート電極１９へのゲート電圧の高速な伝達が可能となる。

ゲートバスライン２３の下方のドリフト領域１４には、Ｐ型の半導体領域から構成される電界緩和領域２７が形成されている。
また、ゲート接続電極２４は、ゲートバスライン２３と同様に、ポリサイド構造２１、２２上に金属膜が形成されて構成されている。

ゲート接続電極２４は外部端子（図示せず）に接続され、これにゲート電圧が供給されると、ゲートバスライン２３を介して、ゲート電極１９にゲート電圧が伝達される。上記のように、ポリサイド構造のゲート電極１９により、ゲート電極１９では、ポリシリコンと比較して、より高速にゲート電圧が伝達される。

上記構成のＭＯＳＦＥＴ１０はオン時には以下のように動作する。まず、ＭＯＳＦＥＴ１０のゲート電極１９に、所定のスレッショルド電圧に達するゲート電圧が印加されると、ゲート絶縁膜１８の直下のベース領域１２にチャネルが形成される。この結果、ゲート電圧に応じたドレイン電流が、ソース電極１７から、ソース領域１３、チャネル及びドレイン領域１１を順に経て、ドレイン電極１６へと流れる。

図４に、ゲート配線構造の拡大図を示し、図５（ａ）〜（ｂ）に、そのＢ−Ｂ線矢視断面およびＣ−Ｃ線矢視断面をそれぞれ示す。なお、Ａ−Ａ線矢視断面は、図１に示すものと同じである。

図４に示すように、ゲート電極１９の表面には、ポリシリコン膜２１と、シリサイド膜２２と、が露出している。
ここで、ゲート電極１９の延伸方向における、シリサイド膜２２の幅は、ゲートバスライン２３から離間するにつれて段階的に増大するよう設けられている。図に示す例では、シリサイド膜２２の幅は３段階に、すなわち、ゲートバスライン２３に最も近い部分と、中間部分と、最も遠い部分と、で次第に幅が大きくなるよう構成されている。

図１、図５（ａ）、（ｂ）の断面図を参照して、シリサイド膜２２はポリシリコン膜２１と同一平面を形成し、これに包囲されている。各断面を比較して、ゲートバスライン２３に近い部分ではシリサイド膜２２の幅が小さくなっている一方で、遠い部分では幅が大きくなっている。換言すれば、ゲート電極１９は、ゲートバスライン２３からその延伸方向に向かって、次第に、ポリサイド構造中のシリサイドの構成比率が増大するように構成されている。

上記のように、抵抗率の低いシリサイド膜２２の幅をゲートバスライン２３に近い部分から遠い部分にかけて漸増させる構成とすることにより、ゲートバスライン２３に近い部分から遠い部分にかけて、ゲート電極１９の抵抗率が漸減する勾配を形成することができる。

このように、ゲートバスライン２３との接続部分からゲート電極１９の延伸方向に対して、抵抗率の減少勾配を形成することにより、帯状のゲート電極１９における部分的なゲート電圧の伝達の差を低減させることができる。

一般的に、ゲートバスラインにその一端または両端が電気的に接続された、帯状のゲート電極を備える絶縁ゲート型半導体素子においては、ゲートバスラインからの距離により、ゲート電圧の伝達に差が生じる。すなわち、ゲートバスラインを介してゲート電極にゲート電圧が印加された際には、ゲート電極のゲートバスラインとの接続部分からその延伸方向に向かって抵抗が発生し、ゲートバスラインから遠い部分では、近い部分と比べてゲート電圧の伝達が遅くなる。

この結果、ゲート接続電極にオン電圧を印加したときに、セルが均一に動作せず、ゲートバスライン近傍の素子領域が離間した素子領域よりも早くオン動作を開始することとなる。このような素子領域の不均一な動作は、例えば、スイッチオン時にゲートバスラインに近い半導体領域に極めて短時間であるが電流が集中し、破壊耐量を低下させるおそれがあり好ましくない。

しかし、本実施の形態においては、図４に示すように、ゲートバスライン２３に近い部分から遠い部分にかけて、ゲート電極１９の抵抗率が漸減する勾配が形成されている。このため、ゲートバスライン２３からの距離に比例した伝達の差（遅れ）は、ゲート電極１９の延伸方向への伝達速度の漸増勾配（抵抗率の漸減勾配）により、図１６に示すような延伸方向での抵抗率が一定の場合と比べて、より低減される。

また、このようにシリサイド膜２２の幅を変えても、ポリシリコン膜２１の幅は一定であるので、ポリシリコン膜２１を拡散マスクにして形成された隣り合う素子領域の間隔は均一にできる。

したがって、本実施の形態によれば、帯状のゲート電極１９における部分的なゲート電圧の伝達の差を従来のポリサイドゲートと比較して低減させることが可能であり、面内のセル動作の均一性を向上させることができ、また、破壊耐量を向上させ、高い信頼性が実現可能となる。

次に、このＭＯＳＦＥＴ１０を製造する手順について、図６（ａ）〜（ｃ）、図７（ｄ）〜（ｆ）、図８（ｇ）〜（ｉ）、図９（ｊ）および（ｋ）を参照して詳細に説明する。なお、以下に説明する手順は一例であり、同様の結果物が得られるのであれば、いかなる手順であってもよい。
なお、図では、特記しない限り、シリサイド膜２２の幅が最も大きい部分の断面を示す。

まず、一面にＮ型半導体領域を、他面にこれよりも不純物濃度の高いＮ型半導体領域を備えた半導体基板１５を用意し、図６（ａ）に示すように、Ｎ型半導体領域の表面領域に、熱酸化によりシリコン酸化膜３０を形成する。シリコン酸化膜３０は、ゲート絶縁膜１８を構成する。

続いて、シリコン酸化膜３０上に、ＣＶＤ（Chemical Vapor Deposition）等によってポリシリコン膜２１を形成し、次いで、図６（ｂ）に示すように、エッチングにより開口２１ａを形成する。

次に、パターニングしたポリシリコン膜２１をセルフアラインマスクとして、Ｐ型不純物をドレイン領域１１に導入、拡散させてＰ型ベース領域１２を形成し、さらに、Ｎ型の不純物をベース領域１２に導入、拡散させて、図６（ｃ）に示すように、Ｎ型のドリフト領域１４よりも不純物濃度の高いＮ型のソース領域１３を形成する。これにより、半導体基板１５の表面領域には、セル領域が多数形成される。
また、このとき、ポリシリコン膜２１には、所定の導電性が付与される。

次に、シリコン酸化膜３０とポリシリコン膜２１との上に、ＣＶＤ等によって、シリコン窒化膜３１を形成する。シリコン窒化膜３１には、シリコン窒化膜３１の電気的・物性的な特性を安定化させるため、９５０℃程度でのリフロー処理を施す。

リフロー処理の後、シリコン窒化膜３１をエッチングして、図７（ｄ）〜（ｆ）に示すように、シリサイド膜２２を形成すべき部分（それぞれ、幅最大部分、幅中間部分、幅最小部分）のポリシリコン膜２１が露出するように開口３１ｄ、３１ｅ、３１ｆを形成する。

各図に示すようにパターニングされたシリコン窒化膜３１は、線幅の異なるシリサイド膜２２を形成するための、後述する高融点金属の導入のパターニングマスクとして機能する。すなわち、シリコン窒化膜３１に形成された開口の幅が、実質的にシリサイド膜２２の幅を決定する。したがって、図７（ｄ）〜（ｆ）に示すように、形成しようとする線幅に応じた、適当な大きさの開口３１ｄ、３１ｅ、３１ｆが形成され、その底部にはポリシリコン膜２１が露出している。

窒化膜のパターニング後、ＰＶＤ（Physical Vapor Deposition）等によって、チタン、タングステンなどの高融点金属を堆積させ、図８（ｇ）に示すような薄い堆積膜３２を形成する。

次に、半導体基板１５を、例えば、ハロゲンランプにより８００℃程度で熱アニール（ＲＴＡ：Rapid Thermal Annealing）する。これにより、堆積膜３２と接するポリシリコン膜２１の表面がシリサイド化される。熱アニールの後、残存する堆積膜３２等をエッチングにより除去することにより、図８（ｈ）に示すような、ポリシリコン膜２１上にシリサイド膜２２が形成されたポリサイド構造が得られる。

このとき、線幅の異なるゲート電極１９を形成する、図示しない他のポリシリコン領域には、シリコン窒化膜３１の開口３１ｄ、３１ｅ、３１ｆの幅に応じた大きさの幅で、シリサイド膜２２が形成されている。
なお、シリサイド形成のための熱処理により、高融点金属はポリシリコン膜２１の横方向にも拡散するため、シリサイド膜２２の幅は、シリコン窒化膜３１の開口３１ｄ、３１ｅ、３１ｆの幅よりも実質的に少し大きいものとなる。

次に、シリコン酸化膜３３を、半導体基板１５の一面上に、常圧ＣＶＤにより形成する。ここで、シリコン酸化膜３３の原料ガスとして、例えば、ＴＥＯＳ（TetraEthylOrthoSilicate）を用いると、４００℃以下の温度でシリコン酸化膜３３を形成することができる。このような範囲の温度では、シリサイド膜２２の化学量論的組成や膜質は実質的に変化しないので好ましい。
その後、ＣＭＰ（Chemical Mechanical Polishing)等によって、図８（ｉ）に示すように、シリコン酸化膜３３の表面を平坦化する。

続いて、エッチングによって、図９（ｊ）に示すような、シリコン酸化膜３３と、シリコン窒化膜３１と、シリコン酸化膜３０と、を貫通する開口３５を形成する。

その後、半導体基板１５の一面上に、ＰＶＤ等によって、開口３５を埋めるように、アルミニウム等から構成されるソース電極１７を形成する。
また、半導体基板１５の他面上、すなわち、ドレイン領域１１上に、ＰＶＤ等により、アルミニウム等から構成されるドレイン電極１６を形成する。
以上の工程を経て、図９（ｋ）に示すような、本実施の形態のＭＯＳＦＥＴ１０が形成される。

本発明は、上記実施の形態に限られず、種々の変形、応用が可能である。
例えば、上記実施の形態に示したＭＯＳＦＥＴにおいて、反対導電型とした構成としてもよい。

上記実施の形態では、シリサイドを形成する高融点金属として、チタン、タングステンを例示したが、これに限られない。高融点金属としては、他に、モリブデン、コバルト、白金、パラジウム、タンタル、バナジウム、クロム、ジルコニウム、ニオブ、ハフニウム等も使用可能である。

上記実施の形態では、ポリサイド構造におけるシリサイド膜２２の延伸方向の幅を、段階的に、特に、３段階で漸増させる構成とした。しかし、勿論、段階の数はこれに限られず、図１０に示すように、さらに多段階の幅で形成してもよい。
また、段階的にではなく、連続的に、例えば、図１１に示すように直線的に、または、図１２に示すように曲線的に増大させるようにしてもよい。すなわち、シリサイド層の幅にとらわれず、ゲートバスライン２３からゲート電極１９の延伸方向に向かって、シリサイド膜２２の構成割合が増大し、抵抗率が減少する構成であれば、本発明の範囲内にある限り、いかなる構成であってもよい。例えば、図１３に示すように、シリサイド膜２２自体は不連続であるが、抵抗率が延伸方向に向かって漸減する構成も可能である。

また、上記実施の形態では、ベース領域１２内に、ソース領域１３が２列に並んで形成される場合を示したが、ソース領域１３は、ベース領域１２内に１列に並んで形成されてもよい。また、もし可能であるならば、ベース領域１２内に、ソース領域１３が３列以上並ぶように形成されてもよい。

また、上記発明の実施の形態では、ＭＯＳＦＥＴを例に説明したが、これに限定されない。本発明は、当然に、絶縁ゲート型電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor；ＭＩＳＦＥＴ）や絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）、その他の絶縁ゲート型半導体素子に適用可能である。

本発明の実施の形態にかかるＭＯＳＦＥＴの断面構成（図４のＡ−Ａ線矢視断面）を示す図である。 本発明の実施の形態にかかるＭＯＳＦＥＴの平面図である。 図２のＭＯＳＦＥＴのＤ−Ｄ線矢視断面図である。 図２の拡大図である。 （ａ）はＢ−Ｂ線矢視断面図であり、（ｂ）はＣ−Ｃ線矢視断面図である。 本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程を示す図である。 本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程を示す図である。 本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程を示す図である。 本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程を示す図である。 本発明の実施の形態の変形例を示す図である。 本発明の実施の形態の変形例を示す図である。 本発明の実施の形態の変形例を示す図である。 本発明の実施の形態の変形例を示す図である。 従来のＭＯＳＦＥＴの断面構成を示す図である。 従来のＭＯＳＦＥＴの平面図である。 図１５の拡大図である。

符号の説明

１０ ＭＯＳＦＥＴ
１５ 半導体基板
１９ ゲート電極
２１ ポリシリコン膜
２２ シリサイド膜
２３ ゲートバスライン
７５ ゲート接続電極

Claims (8)

1. ゲート接続電極に電気的に接続されるゲートバスラインと、
   ポリシリコン膜と、前記ポリシリコン膜上に形成されたシリサイド膜と、から構成され、前記ゲートバスラインに一端が接続されて帯状に延伸するゲート電極と、を備え、
   前記ゲート電極は、抵抗率がその延伸方向において漸減するよう構成されている、ことを特徴とする絶縁ゲート型半導体素子。
2. 前記ゲート電極は、前記シリサイド膜の構成比率がその延伸方向において漸増するよう構成されている、ことを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
3. 前記ゲート電極は、その延伸方向において一定の幅を有し、
   前記シリサイド膜の、前記ゲート電極の延伸方向における幅は、延伸方向において漸増するように構成されている、ことを特徴とする請求項２に記載の絶縁ゲート型半導体素子。
4. 前記シリサイド膜の幅は、段階的に増加するように構成されている、ことを特徴とする請求項３に記載の絶縁ゲート型半導体素子。
5. 前記シリサイド膜の幅は、連続的に増加するように構成されている、ことを特徴とする請求項３に記載の絶縁ゲート型半導体素子。
6. ゲート接続電極に電気的に接続されるゲートバスラインと、前記ゲートバスラインに一端が接続されて一定幅で帯状に延伸するゲート電極と、を備えた絶縁ゲート型半導体素子の製造方法であって、
   半導体基板上にポリシリコン膜を形成し、続いてパターニングにより、前記ゲートバスラインを構成する部分と、前記ゲート電極を構成する部分と、を形成する工程と、
   前記ポリシリコン膜上に絶縁膜を形成する工程と、
   前記ゲート電極を構成する部分のポリシリコン膜上の前記絶縁膜をパターニングして、前記ゲート電極の延伸方向における幅が、延伸方向において漸増するように開口を形成する絶縁膜パターニング工程と、
   前記開口内に露出する前記ポリシリコン膜上に金属膜を形成し、続いて、熱アニールにより前記金属膜と接する前記ポリシリコン膜の表面をシリサイド化する工程と、
   を備える、ことを特徴とする絶縁ゲート型半導体素子の製造方法。
7. 前記絶縁膜パターニング工程では、前記シリサイド膜の幅が、段階的に増加するように前記開口を形成する、ことを特徴とする請求項６に記載の絶縁ゲート型半導体素子の製造方法。
8. 前記絶縁膜パターニング工程では、前記シリサイド膜の幅が、連続的に増加するように前記開口を形成する、ことを特徴とする請求項６に記載の絶縁ゲート型半導体素子の製造方法。

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