CN104157682A - 功率半导体芯片的正面结构及其制备方法 - Google Patents

功率半导体芯片的正面结构及其制备方法 Download PDF

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Abstract

本发明提供了一种功率半导体芯片正面结构及其制备方法，所述制备方法包括：提供第一导电类型的衬底；所述衬底包括衬底正面；所述衬底正面包括第一子表面、第二子表面和第三子表面；在衬底的第一子表面区域形成电极区，在所述第三子表面区域形成第一导电类型的沟道截止环；其中，所述电极区至少包括一个电极，每个电极包括第一导电类型的源极区；所述沟道截止环与所述源极区同时形成。本发明提供的制备方法简化了功率半导体芯片正面结构的制备工艺流程，降低了工艺成本。另外，本发明提供的功率半导体芯片正面结构不会降低芯片的耐压性能。

Description

功率半导体芯片的正面结构及其制备方法
技术领域
本发明涉及半导体器件领域，尤其涉及一种功率半导体芯片的正面结构及其制备方法。
背景技术
一般地，为了防止半导体芯片的衬底硅表面反型，并且为了保持硅表面稳定，降低反向漏电流，防止击穿电压的蠕动，提高芯片的耐压及耐压稳定性，在功率半导体芯片正面的最外围设置沟道截止环。该沟道截止环采用与芯片衬底相同导电类型的掺杂。例如，衬底的导电类型为N型，则沟道截止环的掺杂杂质的导电类型也为N型。
现有的功率半导体芯片的常规结构中，通常将沟道截止环的结深设计得很深，以防止硅表面反型，提高芯片的耐压稳定性。因而，这就需要在进行芯片正面工艺时，需要首先专门单独进行沟道截止环的工艺制程，然后再进行芯片正面的其它工艺制程。
这种需要专门单独进行沟道截止环的功率半导体芯片的正面结构的制备工艺流程复杂。而且由于需要将沟道截止环的结深达到较深的深度，所以，还需要较高的高温处理过程，这就导致芯片的工艺成本提高。
发明内容
本发明的发明人在做芯片的反向耐压试验时发现，当终端结构区与沟道截止环相隔预设距离时，芯片内部的电场线没有达到芯片的沟道截止环，也就是说，芯片内部的电场线在终端结构区就终止了。而且，本发明的发明人经过研究发现，沟道截止环的结深与器件本身的耐压性能没有直接关系，如图1所示。图1是不同结深的沟道截止环对器件的耐压性能的影响关系示意图。从图1中可以看出，设置有结深为0.8μm、2μm及10μm的沟道截止环的器件的耐压性能基本相同。
基于上述发现可知，增大沟道截止环的结深不会提高芯片的耐压性能。但是，现有技术中形成结深较大的沟道截止环的工艺复杂，为了简化功率半导体芯片的工艺流程，降低功率半导体芯片的工艺成本，所以，在不影响器件耐压前提下，可以将沟道截止环的结深减小。
有鉴于此，本发明提供了一种功率半导体芯片的正面结构及其制备方法。
为了达到上述发明目的，本发明采用了如下技术方案：
一种功率半导体芯片正面结构的制备方法，包括：
提供第一导电类型的衬底；所述衬底包括衬底正面；所述衬底正面包括第一子表面、第二子表面和第三子表面，其中，所述第二子表面包围所述第一子表面，所述第三子表面包围所述第二子表面，所述第三子表面和所述第二子表面之间相隔预设距离；
在所述第二子表面区域形成第二导电类型的终端结构区；所述第二导电类型与所述第一导电类型相反；
在所述第一子表面区域形成电极区，在所述第三子表面区域形成第一导电类型的沟道截止环；
其中，所述电极区至少包括一个电极，每个电极包括第一导电类型的源极区；所述沟道截止环与所述源极区同时形成。
进一步地，所述功率半导体芯片为沟槽栅功率半导体芯片或平面栅功率半导体芯片。
进一步地，当所述功率半导体芯片为沟槽栅功率半导体芯片时，所述在所述第一子表面区域形成电极区，在所述第三子表面区域形成第一导电类型的沟道截止环，具体包括：
在所述第一子表面区域形成第二导电类型的基区；
刻蚀所述基区的第一预定位置以在所述第一预定位置形成若干个沟槽；
在所述沟槽的底部、侧面以及所述衬底正面上方形成绝缘层；
采用多晶硅填充所述沟槽；
刻蚀所述基区的第二预定位置上方以及所述第三子表面上方的绝缘层，以形成离子注入窗口；
依据所述离子注入窗口，对所述基区的第二预定位置和所述第三子表面区域进行第一导电类型的离子注入掺杂；
对注入的所述第一导电类型的离子进行热处理，以在所述基区的第二预定位置形成源极区，在所述第三子表面区域形成沟道截止环。
进一步地，当所述功率半导体芯片为平面栅功率半导体芯片时，所述在所述第一子表面区域形成电极区，在所述第三子表面区域形成第一导电类型的沟道截止环，具体包括：
在所述衬底正面上方依次形成栅氧化层和多晶硅层；
刻蚀所述第一子表面区域上方的栅氧化层和多晶硅层，以形成第一注入窗口；
依据所述第一注入窗口对所述第一子表面区域进行第二导电类型的离子注入掺杂；
对注入的第二导电类型的离子进行热处理，以在衬底的第一子表面区域形成第二导电类型的基区；
在所述基区上方以及多晶硅层上方形成绝缘层；
对所述绝缘层进行刻蚀，以在所述第一子表面区域的预定位置以及所述第三子表面区域上方形成第二注入窗口；
依据所述第二注入窗口，对所述第一子表面区域的预定位置以及所述第三子表面区域进行第一导电类型的离子注入掺杂；
对注入的所述第一导电类型的离子进行热处理，以在所述第一子表面区域的预定位置形成源极区，在所述第三子表面区域形成沟道截止环。
一种功率半导体芯片的正面结构，包括：
第一导电类型的衬底，所述衬底包括衬底正面；所述衬底正面包括第一子表面、第二子表面和第三子表面，其中，所述第二子表面包围所述第一子表面，所述第三子表面包围所述第二子表面，所述第三子表面和所述第二子表面之间相隔预设距离；
位于所述第二子表面区域的第二导电类型的终端结构区，所述第二导电类型与所述第一导电类型相反；
位于所述第一子表面区域的电极区；其中，所述电极区至少包括一个电极，每个电极包括第一导电类型的源极区；
位于所述第三子表面区域的第一导电类型的沟道截止环；
其中，所述源极区与所述沟道截止环的掺杂浓度及结深相同。
进一步地，所述功率半导体芯片为沟槽栅功率半导体芯片或平面栅功率半导体芯片。
相较于现有技术，本发明具有以下有益效果：
在本发明提供的功率半导体芯片的正面结构的制备方法中，采用同一工艺条件同时制备电极源极区与沟道截止环，而不需采用单独的工艺流程形成沟道截止环。因此，本发明提供的制备方法中，形成源极区和沟道截止环采用一张光刻板即可，并且源极区和沟道截止环的形成通过同一步光刻掺杂过程即可实现。因此，相较于现有技术，本发明提供的制备方法中省略了一张单独制作沟道截止环的光刻板和单独的一个光刻掺杂工艺过程。所以，相较于现有技术，本发明提供的制备方法简化了功率半导体芯片正面结构的制备工艺流程，降低了工艺成本。
此外，本发明提供的功率半导体芯片的正面结构中，相较于现有技术，沟道截止环的结深减少，因此，不再需要单独的沟道截止环的掺杂和单独的高温热处理工艺，从而降低了工艺难度，进而降低了芯片的制备成本。而且由于沟道截止环的结深对芯片的耐压性能没有影响，因此，本发明提供的结深减小的沟道截止环的功率半导体芯片的正面结构，不会降低芯片的耐压性能。
附图说明
为了清楚地理解本发明的技术方案，下面对描述本发明的技术方案的过程中需要用到的附图做一简要说明。显而易见地，这些附图仅是本发明的一部分附图，本领域普通技术人员在未付出创造性劳动的前提下还可以获得其它的附图。
图1是不同结深的沟道截止环对器件的耐压性能的影响关系示意图；
图2是本发明实施例提供的沟槽栅结构的功率半导体芯片的正面结构的制备方法流程示意图；
图3(1)至图3(12)是本发明实施例提供的沟槽栅结构的功率半导体芯片的正面结构的一系列制程对应的结构示意图；
图4是本发明实施例提供的平面栅结构的功率半导体芯片的正面结构的制备方法流程示意图；
图5(1)至图5(13)是本发明实施例提供的平面栅结构的功率半导体芯片的正面结构的一系列制程对应的结构示意图；
图6是本发明实施例提供的功率半导体芯片的正面结构的截面示意图。
具体实施方式
下面结合附图对本发明的具体实施方式进行详细描述。
基于发明人的研究发现可知，当终端结构区与沟道截止环相隔预设距离时，沟道截止环的结深对芯片本身的耐压能力没有直接关系，因而，可以将沟道截止环的结深减小。又由于沟道截止环的掺杂类型与电极源极区的掺杂类型相同，所以可以将电极源极区的形成工艺过程与沟道截止环的形成工艺过程结合到一起同时制备电极源极区和沟道截止环，从而节省一步光刻工艺和一步掺杂工艺流程，进而达到优化功率半导体芯片的正面工艺流程的目的。
基于此，本发明提供了一种新的功率半导体芯片的正面结构的制备方法，以简化芯片正面工艺流程，降低芯片的工艺成本。首先需要说明的是，本发明实施例所述的功率半导体芯片可以为沟槽栅结构也可以为平面栅结构。
下面结合附图对沟槽栅结构的功率半导体芯片正面结构和平面栅结构的功率半导体芯片正面结构的制备方法分别介绍。
首先介绍沟槽栅结构的功率半导体芯片正面结构的制备方法。
当功率半导体芯片为沟槽栅结构时，本发明实施例提供的功率半导体芯片正面结构的制备方法的流程示意图如图2所示。其具体包括以下步骤：
S201、提供第一导电类型的衬底：
参见图3(1)和图3(1’)，图3(1)是第一导电类型的衬底20的剖面示意图，图3(1’)是第一导电类型的衬底20的截面示意图。
如图3(1)和图3(1’)所示，所述衬底20包括衬底正面；所述衬底正面包括第一子表面s1、第二子表面s2和第三子表面s3，其中，所述第二子表面s2包围所述第一子表面s1，所述第三子表面s3包围所述第二子表面s2，所述第三子表面s3和所述第二子表面s2之间相隔预设距离。本发明实施例所述的第一导电类型以N型为例进行说明。
S202、在所述第二子表面区域形成第二导电类型的终端结构区；所述第二导电类型与所述第一导电类型相反：
具体地，采用本领域的惯用技术手段在衬底20正面上方进行光刻图案化，在第二子表面区域上方形成第一光刻窗口，并根据形成的第一光刻窗口对衬底的第二子表面区域进行掺杂剂的注入。所述掺杂剂的导电类型为第二导电类型，这样掺杂后就可以在衬底的第二子表面区域形成第二导电类型的终端结构区21。其中，第二导电类型与第一导电类型相反，在本发明实施例中，第二导电类型为P型。该制程对应的结构剖面示意图如图3(2)所示。
S203、在衬底的第一子表面区域形成第二导电类型的基区：
采用本领域的惯用技术手段，对衬底正面再次进行光刻图案化，以在衬底的第一子表面区域形成第二光刻窗口，根据该第二光刻窗口，对衬底的第一子表面区域进行第二导电类型的掺杂杂质的掺杂，以在衬底的第一子表面区域形成第二导电类型的基区22。该制程对应的结构剖面示意图如图3(3)所示。
S204、刻蚀所述基区的第一预定位置以在所述第一预定位置形成若干个沟槽：
如图3(4)所示，采用本领域的惯用技术手段刻蚀基区22的第一预定位置以在所述第一预定位置形成若干个沟槽23。
S205、在所述沟槽的底部、侧面以及所述衬底的正面上方形成绝缘层：
如图3(5)所示，在所述沟槽23的底部、侧面以及所述衬底20的正面上方形成绝缘层24。所述绝缘层24的材质可以为二氧化硅。
S206、采用多晶硅填充所述沟槽：
如图3(6)所示，采用多晶硅填充所述沟槽23以形成多晶硅栅极25。
S207、刻蚀所述基区的第二预定位置上方以及所述第三子表面上方的绝缘层，以形成离子注入窗口：
如图3(7)所示，刻蚀所述基区22的第二预定位置上方的绝缘层24以及衬底第三子表面区域上方的绝缘层24，以形成离子注入窗口26。需要说明的是，所述基区22的第二预定位置位于相邻两个沟槽23之间。
S208、依据所述离子注入窗口，在所述基区的第二预定位置和所述衬底的第三子表面区域进行第一导电类型的离子注入掺杂：
如图3(8)所示，采用本领域的惯用技术手段依据所述离子注入窗口26，在所述基区22的第二预定位置和所述衬底的第三子表面区域进行第一导电类型的离子注入掺杂。
S209、对注入的所述第一导电类型的离子进行热处理，以在所述基区的第二预定位置形成源极区，在所述第三子表面区域形成沟道截止环：
如图3(9)所示，对注入的所述第一导电类型的离子进行热处理，将所述第一导电类型的离子进一步推进到基区22和所述衬底20一定结深的位置处，以在所述基区22的第二预定位置区域形成源极区27，在所述第三子表面区域形成沟道截止环28。
需要说明的是，本步骤所述的热处理的温度能够使源极区27达到合适的结深。该合适的结深可以为源极区的常规结深。由于源极区27和沟道截止环28是采用同样的工艺条件形成的，所以，两者的掺杂浓度相同，并且两者在衬底内部的结深相同。具体地说，在本实施例中，沟道截止环的结深与本领域中的源极区的常规结深相同。而现有技术中，沟道截止环的结深一般会大于源极区的常规结深。所以，本发明实施例形成的沟道截止环的结深相较于现有技术的结深减小了。
S210、在衬底的整个正面上方形成钝化保护层29：
如图3(10)所示，为了保护形成的结构，在衬底20的整个正面上方形成钝化保护层29。
需要说明的是，所述钝化保护层29的材质可以与前述形成的绝缘层24相同，具体可以为二氧化硅。
S211、在所述钝化保护层29的上方进行光刻图案化，并根据光刻图案进行刻蚀，以形成发射极电极窗口210：
如图3(11)所示，在所述钝化保护层29的上方进行光刻图案化，并根据光刻图案对部分钝化保护层29以及源极区27进行刻蚀，以形成发射极电极窗口210。
S212、用金属填充所述发射极电极窗口210，形成发射极金属电极211。
如图3(12)所示，用金属填充所述发射极电极窗口210，形成发射极金属电极211。最终形成了功率半导体芯片的正面结构。
通过以上功率半导体芯片正面结构的制备方法可知，在形成源极区27的同时，就形成了沟道截止环28。换句话说，沟道截止环28与源极区27是同时形成的。因而，本发明提供的制备方法不再需要单独进行沟道截止环28的光刻工艺，也不再需要单独进行沟道截止环28注入掺杂工艺，因而，本发明提供的制备方法简化了正面结构的工艺步骤，降低了工艺成本。
此外，基于沟道截止环的结深对器件的耐压性能没有影响的发现，本发明实施例提供的功率半导体芯片正面结构的制备方法中，不需要将沟道截止环的结深设计得很深，所以，本发明实施例提供的制备方法不再需要对沟道截止环注入掺杂的离子采用单独的高温工艺，因而降低了工艺难度。
需要着重说明的是，本发明的研究发现克服了本领域的技术偏见，即克服了沟道截止环的结深越大，器件的耐压性能越好的偏见。该研究发现对于本领域技术人员改进功率半导体芯片的制备工艺具有很大的帮助。基于该研究发现，避免了本领域的技术人员为了提高器件的耐压性能的目的而继续做增大沟道截止环的结深的努力。
当功率半导体芯片为平面栅结构时，本发明实施例提供的功率半导体芯片正面结构的制备方法的流程示意图如图4所示。其具体包括以下步骤：
S401、提供第一导电类型的衬底：
参见图5(1)和图5(1’)，图5(1)是第一导电类型的衬底40的剖面示意图，图5(1’)是第一导电类型的衬底40的截面示意图。
如图5(1)和图5(1’)所示，所述衬底40包括衬底正面；所述衬底正面包括第一子表面s1、第二子表面s2和第三子表面s3，其中，所述第二子表面s2包围所述第一子表面s1，所述第三子表面s3包围所述第二子表面s2，所述第三子表面s3和所述第二子表面s2之间相隔预设距离。本发明实施例所述的第一导电类型以N型为例进行说明。
S402、在所述第二子表面区域形成第二导电类型的终端结构区；所述第二导电类型与所述第一导电类型相反：
具体地，采用本领域的惯用技术手段在衬底40正面上方进行光刻图案化，在第二子表面区域上方形成第一光刻窗口，并根据形成的第一光刻窗口对衬底的第二子表面区域进行掺杂剂的注入。所述掺杂剂的导电类型为第二导电类型，这样掺杂后就可以在衬底的第二子表面区域形成第二导电类型的终端结构区41。其中，第二导电类型与第一导电类型相反，在本发明实施例中，第二导电类型为P型。该制程对应的结构剖面示意图如图5(2)所示。
S403、在所述衬底正面上方依次形成栅氧化层和多晶硅层：
如图5(3)所示，在所述衬底40的正面上方依次形成栅氧化层42和多晶硅层43。
S404、刻蚀所述第一子表面区域上方的栅氧化层和多晶硅层，以形成第一注入窗口：
如图5(4)所示，采用本领域的惯用技术手段刻蚀所述衬底的第一子表面区域上方的栅氧化层42和对晶硅层43，以在所述第一子表面区域上方形成第一注入窗口44。
S405、依据所述第一注入窗口对所述第一子表面区域进行第二导电类型的离子注入掺杂：
如图5(5)所示，依据所述第一注入窗口44对所述衬底40的第一子表面区域进行第二导电类型的离子注入掺杂。
S406、对注入的第二导电类型的离子进行热处理，以在衬底的第一子表面区域形成第二导电类型的基区；
如图5(6)所示，对注入的第二导电类型的离子进行热处理，以在衬底的第一子表面区域形成第二导电类型的基区45。
S407、在所述基区上方以及多晶硅层上方形成绝缘层；
如图5(7)所示，在所述基区45以及多晶硅层43的上方形成绝缘层46。
S408、对所述绝缘层进行刻蚀，以在所述第一子表面区域的预定位置以及所述第三子表面区域上方形成第二注入窗口；
如图5(8)所示，对所述绝缘层46进行选择性刻蚀，以在所述第一子表面区域的预定位置以及所述第三子表面区域上方形成第二注入窗口47。
S409、依据所述第二注入窗口，对所述第一子表面区域的预定位置以及所述第三子表面区域进行第一导电类型的离子注入掺杂；
如图5(9)所示，依据所述第二注入窗口47，对所述第一子表面区域的预定位置以及所述第三子表面区域进行第一导电类型的离子注入掺杂。
S410、对注入的所述第一导电类型的离子进行热处理，以在所述第一子表面区域的预定位置形成源极区，在所述第三子表面区域形成沟道截止环。
如图5(10)所示，对注入的第一导电类型的离子进行热处理，以在所述第一子表面区域的预定位置形成源极区48，在所述第三子表面区域形成沟道截止环49。
需要说明的是，本步骤所述的热处理的温度能够使源极区48达到合适的结深。该合适的结深可以为源极区的常规结深。由于源极区48和沟道截止环49是采用同样的工艺条件形成的，所以，两者在衬底内部的结深也相同。具体地说，在本实施例中，沟道截止环的结深与本领域中的源极区的常规结深相同。而现有技术中，沟道截止环的结深一般会大于源极区的常规结深。所以，本发明实施例形成的沟道截止环的结深相较于现有技术的结深减小了。
S411、在衬底的整个正面上方形成钝化保护层：
如图5(11)所示，为了保护形成的结构，在衬底40的整个正面上方形成钝化保护层410。
需要说明的是，所述钝化保护410的材质可以与前述形成的绝缘层42相同，具体可以为二氧化硅。
S412、在所述钝化保护层410的上方进行光刻图案化，并根据光刻图案进行刻蚀，以形成发射极电极窗口411：
如图5(12)所示，在所述钝化保护层410的上方进行光刻图案化，并根据光刻图案对部分钝化保护层410以及源极区48进行刻蚀，以形成发射极电极窗口411。
S413、用金属填充所述发射极电极窗口411，形成发射极金属电极412。
如图5(13)所示，用金属填充所述发射极电极窗口411，形成发射极金属电极412，最终形成了功率半导体芯片的正面结构。
以上为平面栅结构的功率半导体芯片的正面结构的制备方法。在该制备方法的具体实施方式中，沟道截止环49与源极区48是同时形成的。因而，相较于现有技术，本发明提供的制备方法不再需要单独进行沟道截止环49的光刻工艺，也不再需要单独进行沟道截止环49注入掺杂工艺，因而，本发明提供的制备方法简化了正面结构的工艺步骤，降低了工艺成本。
此外，本发明实施例提供的功率半导体芯片正面结构的制备方法中，不需要将沟道截止环的结深设计得很深，所以，本发明实施例提供的制备方法不再需要对沟道截止环注入掺杂的离子采用单独的高温工艺，因而降低了工艺难度。
以上实施例是以沟槽栅结构的功率半导体芯片和平面栅结构的功率半导体芯片为例进行说明的。作为本发明实施例的扩充，所述功率半导体芯片还可以为其它结构。
在功率半导体芯片的正面结构中，一般均包括电极区，并且电极区内的每个电极均包括源极区，并且该源极区的导电类型与衬底的导电类型相同。又因为沟道截止环的导电类型与衬底的导电类型也相同，并且无需将沟道截止环的结深设计的很深，所以，不论功率半导体芯片是什么结构，均可以在形成源极区的同时形成沟道截止环。
另外，为了更加清楚地理解本发明实施例制备出的功率半导体芯片的正面结构，本发明实施例还提供了该正面结构的截面结构示意图，如图6所示。
该功率半导体芯片的正面结构包括：电极区、终端结构区以及沟道截止环。其中，终端结构区位于所述电极区的外围，沟道截止环位于所述终端结构区21的外围。并且所述沟道截止环28与所述终端结构区21之间相隔一定的距离。其中，电极区内设置有发射极和栅极。在该电极区内包括第二导电类型的基区、第一导电类型的源极区、绝缘层、多晶硅栅极和发射极(图中未示出)。
当将正面结构的各个结构与衬底正面划分的各个子表面相对应时，其对应关系如下：所述电极区位于衬底的第一子表面区域s1，所述终端结构区21位于衬底的第二子表面区域s2，所述沟道截止环28位于衬底的第三子表面区域s3。
需要说明的是，在本发明实施例中，由于源极区和沟道截止环是同时形成的，并且采用的掺杂工艺条件也相同，所以，形成的源极区的结深与沟道截止环的结深相同。
基于上述实施例提供的功率半导体芯片的正面结构及其制备方法，本发明实施例还提供了一种功率半导体芯片。该功率半导体芯片的正面结构及其制备方法采用上述实施例所述的结构和方法。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (6)

1.一种功率半导体芯片正面结构的制备方法，其特征在于，包括：
提供第一导电类型的衬底；所述衬底包括衬底正面；所述衬底正面包括第一子表面、第二子表面和第三子表面，其中，所述第二子表面包围所述第一子表面，所述第三子表面包围所述第二子表面，所述第三子表面和所述第二子表面之间相隔预设距离；
在所述第二子表面区域形成第二导电类型的终端结构区；所述第二导电类型与所述第一导电类型相反；
在所述第一子表面区域形成电极区，在所述第三子表面区域形成第一导电类型的沟道截止环；
其中，所述电极区至少包括一个电极，每个电极包括第一导电类型的源极区；所述沟道截止环与所述源极区同时形成。
2.根据权利要求1所述的制备方法，其特征在于，所述功率半导体芯片为沟槽栅功率半导体芯片或平面栅功率半导体芯片。
3.根据权利要求2所述的制备方法，其特征在于，当所述功率半导体芯片为沟槽栅功率半导体芯片时，所述在所述第一子表面区域形成电极区，在所述第三子表面区域形成第一导电类型的沟道截止环，具体包括：
在所述第一子表面区域形成第二导电类型的基区；
刻蚀所述基区的第一预定位置以在所述第一预定位置形成若干个沟槽；
在所述沟槽的底部、侧面以及所述衬底正面上方形成绝缘层；
采用多晶硅填充所述沟槽；
刻蚀所述基区的第二预定位置上方以及所述第三子表面上方的绝缘层，以形成离子注入窗口；
依据所述离子注入窗口，对所述基区的第二预定位置和所述第三子表面区域进行第一导电类型的离子注入掺杂；
对注入的所述第一导电类型的离子进行热处理，以在所述基区的第二预定位置形成源极区，在所述第三子表面区域形成沟道截止环。
4.根据权利要求2所述的制备方法，其特征在于，当所述功率半导体芯片为平面栅功率半导体芯片时，所述在所述第一子表面区域形成电极区，在所述第三子表面区域形成第一导电类型的沟道截止环，具体包括：
在所述衬底正面上方依次形成栅氧化层和多晶硅层；
刻蚀所述第一子表面区域上方的栅氧化层和多晶硅层，以形成第一注入窗口；
依据所述第一注入窗口对所述第一子表面区域进行第二导电类型的离子注入掺杂；
对注入的第二导电类型的离子进行热处理，以在衬底的第一子表面区域形成第二导电类型的基区；
在所述基区上方以及多晶硅层上方形成绝缘层；
对所述绝缘层进行刻蚀，以在所述第一子表面区域的预定位置以及所述第三子表面区域上方形成第二注入窗口；
依据所述第二注入窗口，对所述第一子表面区域的预定位置以及所述第三子表面区域进行第一导电类型的离子注入掺杂；
对注入的所述第一导电类型的离子进行热处理，以在所述第一子表面区域的预定位置形成源极区，在所述第三子表面区域形成沟道截止环。
5.一种功率半导体芯片的正面结构，其特征在于，包括：
第一导电类型的衬底，所述衬底包括衬底正面；所述衬底正面包括第一子表面、第二子表面和第三子表面，其中，所述第二子表面包围所述第一子表面，所述第三子表面包围所述第二子表面，所述第三子表面和所述第二子表面之间相隔预设距离；
位于所述第二子表面区域的第二导电类型的终端结构区，所述第二导电类型与所述第一导电类型相反；
位于所述第一子表面区域的电极区；其中，所述电极区至少包括一个电极，每个电极包括第一导电类型的源极区；
位于所述第三子表面区域的第一导电类型的沟道截止环；
其中，所述源极区与所述沟道截止环的掺杂浓度及结深相同。
6.根据权利要求5所述的正面结构，其特征在于，所述功率半导体芯片为沟槽栅功率半导体芯片或平面栅功率半导体芯片。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024193A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd トレンチゲート型半導体装置およびその製造方法
CN102334190A (zh) * 2009-04-30 2012-01-25 三菱电机株式会社 半导体装置及其制造方法
WO2013172079A1 (ja) * 2012-05-15 2013-11-21 三菱電機株式会社 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024193A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd トレンチゲート型半導体装置およびその製造方法
CN102334190A (zh) * 2009-04-30 2012-01-25 三菱电机株式会社 半导体装置及其制造方法
WO2013172079A1 (ja) * 2012-05-15 2013-11-21 三菱電機株式会社 半導体装置及びその製造方法

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