CN106688103B - 半导体装置 - Google Patents

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Abstract

提供能够在末端附近的部件单元中的pn二极管动作之前使在芯片整体中流过的电流值增大并实现芯片尺寸缩小和基于此的芯片成本降低的半导体装置。具备：第二阱区域(31)，在俯视时夹着多个第一阱区域(30)整体而形成；第二欧姆电极(70)，设置在第二阱区域上；第一导电类型的第三相离区域(23)，在第二阱区域内的比第二欧姆电极更接近第一阱区域的位置处，从第二阱区域表面层沿深度方向贯通而形成；以及第二肖特基电极(75)，设置在第三相离区域上。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在MOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor，金属氧化物半导体场效应晶体管)等半导体装置中，能够将内置二极管用作回流二极管。例如，在专利文献1中，提出了将作为回流二极管的SBD(Schottky Barrier Diode，肖特基势垒二极管)内置于MOSFET的部件单元内而进行利用的方法。
专利文献1：日本特开2003－017701号公报
发明内容
在MOSFET等半导体装置中内置有pn二极管。因此，当在针对pn二极管施加有正向的电压的状态下pn二极管进行动作时，对漂移层注入少数载流子。
此时，已知所注入的少数载流子与漂移层中的多数载流子发生再次结合，由于与其相伴地产生的能量(再次结合能量)，根据半导体，其周期构造被扰乱，产生结晶缺陷。特别在碳化硅的情况下，其带隙大，所以再次结合能量大，还具有各种稳定的结晶构造，所以结晶构造容易变化。因此，容易产生pn二极管的动作所致的结晶缺陷。
被扰乱的结晶构造电性地成为高电阻，所以特别是当在MOSFET的有源区域(即具有包括沟道的部件单元的区域)产生这样的现象时，导通电阻、即针对源极漏极之间的正向电流的元件电阻变大，使得通过相同的电流密度的情况下的导通损耗变大。
通电损耗是MOSFET中的支配性的损耗之一，所以在MOSFET中，有源区域的pn二极管的动作所引起的结晶缺陷的产生引起使MOSFET的放热增大并使长期性的稳定动作变得困难的问题。
在内置有SBD的MOSFET的情况下，通过将SBD的扩散电位设计得比pn结的扩散电位低，在回流动作时，在直至有源区域的pn二极管进行动作的期间，在所内置的SBD中流过单极性电流。因此，关于一定量的电流，能够在没有pn二极管的动作的状态下使得通过回流电流，能够避免导通电阻的增大。
但是，在专利文献1所记载的末端布局中，在增加在MOSFET中流过的回流电流的情况下，存在如下问题：从MOSFET的部件单元群中的配置在接近末端部的区域的部件单元向配置在有源区域的中央的部件单元，pn二极管依次以低的源极漏极间电压进行动作。
在如超过这样的电压那样的使用条件下长时间使用半导体装置的情况下，产生如下问题：从外周部向中央部，部件单元中的导通电阻依次增大，芯片整体的导通电阻也增大。
为了将芯片整体的导通电阻的增大抑制为容许量以下，需要限制在元件整体中流过的回流电流，限制在配置在接近末端部的区域的部件单元的pn二极管中流过的电流。这意味着需要使为了使所期望的电流流过而所需的芯片尺寸增大，意味着使芯片成本增大。
本发明是为了解决如上所述的问题而完成的，其目的在于提供能够在末端附近的部件单元中的pn二极管进行动作之前使在芯片整体中流过的电流值增大并实现芯片尺寸缩小和基于此的芯片成本降低的半导体装置。
本发明的一个方式涉及的半导体装置具备：第一导电类型的漂移层，形成在第一导电类型的半导体基板上；第二导电类型的第一阱区域，在所述漂移层表面层相互相离地设置有多个；第二导电类型的第二阱区域，在所述漂移层表面层在俯视时夹着多个所述第一阱区域整体而形成，所述第二阱区域的形成面积比各所述第一阱区域宽；第一导电类型的第一相离区域，在各所述第一阱区域内，从各所述第一阱区域表面层沿深度方向贯通而形成；第一导电类型的源极区域，在各所述第一阱区域表面层，在俯视时夹着所述第一相离区域而形成；第一肖特基电极，设置在所述第一相离区域上；第一欧姆电极，与各所述第一阱区域和各所述源极区域接触，并设置在各所述第一阱区域上和各所述源极区域上；第一导电类型的第二相离区域，是使各所述第一阱区域相互相离的区域；第二欧姆电极，设置在所述第二阱区域上；第一导电类型的第三相离区域，在所述第二阱区域内的与所述第二欧姆电极相比更接近第一阱区域的位置处，从所述第二阱区域表面层沿深度方向贯通而形成；第二肖特基电极，设置在所述第三相离区域上；栅极电极，在除了设置有所述第一及第二肖特基电极和所述第一及第二欧姆电极的位置以外的所述第一及第二阱区域上的一部分处，隔着第一绝缘膜设置；第二绝缘膜，覆盖所述栅极电极而形成；以及源极电极，覆盖所述第一及第二肖特基电极、所述第一及第二欧姆电极以及所述第二绝缘膜而设置。
另外，本发明的另一方式涉及的半导体装置具备：第一导电类型的漂移层，形成在第一导电类型的半导体基板上；第二导电类型的第一阱区域，在所述漂移层表面层相互相离地设置有多个；第二导电类型的第二阱区域，在所述漂移层表面层在俯视时夹着多个所述第一阱区域中的一部分而形成，所述第二阱区域的形成面积比各所述第一阱区域宽；传感区域，包括多个所述第一阱区域中的至少一个所述第一阱区域，且在俯视时被第二阱区域夹着，从而与其它所述第一阱区域分离；第一导电类型的第一相离区域，至少在所述传感区域处的各所述第一阱区域内，从各所述第一阱区域表面层沿深度方向贯通而形成；第一导电类型的源极区域，至少在所述传感区域处的各所述第一阱区域表面层，在俯视时夹着所述第一相离区域而形成；第一肖特基电极，设置在所述第一相离区域上；第一欧姆电极，至少设置在所述传感区域处的各所述第一阱区域上和各所述源极区域上；第一导电类型的第二相离区域，是使各所述第一阱区域相互相离的区域；第二欧姆电极，设置在所述第二阱区域上；第一导电类型的第三相离区域，在所述第二阱区域内的与所述第二欧姆电极相比更接近所述传感区域的位置处，从所述第二阱区域表面层沿深度方向贯通而形成；第二肖特基电极，设置在所述第三相离区域上；栅极电极，在除了设置有所述第一及第二肖特基电极和所述第一及第二欧姆电极的位置以外的所述第一及第二阱区域上的一部分处，隔着第一绝缘膜设置；第二绝缘膜，覆盖所述栅极电极而形成；以及传感电极，覆盖所述第一肖特基电极和所述第一欧姆电极而设置。
根据本发明的上述方式，通过具备从第二阱区域表面层沿深度方向贯通而形成的第一导电类型的第三相离区域和设置在第三相离区域上的第二肖特基电极，在回流状态下发生该第二肖特基电极周边的漂移层中的电压下降，缓和对位于有源区域的第一阱区域的pn二极管施加的电压。因此，能够抑制pn二极管的动作，能够使更多的电流在SBD中回流。其结果，在芯片整体中以单极性电流流过的回流电流变大，能够降低芯片尺寸。
本发明的目的、特征、局面以及优点通过以下的详细的说明和附图变得更加清楚。
附图说明
图1是实施方式的SBD内置MOSFET的部件单元的剖面示意图。
图2是实施方式的SBD内置MOSFET的部件单元的俯视示意图。
图3是实施方式的SBD内置MOSFET的部件单元的俯视示意图。
图4是示意地表示实施方式的半导体装置整体的俯视示意图。
图5是实施方式的半导体装置的剖面示意图、俯视示意图以及不使用本发明的情况下的剖面示意图。
图6是实施方式的半导体装置的剖面示意图、俯视示意图以及不使用本发明的情况下的剖面示意图。
图7是示出针对SBD内置MOSFET的部件单元，通过器件仿真计算回流状态下的电流电压特性而得到的结果的图。
图8是不内置SBD的MOSFET的部件单元的剖面示意图。
图9是示出验证实施方式的效果而得到的仿真结果的图。
图10是示出验证实施方式的效果而得到的仿真结果的图。
图11是示出在MOSFET中在源极漏极之间施加电压的情况下的等电位线的图。
图12是示出针对SBD内置MOSFET的部件单元，通过器件仿真计算回流状态下的电流电压特性而得到的结果的图。
图13是实施方式的半导体装置的俯视示意图。
图14是实施方式的半导体装置的俯视示意图。
图15是实施方式的半导体装置的俯视示意图。
图16是实施方式的半导体装置的俯视示意图。
图17是实施方式的半导体装置的俯视示意图。
图18是实施方式的半导体装置的俯视示意图。
图19是实施方式的半导体装置的俯视示意图。
图20是示意地表示内置实施方式的电流传感器的半导体装置整体的俯视示意图。
图21是实施方式的半导体装置的剖面示意图。
图22是不使用本发明的情况下的半导体装置的剖面示意图。
图23是实施方式的半导体装置的剖面示意图。
图24是实施方式的SBD内置MOSFET的部件单元的剖面示意图。
符号说明
10：基板；20：漂移层；21：第二相离区域；22：第一相离区域；23、23b、23c、23d：第三相离区域；24：第四相离区域；30：阱区域；31、31a、31b、31c、31f：宽域阱区域；35、35f：第一阱接触区域；37：JTE区域；40：源极区域；50：栅极绝缘膜；52：场绝缘膜；55、55a：层间绝缘膜；60、60a、82：栅极电极；70：欧姆电极；71：背面欧姆电极；75：肖特基电极；80、80a：源极电极；81：传感电极；85：漏极电极；91：阱接触孔；92：SBD接触孔；95：栅极接触孔。
具体实施方式
以下，参照添加的附图，说明实施方式。此外，附图是示意地示出的，在不同的附图中分别示出的图像的尺寸以及位置的相互关系未必准确地记载，而能够适当地变更。另外，在以下的说明中，设为对同样的结构要素附加相同的符号而图示，它们的名称以及功能也是同样的。因此，有时省略关于它们的详细的说明。
另外，在以下的说明中，有时使用“上”、“下”、“侧”、“底”、“表”或者“背”等意味着特定的位置以及方向的用语，但这些用语是为了便于容易理解实施方式的内容而使用的，与实际实施时的方向无关。
在以下的实施方式中，使用碳化硅(SiC)半导体装置作为半导体装置的一个例子，特别，将以第一导电类型为n型、以第二导电类型为p型的n沟道碳化硅MOSFET举出为例子来进行说明。
<第一实施方式>
<结构>
首先，说明第一实施方式的半导体装置的结构。图1是配置在有源区域的SBD内置MOSFET的部件单元的剖面示意图。图2是从上观察SBD内置MOSFET的部件单元的图，透过图1的电极或者绝缘膜等，而仅表现形成半导体层的区域(半导体区域)。
如图1所示，在半导体装置中，在具有4H的多型的、包含n型(第一导电类型)、低电阻的碳化硅的基板10的第一主面上，形成有包含n型(第一导电类型)的碳化硅的漂移层20。
在图1以及图2中，关于包含碳化硅的基板10，第一主面的面方位是(0001)面，相对c轴方向倾斜4°。
漂移层20是第一杂质浓度的n型(第一导电类型)半导体层。在漂移层20的表面层，相互相离地形成有多个含有作为p型(第二导电类型)的杂质的铝(Al)的p型(第二导电类型)的阱区域30。阱区域30的p型(第二导电类型)的杂质浓度设为第二杂质浓度。
在部件单元内剖视时，图1所示的阱区域30在两个部位相互相离地形成。使各阱区域30相离的区域是被称为第二相离区域21的n型(第一导电类型)的区域。第二相离区域21是形成于漂移层20的表面层部的区域，设为在深度方向上从漂移层20的表面至与阱区域30的深度相同的深度的区域。
另一方面，在各阱区域30内，形成有从各阱区域30表面层沿深度方向贯通而形成的第一导电类型的第一相离区域22。第一相离区域22是位于后述肖特基电极75的正下方的区域。
在阱区域30的表面层侧，部分性地形成有含有作为n型(第一导电类型)的杂质的氮(N)的、n型(第一导电类型)的源极区域40。源极区域40形成为比阱区域30的深度浅。源极区域40在俯视时夹着第一相离区域22而形成。
另外，在漂移层20的表面层侧，期望的是在被夹在源极区域40与第一相离区域22之间的阱区域30上，形成有含有作为p型(第二导电类型)的杂质的铝(Al)的p型(第二导电类型)的第一阱接触区域35。
另外，跨越第二相离区域21的表面、阱区域30的表面以及源极区域40的一部分的表面，形成有包含氧化硅的栅极绝缘膜50。
进而，在栅极绝缘膜50的表面，以与第二相离区域21、阱区域30以及源极区域40的端部对应的方式，形成有栅极电极60。此外，将阱区域30中的、被第二相离区域21和源极区域40夹着并隔着栅极绝缘膜50而与栅极电极60对应且在导通动作时形成反转层的区域称为沟道区域。
在栅极绝缘膜50上，以覆盖栅极电极60的方式，形成有包含氧化硅的层间绝缘膜55。在源极区域40中的未被栅极绝缘膜50覆盖的区域的表面、和第一阱接触区域35中的与源极区域40接触的一侧的一部分的表面，形成有用于降低与碳化硅的接触电阻的源极侧的欧姆电极70。此外，阱区域30能够经由低电阻的第一阱接触区域35，与源极侧的欧姆电极70容易地进行电子的交换。
在第一相离区域22的表面，形成有肖特基电极75，肖特基电极75与第一相离区域22的碳化硅进行肖特基连接。肖特基电极75期望至少包含第一相离区域22的表面，但也可以不包含。该肖特基电极75也可以在阱区域30上，在当俯视时被欧姆电极70夹着的位置设置。另外，该肖特基电极75也可以如图24所例示那样，还延伸设置至层间绝缘膜55上。
在源极侧的欧姆电极70、肖特基电极75以及层间绝缘膜55上，形成有源极电极80。该源极电极80使源极侧的欧姆电极70和肖特基电极75电短路。即，电连接源极侧的欧姆电极70和肖特基电极75。
在基板10的与第一主面相反的一侧的第二主面、即背面侧，隔着背面欧姆电极71形成有漏极电极85。另外，虽然未图示，但在半导体装置内的不存在部件单元的区域的一部分，栅极电极60经由在层间绝缘膜55中形成的栅极接触孔，与栅极焊盘以及栅极布线电短路。
此外，之后会详细地说明，第二相离区域21是在MOSFET导通时流过导通电流的路径，第一相离区域22是流过作为SBD的回流电流的单极性电流的路径。
另外，关于部件单元的形状，不仅能够采用图2所示那样的网格形状，另外还能够采用图3所示那样的条纹形状等各种形状。此外，图3是从上观察SBD内置MOSFET的部件单元的图。
图4是从上即从第一主面侧观察半导体装置的图，用虚线表现有源区域的平面位置。源极电极80被形成为包含有源区域的平面位置。另外，与源极电极80电绝缘的栅极电极82形成在第一主面上。在本申请中，将半导体装置整体中的、部件单元周期性地排列的有源区域以外的区域称为无效区域而进行说明。
图5(a)部是说明有源区域的末端部分中的、与栅极电极82邻接的部位的构造的图，是与图4的a-a’的位置相当的剖面示意图。另外，图5(b)部是图5(a)部的部位的俯视示意图，透过电极以及绝缘膜等，而仅表现半导体区域。图5(c)部是在相同的部位不使用本发明的情况下的剖面示意图。
图6(a)部是说明有源区域的末端部分中的、不存在栅极电极82而与芯片末端部分邻接的部位的构造的图，是与图4的b-b’的位置相当的剖面示意图。另外，图6(b)部是图6(a)部的部位的俯视示意图，透过电极或者绝缘膜等，而仅表现半导体区域。图6(c)部是在相同的部位不使用本发明的情况下的剖面示意图。
在图5中，栅极电极82形成在层间绝缘膜55上，经由在层间绝缘膜55的一部分中形成的栅极接触孔95而与栅极电极60电连接。在有源区域的周围，从最外周的部件单元的阱区域30，隔着与第二相离区域21相同的宽度的n型区域，形成有形成面积比阱区域30宽的宽域阱区域31。
该宽域阱区域31的平面位置包含栅极电极82的平面位置。宽域阱区域31在有源区域附近的位置，经由在层间绝缘膜55的与阱区域30邻接的一侧的一部分中形成的阱接触孔91而与源极电极80连接。另外，在与阱接触孔91接触的宽域阱区域31的表面层部，形成有第一阱接触区域35以及欧姆电极70(第二欧姆电极)。在相比于形成有阱接触孔91以及SBD接触孔92的平面位置进一步远离有源区域的位置的一部分，在比漂移层20更上层并且比栅极电极60更下层，形成有膜厚比栅极绝缘膜50厚的场绝缘膜52。
在图6中，在有源区域的周围，从最外周的部件单元的阱区域30，隔着与第二相离区域21相同的宽度的n型区域，形成有面积比阱区域30宽的宽域阱区域31。在该宽域阱区域31的更靠外的元件外周侧，形成有杂质浓度比宽域阱区域31低的p型的JTE(JunctionTermination Extension，结终端延展)区域37，与宽域阱区域31连接。
宽域阱区域31经由在层间绝缘膜55的与阱区域30邻接的一侧的一部分中形成的阱接触孔91而与源极电极80连接。另外，在与阱接触孔91接触的宽域阱区域31的表面层部，形成有第一阱接触区域35以及欧姆电极70。
在a-a’的位置(参照图4)以及b-b’的位置(参照图4)中的任意的位置，都仅在使用本发明的情况(图5(a)部以及(b)部、图6(a)部以及(b)部)下，在最外周的部件单元的阱区域30与阱接触孔91之间，配置有去除层间绝缘膜55的一部分和栅极绝缘膜50的一部分而形成的SBD接触孔92，源极电极80经由该SBD接触孔92而与在碳化硅上沉积而形成的肖特基电极75接触。在肖特基电极75下部，存在未形成宽域阱区域31的第三相离区域23。即，第三相离区域23是被宽域阱区域31包围且由于形成宽域阱区域31的p型注入缺损而成为n型区域的区域。即，第三相离区域23在宽域阱区域31内，从宽域阱区域31表面层沿深度方向贯通而形成。由此，在无效区域，形成被宽域阱区域31包围的SBD。
不论是形成在有源区域的SBD，还是形成在无效区域的SBD，其扩散电位都低于在碳化硅中形成的pn结的扩散电位。
<制造方法>
接下来，说明作为本实施方式的半导体装置的SBD内置MOSFET的制造方法。
首先，在第一主面的面方位是(0001)面且具有4H的多型的、包含是n型且是低电阻的碳化硅的基板10的表面上，通过化学气相沉积(Chemical Vapor Deposition，CVD)法，按照1×1014cm-3～1×1017cm-3的n型的杂质浓度，使5μm～200μm的厚度的包含碳化硅的漂移层20外延生长。
接下来，在漂移层20的表面通过光致抗蚀剂等形成注入掩模，将作为p型的杂质的Al进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5μm～3μm左右。另外，设为离子注入的Al的杂质浓度是1×1017cm-3～1×1019cm-3的范围，高于漂移层20的第一杂质浓度。之后，去除注入掩模。通过本工序，离子注入有Al的区域成为阱区域30以及宽域阱区域31。
接下来，在漂移层20的表面通过光致抗蚀剂等形成注入掩模，将作为p型的杂质的Al进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5μm～3μm左右。另外，设为离子注入的Al的杂质浓度是1×1016cm-3～1×1018cm-3的范围，高于漂移层20的第一杂质浓度，且低于阱区域30的Al浓度。之后，去除注入掩模。通过本工序，离子注入有Al的区域成为JTE区域37。
接下来，在漂移层20的表面通过光致抗蚀剂等形成注入掩模，对作为n型的杂质的N进行离子注入。N的离子注入深度设为比阱区域30的厚度浅。另外，设为离子注入的N的杂质浓度是1×1018cm-3～1×1021cm-3的范围，超过阱区域30的p型的第二杂质浓度。在本工序中，注入有N的区域中的表示n型的区域成为源极区域40。
接下来，在漂移层20的表面通过光致抗蚀剂等形成注入掩模，对作为p型的杂质的Al进行离子注入，去除注入掩模。通过本工序，注入有Al的区域成为第一阱接触区域35。第一阱接触区域35是为了得到阱区域30与源极侧的欧姆电极70的良好的电接触而设置的，第一阱接触区域35的p型杂质浓度期望设定为比阱区域30的p型的第二杂质浓度高的浓度。在本工序中，对p型杂质进行离子注入时，为了使第一阱接触区域35低电阻化，期望将基板10或者漂移层20加热到150℃以上而进行离子注。
接下来，通过热处理装置，在氩(Ar)气等惰性气体气氛(1300℃～1900℃)中，进行30秒～1小时的退火。通过该退火，使离子注入的N以及Al电激活。
接下来，使用CVD法、光刻技术等，在与上述有源区域大致对应的位置以外的区域，形成膜厚为0.5μm～2μm左右的包括二氧化硅膜的场绝缘膜52。此时，在例如在整个面形成场绝缘膜52之后，通过光刻技术或者蚀刻等，去除与单元区域大致对应的位置的场绝缘膜52即可。
接下来，使未被场绝缘膜52覆盖的碳化硅表面热氧化来形成作为期望的厚度的栅极绝缘膜50的氧化硅。接下来，在栅极绝缘膜50之上，通过减压CVD法形成具有导电性的多晶硅膜，对其进行图案化，从而形成栅极电极60。接下来，通过减压CVD法形成层间绝缘膜55。接下来，贯通层间绝缘膜55和栅极绝缘膜50，形成到达部件单元的第一阱接触区域35和源极区域40的接触孔，同时形成阱接触孔91。
接下来，在通过溅射法等形成以Ni为主要成分的金属膜之后，进行600℃～1100℃的温度的热处理，使以Ni为主要成分的金属膜与接触孔内的碳化硅层反应，在碳化硅层与金属膜之间形成硅化物。接下来，将进行反应而形成的硅化物以外的在层间绝缘膜55上残留的金属膜通过利用硫酸、硝酸、盐酸中的任意个或者它们与过氧化氢溶液的混合液等的湿蚀刻来去除。由此，形成源极侧的欧姆电极70。
接下来，通过在基板10的背面(第二主面)形成以Ni为主要成分的金属并进行热处理，从而在基板10的背侧形成背面欧姆电极71。
接下来，使用基于光致抗蚀剂等的图案化，去除第一相离区域22上的层间绝缘膜55、成为SBD接触孔92的位置的栅极绝缘膜50以及层间绝缘膜55、和成为栅极接触孔95的位置的栅极绝缘膜50以及层间绝缘膜55。作为去除的方法，优选为不对成为SBD界面的碳化硅表面造成损伤的湿蚀刻。
接下来，通过溅射法等，沉积肖特基电极75。作为肖特基电极75，优选沉积Ti、Mo、Ni等。
之后，在此前处理而形成的基板10的表面，通过溅射法或者蒸镀法，形成Al等布线金属，通过光刻技术加工成规定的形状，从而形成与源极侧的欧姆电极70和肖特基电极75接触的源极电极80、和与栅极电极60接触的栅极电极82。
进而，如果在形成在基板10的背面的背面欧姆电极71的表面上形成作为金属膜的漏极电极85，则图1～图6所示的半导体装置完成。
<动作>
接下来，将作为本实施方式中的半导体装置的SBD内置MOSFET的动作分成3个状态而简单地进行说明。
第1个状态是相对源极电极80而对漏极电极85施加高的电压、且对栅极电极82施加阈值以上的正的电压的情况，以下称为“导通状态”。
在该导通状态下，在沟道区域形成反转沟道，在n型的源极区域40与n型的第二相离区域21之间，形成作为载流子的电子流过的路径。另一方面，对所内置的SBD，施加对于肖特基结而言难以流过电流的方向、即反向的电场(逆偏置)，所以不流过电流。
从源极电极80向漏极电极85流入的电子依照通过对漏极电极85施加的正电压形成的电场，从源极电极80经由欧姆电极70、源极区域40、沟道区域、第二相离区域21、漂移层20以及基板10，到达漏极电极85。
因此，通过对栅极电极60施加正电压，导通电流从漏极电极85流入到源极电极80。此时，将对源极电极80与漏极电极85之间施加的电压称为导通电压，将把导通电压除以导通电流的密度而得到的值称为导通电阻。导通电阻等于上述电子流过的路径的电阻的合计。导通电阻与导通电流的平方之积等于MOSFET在通电时消耗的通电损耗，所以导通电阻优选为低的电阻。此外，导通电流仅流过存在沟道的有源区域，不流过无效区域。
第2个状态是相对源极电极80对漏极电极85施加高的电压、且对栅极电极60施加阈值以下的电压的情况，以下称为“截止状态”。
在该截止状态下，在沟道区域不形成反转载流子，所以不流过导通电流，在导通状态下施加的高电压被施加到MOSFET的源极电极80与漏极电极85之间。此时，栅极电极82的电压与源极电极80的电压大致相等，所以对栅极电极82与漏极电极85之间也施加高的电压。
在有源区域，对在阱区域30与漂移层20之间形成的pn结施加逆偏置，厚的耗尽层向浓度相对低的漂移层20扩展，从而能够防止对栅极绝缘膜50施加该电压。
另外，第二相离区域21上的栅极绝缘膜50在其正下方不具有p型区域，所以被施加比阱区域30上的栅极绝缘膜50相对高的电场强度，但通过适当地限制第二相离区域21的宽度，能够利用从阱区域30向第二相离区域21横向地延伸的耗尽层来将对栅极绝缘膜50施加的电场抑制为期望的值以下。此外，厚度薄的耗尽层不仅扩展到漂移层20以及第二相离区域21，厚度薄的耗尽层还扩展到浓度相对高的p型的阱区域30，所以在推移到截止状态的过程中，从形成于阱区域30的耗尽层产生的空穴经由第一阱接触区域35被吐出到源极电极80。即，通过形成阱区域30和源极电极80的电接触，能够防止在截止状态下对阱区域30上的栅极绝缘膜50施加高的电场强度。
在无效区域中的配置有图5中所示的栅极电极82的区域，形成有在大致包含形成在无效区域上的栅极绝缘膜50以及场绝缘膜52的平面位置的区域形成的宽域阱区域31、和用于在其一部分形成宽域阱区域31与源极电极80的电接触的阱接触孔91。因此同样地，防止对无效区域上的栅极绝缘膜50和场绝缘膜52施加高的电场强度。
另外，在无效区域中的在图6中所示的芯片末端的区域，除了漂移层20以外，宽域阱区域31和JTE区域37的一部分也耗尽化，从而缓和在元件末端部发生的电场集中，抑制耐压下降。此时，在宽域阱区域31以及JTE区域37的耗尽层产生的空穴经由最近的阱接触孔91被吐出到源极电极80。
另一方面，对所内置的SBD施加与“导通状态”相同的方向的电场，所以理想情况下不流过电流。但是，施加的电场是远高于“导通状态”的电场，所以可能产生漏电流。
如果漏电流大，则有时使MOSFET的放热增大，使MOSFET以及使用MOSFET的模块热损坏。由此，为了降低漏电流，优选将对肖特基结施加的电场抑制得低。
第3个状态是相对源极电极80对漏极电极85施加低的电压、即对MOSFET施加反电动势的状态，从源极电极80向漏极电极85流过回流电流。以下，将该状态称为“回流状态”。
在该回流状态下，对所内置的SBD施加正向的电场(正偏置)，从肖特基电极75向碳化硅层流过由电子电流构成的单极性电流。在源极电极80相对漏极电极85的电压(源极漏极间电压)小时，回流电流全部流过所内置的SBD，所以不会发生少数载流子向漂移层20的注入。因此，不产生结晶缺陷，导通电阻也不增大。
但是，如果源极漏极间电压进一步增加而成为特定的条件，则在有源区域处的阱区域30与漂移层20之间形成的pn二极管动作，少数载流子被注入到有源区域处的漂移层20。作为结果，可能产生结晶缺陷。
发明者们发现了在该有源区域pn二极管动作的条件受到该部件单元的周围的影响，从考虑了这点的考察发现使有源区域的pn二极管的动作不易发生的手法。
在对其进行说明时，首先为了简化，假设部件单元的周期排列无限地继续的情况来考虑。在该情况下，根据其周期性能够仅切出部件单元并考虑为在与邻接的部件单元的边界处成为镜像反复来进行器件仿真。以下，将仅具有这样的部件单元的周期排列的SBD内置MOSFET称为理想的SBD内置MOSFET。
图7是针对SBD内置MOSFET的部件单元以及不内置SBD的MOSFET的部件单元，通过器件仿真计算出回流状态下的电流特性和电压特性而得到的结果。纵轴表示在漏极电极中流过的电流(A/cm2)，横轴表示源极漏极间电压(V)。在图7中，三角符号表示SBD内置MOSFET的特性，圆形符号表示不内置SBD的MOSFET的特性。另外，作为比较，一并示出了在图8中记载有其剖面图的不内置SBD的MOSFET的特性。
根据图7可知，在SBD内置MOSFET(三角符号)中，在源极漏极间电压超过约7V时，电流急剧地增加。这被认为是因为上述pn二极管进行动作，从单极性动作转移到双极性动作，产生漂移层的传导率异常。
应特别写出的是，在SBD内置MOSFET中，pn二极管动作的源极漏极间电压相对不内置SBD的MOSFET高。其可如以下那样说明。在说明之前，对pn结施加的电压是指，阱区域30与针对阱区域30的漂移层20的接触面的电位差。
首先，在不内置SBD的MOSFET中，在源极漏极间电压是pn二极管的扩散电位以下、即pn二极管动作的电压以下时，在源极漏极之间不流过电流，所以漏极电极85的电位与漂移层20中的、针对阱区域30的接触面的电位相等。即，源极漏极之间的电压全部施加到pn二极管。因此，在使源极漏极间电压逐渐增加而源极漏极间电压超过pn二极管的动作电压时，pn二极管的动作、即少数载流子向漂移层20的注入开始。
另一方面，在SBD内置MOSFET中，在源极漏极间电压高于SBD的动作电压、且为pn二极管的动作电压以下时，在源极漏极之间，流过通过SBD的单极性电流，所以在该通电路径中，产生和其电阻率与电流密度之积相应的电压下降。即，在漂移层20以及基板10中也产生电压下降。针对阱区域30的漂移层20的接触面的电位相对源极漏极电压小与该电压下降相等的电压量。关于SBD内置MOSFET，由于该效果，pn二极管动作的源极漏极间电压高，能够在直至pn二极管动作的期间，使更多的单极性电流作为回流电流而通电。
另一方面，在SBD内置MOSFET中，考虑有源区域的末端部附近。如上所述，宽域阱区域31与有源区域末端部的部件单元邻接。
在图5(c)部和图6(c)部所示的不使用本发明的构造中，宽域阱区域31无法使单极性电流流过，所以将源极漏极间电压大致全部对由宽域阱区域31与漂移层20的接合构成的pn二极管施加。
因此，如果源极漏极间电压超过pn二极管的动作电压，则从宽域阱区域31向漂移层20发生少数载流子的注入。此时，扩散到漂移层20的空穴在该场所与电子发生再次结合，从而在有源区域内的漂移层产生结晶缺陷，使漂移层20的电阻增大。
但是，导通电流的通道主要在有源区域内，所以即使在宽域阱区域31的正下方的漂移层20中发生了扩张缺陷，也几乎不会使在有源区域中使导通电流流过时的电阻、即导通电阻增大。
在此成为问题的是比理想的SBD内置MOSFET的部件单元的pn二极管的源极漏极间电压小的有源区域的末端附近的部件单元中的pn二极管的源极漏极间电压超过pn二极管的动作电压，从阱区域30向漂移层20发生少数载流子的注入的情况。此时，扩散到漂移层20的空穴在该场所与电子发生再次结合，从而在有源区域内的漂移层中产生结晶缺陷，使导通电阻增大。
这样的末端附近的部件单元中的pn二极管的动作电压的下降是由于以下的机理引起的。
在最外周的部件单元中，基于SBD的单极性电流向宽域阱区域31的正下方的漂移层20扩散，最外周的部件单元的阱区域30正下方的漂移层20中的电压下降比理想的SBD内置MOSFET的漂移层20中的电压下降小。其结果，在最外周的部件单元中，对pn二极管施加的电压增加，双极性动作从比理想的SBD内置MOSFET低的源极漏极间电压开始。
关于这样的基于SBD的单极性电流向宽域阱区域31的正下方的漂移层20的扩散，特别在漂移层20的厚度大的情况下，不仅可能在有源区域的最外周单元引起，另外还可能在接近最外周单元的单元引起。其结果，关于各部件单元开始双极性动作的源极漏极间电压，最外周的单元最低，越向内侧的单元，越接近理想的SBD内置MOSFET的情况下的特性。
另外，在漂移层20中的载流子寿命长的情况下，在从宽域阱区域31注入少数载流子时，有时还扩散到邻接的有源区域的阱区域30正下方的漂移层20。在该情况下，为了满足电荷中性条件，从基板10注入多数载流子的电子而电子密度增大，作为结果，漂移层20的电阻率下降。如果漂移层20的电阻率下降，则在漂移层20中产生的电压下降变小，对pn结施加的电压增加。
因此，在最外周的部件单元中，对pn二极管施加的电压增加，双极性动作从更低的源极漏极间电压开始。进而，如果在最外周的部件单元中双极性动作开始，则进而在内侧的部件单元中也发生少数载流子的扩散。这样，在宽域阱区域31中产生的pn二极管的双极性动作从邻接的部件单元向有源区域的内侧产生各部件单元的双极性动作。其效果伴随向内侧的部件单元的传播而逐渐地衰减，所以关于各部件单元开始双极性动作的源极漏极间电压，最外周的单元最低，越向内侧的单元，越接近上述部件单元的周期排列无限继续的情况下的特性。
如以上那样，在施加超过有源区域的最外周单元的阱区域30处的pn二极管的动作电压的源极漏极电压的情况下，有可能在接近有源区域的最外周单元的部件单元的一部分，发生双极性动作而产生结晶缺陷，使芯片整体的导通电阻增大。驱动的源极漏极电压越高且在芯片整体中流过的回流电流的大小越大，则产生双极性动作的范围越大，所以为了将可能产生结晶缺陷的区域设为一定范围以下，需要将回流电流密度的大小设为一定值以下。但是，如果这样做，则使芯片面积增大，使芯片成本增大。
反过来说，通过抑制最外周单元的阱区域30中的pn二极管动作，能够抑制有源区域的部件单元中的pn二极管的动作电压的下降。为此，被认为有效的是在最外周单元的阱区域30的正下方，充分地确保基于SBD的单极性电流，增大漂移层20的电压下降，从而降低阱区域30与针对阱区域30的漂移层20的接触面的电位差。
在图5(a)部以及(b)部、图6(a)部以及(b)部所示的本实施方式的半导体装置中，在阱接触孔91的附近，以使宽域阱区域31的一部分缺损的形式形成有SBD。在源极漏极间电压大于SBD的扩散电位时，从在SBD接触孔92的附近配置的SBD向碳化硅层流过电流。该电流在漂移层20横向地扩散，所以不仅是SBD接触孔92正下方，而且在有源区域的阱区域30的正下方的漂移层20、基板10、与SBD接触孔92邻接的阱接触孔91附近的漂移层20以及基板10中，也产生电压下降。其结果，在存在SBD接触孔92的区域附近，与其电压下降的量相应地，对pn结施加的电压下降。因此，能够抑制外周部件单元的双极性动作至更高的源极漏极间电压。
图9是在具备10个SBD内置MOSFET的部件单元、宽域阱区域31以及在宽域阱区域31内的比第一阱接触区域35更接近部件单元区域的位置处使宽域阱区域31的一部分缺损而形成的SBD的SBD内置MOSFET中，通过器件仿真计算出回流状态下的电流特性和电压特性而得到的结果。纵轴表示在漏极电极中流过的电流(A)，横轴表示源极漏极间电压(V)。在此，最外周的部件单元的端部与使宽域阱区域31的一部分缺损而形成的SBD的距离设为5μm，最外周的部件单元的端部与宽域阱区域31的第一阱接触区域35的距离设为20μm。在图9中，曲线图内的粗的虚线是仅针对SBD内置MOSFET的部件单元，通过器件仿真计算出回流状态下的电流特性和电压特性而得到的结果，在源极漏极间电压为1V左右的情况下开始流过电流的一方表示单元区域的SBD，在源极漏极间电压为8V左右的情况下开始流过电流的一方表示单元区域的pn二极管。另外，在仅部件单元的情况下的SBD中流过的电流的周边，集中示出在位置不同的10个量的单元的SBD中流过的电流，在仅部件单元的情况下的pn二极管中流过的电流的周边，集中示出在位置不同的10个量的单元的pn二极管中流过的电流。
另外，图10是在不具备使宽域阱区域31的一部分缺损而形成的SBD的SBD内置MOSFET中，进行同样的计算而得到的结果。在图10中，曲线图内的粗的虚线是仅针对SBD内置MOSFET的部件单元，通过器件仿真计算出回流状态下的电流特性和电压特性而得到的结果，在源极漏极间电压为1V左右的情况下开始流过电流的一方表示单元区域的SBD，在源极漏极间电压为8V左右的情况下开始流过电流的一方表示单元区域的pn二极管。另外，在仅部件单元的情况下的SBD中流过的电流的周边，集中示出在位置不同的10个量的单元的SBD中流过的电流，在仅部件单元的情况下的pn二极管中流过的电流的周边，集中示出在位置不同的10个量的单元的pn二极管中流过的电流。
本仿真中的单元区域的SBD中流过的电流向宽域阱区域31的正下方的漂移层20扩散。因此，相比于仅针对SBD内置MOSFET的部件单元进行仿真的情况，漂移层20中的电压下降小，对SBD以及pn二极管施加的电压增加。关于其效果，越接近最外周单元越变得显著，在图9以及图10中，关于在位置不同的10个单元的SBD中流过的各个电流，越接近最外周单元越变大，关于位置不同的10个单元的pn二极管的起始电压，越接近最外周单元越变小。在图10中，相比于仅针对部件单元进行计算的情况(粗的虚线中的、在8V左右的情况下开始流过电流的一方)，最外周的pn二极管的起始电压下降至6V左右，相对于此，在图9中，最外周的pn二极管的起始电压仍保持8V左右而维持得较高。
图11(a)部示出在具备10个SBD内置MOSFET的部件单元、宽域阱区域31以及在宽域阱区域31内的比第一阱接触区域35更接近部件单元区域的位置处使宽域阱区域31的一部分缺损而形成的SBD的SBD内置MOSFET中对源极漏极之间施加6V的电压的情况下的等电位线。另外，图11(b)部示出在不具备使宽域阱区域31的一部分缺损而形成的SBD的SBD内置MOSFET中对源极漏极之间施加6V的电压的情况下的等电位线。
在图11(a)部中，电流从使宽域阱区域31的一部分缺损而形成的SBD向包括最外周的部件单元的阱区域30的下部的漂移层20扩散，从而在最外周的部件单元的阱区域30的下部产生电压下降，相比于图11(b)部的情况，对部件单元的阱区域30的pn结施加的电压变得更小。由此，能够进一步减小部件单元的阱区域30的pn二极管的起始电压下降的程度。即，在SBD内置MOSFET中，具备宽域阱区域31、和在宽域阱区域31内的比第一阱接触区域35更接近部件单元区域的位置处使宽域阱区域31的一部分缺损而形成的SBD，从而能够抑制部件单元的阱区域30的双极性动作。
另外，图12是在具备10个SBD内置MOSFET的部件单元、宽域阱区域31以及在宽域阱区域31内的比第一阱接触区域35更接近部件单元区域的位置处使宽域阱区域31的一部分缺损而形成的SBD的SBD内置MOSFET中，针对最外周的部件单元的阱区域30的pn二极管而通过器件仿真计算出回流状态下的电流特性和电压特性而得到的结果，该结果是以1.5μm～5μm分配最外周的部件单元的端部与使宽域阱区域31的一部分缺损而形成的SBD的距离的情况下的结果。在图12中，菱形符号表示最外周的部件单元的端部与使宽域阱区域31的一部分缺损而形成的SBD的距离是1.5μm的情况，四角符号表示该距离是2μm的情况，三角符号表示该距离是3μm的情况，圆形符号表示该距离是4μm的情况，叉符号表示该距离是5μm的情况。曲线图内的虚线是仅针对SBD内置MOSFET的部件单元，通过器件仿真计算出回流状态下的电流特性和电压特性而得到的结果。
如图12所示，在最外周的部件单元的端部与使宽域阱区域31的一部分缺损而形成的SBD的距离、即阱区域30与形成于宽域阱区域31的肖特基电极75之间的距离为3μm以下的情况下，最外周的部件单元的阱区域30的pn二极管的起始电压大于仅针对部件单元进行计算的情况下的阱区域30的pn二极管的起始电压。即，在有源区域的所有部件单元中，能够抑制阱区域30的pn二极管的起始电压下降。
这样，最外周的部件单元的端部与使宽域阱区域31的一部分缺损而形成的SBD的距离越接近越好，而优选的是设为3μm以下，从而能够抑制最外周的部件单元的阱区域30的pn二极管的起始电压下降。另外，如已经叙述那样，通过抑制最外周单元的阱区域30处的pn二极管动作，能够抑制有源区域的所有部件单元的阱区域30处的pn二极管的动作电压下降。
<效果>
以下，例示本实施方式的效果。
根据本实施方式，半导体装置具备第一导电类型的漂移层20、作为第二导电类型的第一阱区域的阱区域30、作为第二导电类型的第二阱区域的宽域阱区域31、第一导电类型的第一相离区域22、第一导电类型的源极区域40、设置在第一相离区域22上的作为第一肖特基电极的肖特基电极75、与各阱区域30和各源极区域40接触并设置在各阱区域30上和各源极区域40上的作为第一欧姆电极的欧姆电极70、第一导电类型的第二相离区域21、设置在宽域阱区域31上的作为第二欧姆电极的欧姆电极70、第一导电类型的第三相离区域23、设置在第三相离区域23上的作为第二肖特基电极的肖特基电极75、栅极电极60、作为第二绝缘膜的层间绝缘膜55、以及源极电极80。
漂移层20形成在作为第一导电类型的半导体基板的基板10上。在漂移层20表面层相互相离地设置多个阱区域30。
宽域阱区域31在漂移层20表面层在俯视时夹着多个阱区域30整体而形成。另外，宽域阱区域31的形成面积比各阱区域30宽。
第一相离区域22在各阱区域30内从各阱区域30表面层沿深度方向贯通而形成。源极区域40在各阱区域30表面层在俯视时夹着第一相离区域22而形成。
第二相离区域21是使各阱区域30相互相离的区域。第三相离区域23在宽域阱区域31内的比作为第二欧姆电极的欧姆电极70更接近阱区域30的位置从宽域阱区域31表面层沿深度方向贯通而形成。
栅极电极60在除了设置有肖特基电极75和欧姆电极70的位置以外的阱区域30以及宽域阱区域31上的一部分隔着作为第一绝缘膜的栅极绝缘膜50而设置。
层间绝缘膜55被形成为覆盖栅极电极60。源极电极80被设置成覆盖肖特基电极75、欧姆电极70以及层间绝缘膜55。
根据这样的结构，在SBD内置MOSFET中，具备宽域阱区域31和在宽域阱区域31内的比第一阱接触区域35更接近部件单元区域的位置使宽域阱区域31的一部分缺损而形成的SBD。由此，能够抑制有源区域的部件单元的阱区域30中的pn二极管(特别是有源区域的最外周处的部件单元的pn二极管)的动作电压下降。因此，能够使更多的电流在SBD中回流，在芯片整体中以单极性电流流过的回流电流变大，能够实现芯片尺寸降低和基于此的芯片成本降低。
此外，虽然能够适当地省略这些结构以外的结构，但即使在适当地追加了本说明书所示出的任意的结构的情况下，也能够产生上述效果。
另外，根据本实施方式，作为第二肖特基电极的肖特基电极75与阱区域30之间的距离是3μm以下。
根据这样的结构，在回流状态下，能够增大从设置于宽域阱区域31的SBD流入到最外周单元的正下方的漂移层20的电流，电压下降进一步变大。因此，最外周单元的pn二极管动作被抑制。
<第二实施方式>
<结构>
图13是说明有源区域的末端部分中的、与栅极电极82邻接的部位的构造的、与图4的a-a’的位置相当的俯视示意图，透过电极或者绝缘膜等，而仅表现半导体区域。另外，图14是说明有源区域的末端部分中的、不存在栅极电极82而与芯片末端部分邻接的部位的构造的、与图4的b-b’的位置相当的俯视示意图，透过电极或者绝缘膜等，而仅表现半导体区域。
在图13以及图14中，在最外周的部件单元的阱区域30与宽域阱区域31b内的第一阱接触区域35之间，以包围有源区域的方式，使宽域阱区域31b的一部分缺损而存在第三相离区域23b。另外，虽然未图示，但在第三相离区域23b的表面形成肖特基电极75，在回流动作时使单极性电流流过。
这样，以使宽域阱区域31b内的SBD区域包围有源区域的方式、即沿在俯视时与从宽域阱区域31b接近阱区域30的方向交叉的方向连续地形成，从而能够从宽域阱区域31b内的SBD向部件单元的阱区域30下部的漂移层20使单极性电流均匀地流过。因此，没有平面的位置所致的偏差，能够抑制最外周的部件单元中的pn二极管的动作电压下降。
另外，如果使SBD内置MOSFET内的SBD区域的面积过于增加，则在截止状态下增大漏电流。因此，也可以为了削减SBD内置MOSFET内的SBD区域，如图15以及图16所示，离散地形成多个以包围有源区域的方式使宽域阱区域31c的一部分缺损而形成的第三相离区域23c(在第三实施方式中说明详细内容)。
<效果>
以下，例示本实施方式的效果。
根据本实施方式，沿在俯视时与接近作为第一阱区域的阱区域30的方向交叉的方向连续地形成第三相离区域23b。
根据这样的结构，能够从宽域阱区域31b内的SBD向部件单元的阱区域30下部的漂移层20使单极性电流均匀地流过。因此，没有平面的位置所致的偏差，能够抑制有源区域的部件单元的阱区域30中的pn二极管(特别是有源区域的最外周处的部件单元的pn二极管)的动作电压下降。由此，能够使更多的电流在SBD中回流，在芯片整体中以单极性电流流过的回流电流变大，能够实现芯片尺寸降低和基于此的芯片成本降低。
此外，在本实施方式中，说明与第一实施方式相异的部分，关于相同或者对应的部分的说明省略。
<第三实施方式>
<结构>
图15是说明有源区域的末端部分中的、与栅极电极82邻接的部位的构造的、与图4的a-a’的位置相当的俯视示意图，透过电极或者绝缘膜等，而仅表现半导体区域。另外，图16是说明有源区域的末端部分中的、不存在栅极电极82而与芯片末端部分邻接的部位的构造的、与图4的b-b’的位置相当的俯视示意图，透过电极或者绝缘膜等，而仅表现半导体区域。
在图15以及图16中，在包括最外周的部件单元的阱区域30与宽域阱区域31c内的第一阱接触区域35之间部分的、宽域阱区域31c内的第一阱接触区域35的周围，使宽域阱区域31c的一部分缺损，存在不完全包围第一阱接触区域35的第三相离区域23c。另外，虽然未图示，但在第三相离区域23c的表面形成肖特基电极75，在回流动作时使单极性电流流过。
由此，在宽域阱区域31c内的第一阱接触区域35的周边的漂移层20，在回流动作时流过单极性电流，产生电压下降。其结果，在宽域阱区域31c内的第一阱接触区域35的周边，对pn结施加的电压变小，能够抑制pn二极管的动作电压下降。
另外，第三相离区域23c不完全包围宽域阱区域31c内的第一阱接触区域35，从而在开关动作时等施加高的dV/dt的情况下，也能够使变位电流流向电极的通道留下。
在此，关于第三相离区域23c，只要不完全包围宽域阱区域31c内的第一阱接触区域35，则也可以如图17所示离散为多个或者与相邻的第三相离区域23d连接。
<效果>
以下，例示本实施方式的效果。
根据本实施方式，第三相离区域23c形成为在俯视时包围作为第二欧姆电极的欧姆电极70，且包围该欧姆电极70的至少一部分缺损。
根据这样的结构，在宽域阱区域31c内的(位于欧姆电极70之下的)第一阱接触区域35的周边的漂移层20，在回流动作时流过单极性电流，产生电压下降。其结果，在宽域阱区域31c内的第一阱接触区域35的周边，对pn结施加的电压变小，能够抑制pn二极管的动作电压下降。其结果，能够抑制从宽域阱区域31c中的pn二极管流入到部件单元的阱区域30的正下方的漂移层20的双极性电流所致的传导率异常，充分地确保在部件单元的阱区域30的正下方的漂移层20中产生的电压下降，能够抑制部件单元的阱区域30中的pn二极管的动作电压下降。
因此，能够使更多的电流在SBD中回流，在芯片整体中以单极性电流流过的回流电流变大，能够降低芯片尺寸。
另外，第三相离区域23c不完全包围宽域阱区域31c内的第一阱接触区域35，从而在开关动作时等施加高的dV/dt的情况下，也能够使变位电流流向电极的通道留下。
此外，在本实施方式中，说明与第一实施方式相异的部分，关于相同或者对应的部分的说明省略。
<第四实施方式>
<结构>
图18(a)部是说明有源区域的末端部分中的、与栅极电极82邻接的部位的构造的图，是与图4的a-a’的位置相当的剖面示意图。另外，图18(b)部是图18(a)部的部位的俯视示意图，透过电极以及绝缘膜等，而仅表现半导体区域。
图19(a)部是说明有源区域的末端部分中的、不存在栅极电极82而与芯片末端部分邻接的部位的构造的图，是与图4的b-b’的位置相当的剖面示意图。另外，图19(b)部是图19(a)部的部位的俯视示意图，透过电极以及绝缘膜等，而仅表现半导体区域。
在图18以及图19中，在最外周的部件单元的阱区域30与宽域阱区域31f内的第一阱接触区域35f之间，使宽域阱区域31f的一部分缺损而存在第三相离区域23。在第三相离区域23的表面形成肖特基电极75，在回流动作时使单极性电流流过。另外，在宽域阱区域31f内的第一阱接触区域35f的内部形成有第四相离区域24，进而，形成有与第四相离区域24表面的至少一部分接触的肖特基电极75、和与第一阱接触区域35f表面的至少一部分接触的欧姆电极70。这些肖特基电极75和欧姆电极70经由阱接触孔91而与源极电极80接触。
制作方法与第一实施方式大致相同，为了变更宽域阱区域31f以及第一阱接触区域35f的注入位置，在期望的部位配置欧姆电极70和肖特基电极75，而仅变更掩模布局即可。
<效果>
以下，例示本实施方式的效果。
根据本实施方式，半导体装置具备第四相离区域24和作为第三肖特基电极的肖特基电极75。
第四相离区域24是从作为第二阱区域的宽域阱区域31f表面层沿深度方向贯通而形成的第一导电类型的区域。肖特基电极75是设置在第四相离区域24上的电极。
另外，作为第二欧姆电极的欧姆电极70设置在宽域阱区域31f上。
根据这样的结构，在SBD内置MOSFET中，具备宽域阱区域31f和在宽域阱区域31f内的比第一阱接触区域35f更接近部件单元区域的位置处使宽域阱区域31f的一部分缺损而以包围有源区域的方式形成的SBD，进而在宽域阱区域31f内的第一阱接触区域35f的内部也具备SBD，在直至宽域阱区域31f中的pn二极管动作的期间，在内置在宽域阱区域31f内的第一阱接触区域35f的内部的SBD中流过单极性电流。因此，在宽域阱区域31f内的第一阱接触区域35f的正下方的漂移层20，在回流动作时流过单极性电流，产生电压下降。其结果，在宽域阱区域31f内的第一阱接触区域35f的周边，对pn结施加的电压变小，能够抑制宽域阱区域31f中的pn二极管的动作电压下降。
其结果，能够抑制从宽域阱区域31f中的pn二极管流入到部件单元的阱区域30的正下方的漂移层20的双极性电流所致的传导率异常，充分地保持在部件单元的阱区域30的正下方的漂移层20中产生的电压下降，能够抑制部件单元的阱区域30中的pn二极管的动作电压下降。
因此，能够使更多的电流在SBD中回流，在芯片整体中以单极性电流流过的回流电流变大，能够降低芯片尺寸。
此外，在本实施方式中，说明与第一实施方式相异的部分，关于相同或者对应的部分的说明省略。
<第五实施方式>
<结构>
在本实施方式中，将内置电流传感器的SBD内置MOSFET举为例子进行说明。
首先，说明电流传感器的构造及其功能。图20是从上方即从第一主面侧观察搭载有电流传感器的SBD内置MOSFET的图，用虚线表现有源区域的平面位置。
在内置有电流传感器的SBD内置MOSFET中，在第一主面上，形成有源极电极80a和在平面上分离的传感电极81。在传感电极81的一部分，形成有由与在源极电极80a的一部分形成的部分相同的布局的部件单元的排列构成的有源区域。该部件单元的剖面图与图2所示的源极电极80下部的部件单元相同，被认为是源极电极80置换为传感电极81即可。传感电极81被设置成覆盖形成在第一相离区域22上的肖特基电极75和形成在阱区域上和源极区域上的欧姆电极70。
以后，将源极电极80a的下部的有源区域所包含的部件单元称为主单元，将传感电极81的下部的有源区域所包含的部件单元称为传感单元。主单元中的栅极电极60以及漏极电极85与传感单元中的对应的电极电短路，是同电位。另外，传感电极81也以与源极电极80a大致相同的大致0伏特动作。
根据这些，被认为在传感单元以及主单元的部件单元的每一个中，始终流过相同的电流。传感单元的个数相对主单元的个数是例如像万分之一那样压倒性地少。通过经由分流电阻等测定在该少的部件单元中流过的电流，并对该电流值乘以单元的个数比，能够推测在源极电极中流过的电流。特别是内置电流传感器的优点在于，在导通状态下在元件中流过过电流时，探测该过电流并对栅极电极82提供截止信号，从而防止元件引起热损坏。
图21是从主单元的排列的端部至传感单元的排列的端部为止的区域的剖面示意图，图22是不使用本发明的情况下的该区域的剖面示意图。在任意的情况下，都是与图20的c-c’的部位相当的剖面示意图。
在被两个有源区域夹着的区域，以连接两个有源区域的方式形成有栅极电极，在其下形成有栅极绝缘膜50或者场绝缘膜52。如先前叙述那样，根据本实施方式中的构造，能够防止在截止状态下对栅极绝缘膜50以及场绝缘膜52施加高电场。
在使用本实施方式的构造的情况下，主单元和传感单元通过宽域阱区域31分离，在宽域阱区域31，以使传感单元附近的一部分的部位缺损的形式形成有第三相离区域23。宽域阱区域31在漂移层20的表面层在俯视时夹着与多个阱区域30中的一部分对应的传感单元而形成。传感单元通过在俯视时被宽域阱区域31夹着，而与其它阱区域30分离。另外，第三相离区域23在宽域阱区域31内的比欧姆电极70更接近传感单元的位置处形成。另外，以至少一部分与第三相离区域23接触的形式，形成有肖特基电极75。该肖特基电极75经由贯通层间绝缘膜55和栅极绝缘膜50的SBD接触孔92而连接于传感电极81。此外，关于图22所示的构造，不缺损地形成有宽域阱区域31a，未形成SBD接触孔92，所以直至该部位形成有层间绝缘膜55a以及栅极电极60a。
制作方法与第一实施方式大致相同，仅变更各掩模布局即可。传感电极81能够与源极电极80a以及栅极电极82同时、即根据一次的金属材料的沉积和使用光致抗蚀剂的图案化以及蚀刻形成。
另外，与图12所示的情况同样地，在阱区域30和形成于宽域阱区域31的肖特基电极75之间的距离为3μm以下的情况下，能够抑制阱区域30的pn二极管的起始电压下降。
另外，也可以与在图13以及图14中图示的情况同样地，沿在俯视时与从宽域阱区域接近传感区域的方向交叉的方向连续地形成第三相离区域。
<效果>
以下，例示本实施方式的效果。
根据本实施方式，半导体装置具备传感区域(传感单元)和传感电极81。
传感单元是包括多个阱区域30中的至少一个阱区域30、且在俯视时被宽域阱区域夹着从而与其它阱区域30分离的区域。
传感电极81被设置成覆盖形成在传感单元中的第一相离区域22上的作为第一肖特基电极的肖特基电极75和形成在传感单元上和源极区域40上的作为第一欧姆电极的欧姆电极70。传感电极81是与源极电极80不同的电极。
根据这样的结构，由于设置在传感单元与宽域阱区域的欧姆电极之间的SBD，而在传感单元的正下方的漂移层中也产生电压下降，能够抑制传感单元的pn二极管动作。
以使宽域阱区域31中的传感单元附近的一部分缺损的形式形成SBD，将该肖特基电极75不连接于源极电极80而连接于传感电极81，从而能够将SBD配置成更接近传感单元，由此实现该效果。
这能够从如下内容来说明：如上所述，从在宽域阱区域31的一部分配置的SBD流出的单极性电流在SBD正下方和其附近的漂移层20以及基板10中产生电压下降，降低对SBD附近的pn二极管施加的正向电压，根据这样的机理，有效的是在更接近传感单元的位置处配置SBD。
传感单元中的结晶缺陷的产生相比于主单元中的结晶缺陷的产生是特别有害。这是因为电流传感器的单元数量相对主单元的单元数量压倒性地少，是因为即使产生相同的面积的结晶缺陷，在电流传感器的情况下，有源区域整体的电阻变化也非常大。如果电流传感器的电阻改变，则无法正确地推测在源极电极80中流过的电流，不会在流过过电流时对栅极电极60正确地提供截止信号，而使导致元件损坏的可能性增大。
根据本实施方式，能够抑制传感单元的导通电阻变化，提供可靠性更高的半导体装置。
此外，在上述说明中，以抑制在传感单元中产生结晶缺陷为宗旨进行说明。但是，在主单元中抑制产生结晶缺陷也是重要的。
图23是与图20的c-c’的部位相当的剖面示意图。如图23所示，针对宽域阱区域31，在主单元的附近和传感单元的附近这两方，形成SBD，并分别连接于源极电极80以及传感电极81，这也是有效的。
此外，在传感单元中流过的电流通常小、是小容量，所以相比于主单元，由于静电等所致的影响，更容易引起放电而损坏。因此，有时为了提高容量而增加部件单元的数量，为了抑制为期望的电流值而在传感单元中的至少一个传感单元处不设置第二相离区域21，而用阱区域30进行填补，或者做成在传感单元中的至少一个传感单元处不设置源极区域40的构造。在该情况下也是在部件单元内设置第三相离区域23，形成SBD即可。
此外，在本实施方式中，说明与第一实施方式相异的部分，关于相同或者对应的部分的说明省略。
<变形例>
在上述实施方式中，使用氮作为n型(第一导电类型)杂质，但也可以是磷或者砷。
另外，在上述实施方式中，使用铝作为p型(第二导电类型)杂质，但也可以是硼或者镓。
另外，在上述实施方式中，使用结晶构造、主面的面方位、偏斜角以及各注入条件等具体的例子而进行说明，但应用范围不限于这些数值范围。
在上述实施方式中，叙述了在使用碳化硅的半导体元件中特别有效，但在其它宽带隙半导体元件中也有效，在使用硅的半导体元件中也具有一定的效果。
另外，在上述实施方式中，在宽域阱区域31的与欧姆电极70接触的部位形成有第一阱接触区域35，但也可以是未形成第一阱接触区域35。
另外，在上述实施方式中，说明了使用n沟道MOSFET的情况，但也可以做成以第一导电类型为p型、以第二导电类型为n型的p沟道MOSFET。
另外，本发明还能够用于具有超级结构造的MOSFET。
另外，在上述实施方式中，使用氧化硅作为栅极绝缘膜50，但也可以是通过CVD法得到的沉积膜。
另外，在上述实施方式中，说明了漏极电极85形成于基板10的背面的、所谓的纵型MOSFET，但还能够用于漏极电极85形成于漂移层20的表面的RESURF型MOSFET等所谓的横型MOSFET。
另外，在上述实施方式中，说明了具有栅极绝缘膜50的MOSFET，但只要是单极性器件就能够应用本发明，例如在不具有栅极绝缘膜50的JFET(Junction FET，结型场效应晶体管)或者MESFET(Metal-Semiconductor Field Effect Transistor，金属半导体场效应晶体管)中也能够使用本发明。
另外，在上述实施方式中，源极侧的欧姆电极70与肖特基电极75分离地制作，但既可以用相同材料连续地形成，也可以用不同材料连续地形成。
另外，在上述实施方式中，说明了例如如图2所示使部件构造形成四边形的单元状的例子，但部件构造也可以是六边形，进而也可以是例如图1的剖面构造在纵深方向连续的条纹形状等。
另外，在上述实施方式中说明的半导体装置能够用于电力用、电力铁路用、车用、家电用、太阳能电池用或者通信用等。
在上述各实施方式中，有时还记载了各结构要素的材质、材料、尺寸、形状、相对的配置关系或者实施的条件等，但它们在所有局面是例示，本发明不限定于所记载的内容。因此，在本发明的范围内可设想未例示的无数的变形例。例如，包括对任意的结构要素进行变形的情况、追加的情况或者省略的情况、进而抽取至少一个实施方式中的至少一个结构要素并与其它实施方式的结构要素组合的情况。
另外，只要不产生矛盾，在上述各实施方式中记载为具备“1个”的结构要素也可以具备“1个以上”。进而，构成发明的结构要素是概念性的单位，包括1个结构要素由多个构造物构成的情况以及1个结构要素与某个构造物的一部分对应的情况。另外，在本发明的各结构要素中，只要发挥相同的功能，就包括具有其它构造或者形状的构造物。
另外，本说明书中的说明是为了本发明的所有目的而被参照的，都不应视为是以往技术。

Claims (12)

1.一种半导体装置，具备：
第一导电类型的漂移层，形成在第一导电类型的半导体基板上；
第二导电类型的第一阱区域，在所述漂移层表面层相互相离地设置有多个；
第二导电类型的第二阱区域，在所述漂移层表面层在俯视时夹着多个所述第一阱区域整体而形成，所述第二阱区域的形成面积比各所述第一阱区域宽；
第一导电类型的第一相离区域，在各所述第一阱区域内，从各所述第一阱区域表面层沿深度方向贯通而形成；
第一导电类型的源极区域，在各所述第一阱区域表面层在俯视时夹着所述第一相离区域而形成；
第一肖特基电极，设置在所述第一相离区域上；
第一欧姆电极，与各所述第一阱区域和各所述源极区域接触，并设置在各所述第一阱区域上和各所述源极区域上；
第一导电类型的第二相离区域，是使各所述第一阱区域相互相离的区域；
第二欧姆电极，设置在所述第二阱区域上；
第一导电类型的第三相离区域，在所述第二阱区域内的比所述第二欧姆电极更接近第一阱区域的位置处，从所述第二阱区域表面层沿深度方向贯通而形成；
第二肖特基电极，设置在所述第三相离区域上；
栅极电极，在除了设置有所述第一及第二肖特基电极和所述第一及第二欧姆电极的位置以外的所述第一及第二阱区域上的一部分，隔着第一绝缘膜而设置；
第二绝缘膜，形成为覆盖所述栅极电极；以及
源极电极，设置成覆盖所述第一及第二肖特基电极、所述第一及第二欧姆电极以及所述第二绝缘膜。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二肖特基电极与所述第一阱区域之间的距离是3μm以下。
3.根据权利要求1或者2所述的半导体装置，其特征在于，
所述第三相离区域沿在俯视时与从所述第二阱区域接近所述第一阱区域的方向交叉的方向连续地形成。
4.根据权利要求1或者2所述的半导体装置，其特征在于，
所述第三相离区域形成为在俯视时包围所述第二欧姆电极，且包围所述第二欧姆电极的至少一部分缺损。
5.根据权利要求1或者2所述的半导体装置，其特征在于，还具备：
第一导电类型的第四相离区域，从所述第二阱区域表面层沿深度方向贯通而形成；以及
第三肖特基电极，设置在所述第四相离区域上，
所述第二欧姆电极设置在所述第二阱区域上。
6.根据权利要求1或者2所述的半导体装置，其特征在于，
所述漂移层包含碳化硅。
7.一种半导体装置，具备：
第一导电类型的漂移层，形成在第一导电类型的半导体基板上；
第二导电类型的第一阱区域，在所述漂移层表面层相互相离地设置有多个；
第二导电类型的第二阱区域，在所述漂移层表面层在俯视时夹着多个所述第一阱区域中的一部分而形成，所述第二阱区域的形成面积比各所述第一阱区域宽；
传感区域，包括多个所述第一阱区域中的至少一个所述第一阱区域，且在俯视时被第二阱区域夹着，从而与其它所述第一阱区域分离；
第一导电类型的第一相离区域，至少在所述传感区域处的各所述第一阱区域内，从各所述第一阱区域表面层沿深度方向贯通而形成；
第一导电类型的源极区域，至少在所述传感区域处的各所述第一阱区域表面层，在俯视时夹着所述第一相离区域而形成；
第一肖特基电极，设置在所述第一相离区域上；
第一欧姆电极，至少设置在所述传感区域处的各所述第一阱区域上和各所述源极区域上；
第一导电类型的第二相离区域，是使各所述第一阱区域相互相离的区域；
第二欧姆电极，设置在所述第二阱区域上；
第一导电类型的第三相离区域，在所述第二阱区域内的比所述第二欧姆电极更接近所述传感区域的位置处，从所述第二阱区域表面层沿深度方向贯通而形成；
第二肖特基电极，设置在所述第三相离区域上；
栅极电极，在除了设置有所述第一及第二肖特基电极、和所述第一及第二欧姆电极的位置以外的所述第一及第二阱区域上的一部分，隔着第一绝缘膜而设置；
第二绝缘膜，形成为覆盖所述栅极电极；以及
传感电极，设置成在所述传感区域中覆盖所述第一肖特基电极和所述第一欧姆电极。
8.根据权利要求7所述的半导体装置，其特征在于，
所述第二肖特基电极与所述第一阱区域之间的距离是3μm以下。
9.根据权利要求7或者8所述的半导体装置，其特征在于，
所述第三相离区域沿在俯视时与从所述第二阱区域接近所述传感区域的方向交叉的方向连续地形成。
10.根据权利要求7或者8所述的半导体装置，其特征在于，
所述传感区域包括多个所述第一阱区域，
在所述传感区域中的至少一个所述第一阱区域未形成所述源极区域。
11.根据权利要求7或者8所述的半导体装置，其特征在于，
所述传感区域包括多个所述第一阱区域，
所述传感区域中的一部分未形成与其它所述第一阱区域之间的所述第二相离区域。
12.根据权利要求7或者8所述的半导体装置，其特征在于，
所述漂移层包含碳化硅。
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