JP6962511B1 - 半導体装置、及び電力変換装置 - Google Patents

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Abstract

本開示に係る半導体装置は、ソース電極（９）とは別体に設けられたセンスソース電極（１９）と、センスソース電極（１９）とドリフト層（２）との間に設けられ、センスウェル領域（１３）またはダミーセンスウェル領域（２３）とドリフト層（２）とから構成されるｐｎダイオードの動作電圧よりも立ち上がり電圧が低く、センスソース電極（１９）からドレイン電極（１０）に向けて流れる電流を通電可能なダイオード（２５）と、を備え、ダミーセンスウェル領域（２３）とダイオード（２５）とが配置されるダミーセンス領域（６２）内において、ダイオード（２５）は、ダミーセンスウェル領域（２３）がゲート絶縁膜（２６）を介してゲート電極（７）に対向する領域である対向領域（ＦＡ）と混在するように設けられる。

Description

本開示は、半導体装置及びこれを用いた電力変換装置に関する。
従来の半導体装置として、電流検出素子を内蔵した縦型のｎ型チャネル炭化珪素ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置がある。この半導体装置において、ソースパッドは、その下部に複数設けられたメインセルのＭＯＳＦＥＴのソース領域に電気的に接続されており、センスパッドは、その下部に複数設けられたセンスセルのＭＯＳＦＥＴのソース領域に電気的に接続されている。センスセルのＭＯＳＦＥＴを構成するセンスウェルを平面視において取り囲むように、センス外周ウェルが形成されている。さらに、センス外周ウェルを平面視において取り囲むように、センスパッドウェルが形成されている。
センス外周ウェルの表面には、ｎ型のキャパシタ下部電極領域が選択的に複数形成されている。センス外周ウェルの上部には、ゲート絶縁膜が形成されている。ゲート絶縁膜の上部には、部分的にゲート電極が形成されている。センスウェルを含む領域が、ＭＯＳＦＥＴを構成する。センス外周ウェル、キャパシタ下部電極領域、ゲート絶縁膜、及びゲート電極が、ゲート電極とセンスパッド間のキャパシタとして動作する。
従来の半導体装置では、電流検出素子であるセンスセルで過電流を検出すると、センスセル及びメインセルを遮断してこれらのセルを保護する。一方、センスセルは、電気的効率低下を避けるためにメインセルよりも少ない数が配置される。そのため、トランジスタ容量が小さく、静電気等のサージ電圧でゲート絶縁膜が破壊されることがある。そこで、従来の半導体装置では、上述のセンス外周ウェル、キャパシタ下部電極領域、ゲート絶縁膜、及びゲート電極を設けることで、これらが交流的に見て入力抵抗の低いキャパシタとして動作するため、セル数を調整してキャパシタの容量（即ち、静電容量）を大きくすることによって、静電気が加わった際のゲート絶縁膜における電界を緩和し、絶縁破壊を抑制している（例えば、特許文献１）。
また、ＭＯＳＦＥＴ等の半導体装置にはｐｎダイオードが内蔵されており、特に炭化珪素の半導体装置の場合、このｐｎダイオードの動作により結晶欠陥が発生し易いことが知られている。そのため、従来の他の半導体装置では、広域ウェル領域のうちセンスセル近傍の一部を欠損させる形でＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を形成し、そのショットキー電極を、ソース電極ではなくセンス電極に接続する。これにより、センスセルにおいて、ｐｎ電流による結晶欠陥の発生を抑制する。さらに、広域ウェル領域に対し、メインセルの近傍及びセンスセルの近傍の両方においてＳＢＤを形成し、それぞれソース電極及びセンス電極に接続させることで、センスセルだけでなくメインセルにおいても結晶欠陥の発生を抑制している（例えば、特許文献２）。
ＷＯ２０１３−０４２４０６（段落０００２、０００３、００１３から００２９、００６０、及び図１から図３） ＷＯ２０１４−１６２９６９（段落０００４、０００５、０１４７、０１５１、０１５２、図１５及び図１７）
特許文献１に記載の半導体装置は、センス外周ウェルとドリフト層とから構成されるｐｎダイオードに通電することで結晶欠陥が拡張し、この部分で素子抵抗が大きくなって導通損失が増大する可能性がある。特に、静電容量を大きくするためにセンス外周ウェルの面積を大きくすると、ｐｎダイオードの通電により素子が劣化してしまう確率が高くなる。
特許文献２においては、特許文献１のセンスパッドウェルに相当する広域ウェル領域内にＳＢＤダイオードを形成する記載はあるものの、センス外周ウェルに相当する領域については考慮されていない。
本開示は、上記のような課題を解決するためになされたもので、所望の静電容量を確保しつつ、結晶欠陥の拡張による導通損失の増大を抑制できる半導体装置を提供することを目的とする。
本開示に係る半導体装置は、第１主面及び第１主面に対向する第２主面を有する半導体層と、第１主面側に設けられたソース電極と、第２主面側に設けられたドレイン電極と、を備え、ゲート電極に印加する電圧によりソース電極とドレイン電極との間に流れる電流を制御する半導体装置であって、ソース電極とは別体に設けられ、半導体層の第１主面側に設けられたセンスソース電極と、半導体層の主要部を構成する第１導電型のドリフト層と、ドリフト層の表層に選択的に設けられ、センスソース電極に電気的に接続された第２導電型のセンスウェル領域と、センスウェル領域の表層に選択的に設けられ、センスソース電極に電気的に接続された第１導電型のセンスソース領域と、センスウェル領域とは別にドリフト層の表層に選択的に設けられ、センスソース電極に電気的に接続された、チャネルが形成されない第２導電型のダミーセンスウェル領域と、ダミーセンスウェル領域とゲート電極との間に設けられたゲート絶縁膜と、センスソース電極とドリフト層との間に設けられ、センスウェル領域またはダミーセンスウェル領域とドリフト層とから構成されるｐｎダイオードの動作電圧よりも立ち上がり電圧が低く、センスソース電極からドレイン電極に向けて流れる電流を通電可能なダイオードと、を備え、ダミーセンスウェル領域とダイオードとが配置されるダミーセンス領域内において、ダイオードは、ダミーセンスウェル領域がゲート絶縁膜を介してゲート電極に対向する領域である対向領域と混在するように設けられる。
本開示によれば、ダミーセンスウェル領域とダイオードとが配置されるダミーセンス領域内において、ダイオードは、ダミーセンスウェル領域がゲート絶縁膜を介してゲート電極に対向する領域である対向領域と混在するように設けられる。そのため、ダミーセンス領域において所望の静電容量を確保しつつ、結晶欠陥の拡張による導通損失の増大を抑制することができ、半導体装置の信頼性を向上させることができる。
実施の形態１の半導体装置の全体を示す上面模式図である。 実施の形態１の半導体装置におけるメイン領域の断面模式図である。 実施の形態１の半導体装置におけるセンス領域の断面模式図である。 実施の形態１の半導体装置におけるセンス領域の配置パターンの一例を示す図である。 実施の形態１の半導体装置におけるセンス領域の配置パターンの他の例を示す図である。 実施の形態１の半導体装置におけるセンス領域の配置パターンの他の例を示す図である。 実施の形態１の半導体装置におけるセンス領域の配置パターンの他の例を示す図である。 実施の形態１の半導体装置を示す回路図である。 実施の形態１の変形例に係る半導体装置におけるセンス領域の断面模式図である。 実施の形態１の変形例に係る半導体装置におけるセンス領域の配置パターンの一例を示す図である。 実施の形態１の変形例に係る半導体装置におけるセンス領域の配置パターンの他の例を示す図である。 実施の形態１の変形例に係る半導体装置におけるセンス領域の配置パターンの他の例を示す図である。 実施の形態２の半導体装置におけるセンス領域の断面模式図である。 実施の形態２の変形例に係る半導体装置におけるセンス領域の断面模式図である。 実施の形態３の半導体装置における境界領域の断面模式図である。 実施の形態４の半導体装置における境界領域の断面模式図である。 実施の形態５の半導体装置におけるセンス領域の断面模式図である。 実施の形態５の変形例に係る半導体装置におけるセンス領域の断面模式図である。 実施の形態５の他の変形例に係る半導体装置におけるセンス領域の断面模式図である。 実施の形態６の電力変換装置を適用した電力変換システムを示すブロック図である。
以下、本開示の実施の形態について、添付の図面を参照しながら説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同一または同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、各図面においては、特定の領域や各領域間の境界を示すために破線を図示している場合があるが、これらは説明の便宜上、または図面の理解を容易にするために記載しているものであって、各実施の形態の内容を何ら限定するものではない。
また、以下の説明では、「上」、「下」、「側」、「底」、「表」及び「裏」などの特定の位置及び方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
本開示において、構成要素の相互関係を「〜上」や「〜下」などの用語を用いて表現する場合、構成要素間に介在物が存在することを妨げるものではない。例えば、「Ａ上に設けられたＢ」と記載している場合、ＡとＢとの間に他の構成要素Ｃが設けられたものも、設けられていないものも含む。また、本開示において、「〜上」や「〜下」などの用語を用いて表現する場合、積層構造を念頭に置いた上下の概念も含む。例えば、「溝を覆うＡ上に設けられたＢ」と記載している場合、ＢはＡから見た溝面と逆方向に存在することの意味を含み、その意味の範囲内で横方向や斜め方向も含む。
以下の記載では、不純物の導電型に関して、第１導電型をｎ型、第２導電型をｐ型とした場合について説明するが、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、ＭＯＳＦＥＴのドレインからソースに向けて流れる電流を順方向電流、ソースからドレインに向けて流れる電流を還流電流と呼ぶことにする。
なお、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称する）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、この材料は必ずしも酸化物には限定されない。
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
実施の形態１．
＜構成＞
図１は、本開示の実施の形態１に係る半導体装置１０１の全体を模式的に表す上面模式図である。図１に示すように、実施の形態１の半導体装置１０１は、メイン領域５０と、センス領域６０と、境界領域７０と、を有する。センス領域６０には、活性センス領域６１と、ダミーセンス領域６２と、が含まれる。
図２は、メイン領域５０の一部の断面を示す断面模式図である。図２に示すように、半導体装置１０１は、メイン領域５０において、半導体基板１、ドリフト層２、ウェル領域３、ソース領域４、ショットキー接合部５、ゲート絶縁膜６、ゲート電極７、層間絶縁膜８、ソース電極９、及びドレイン電極１０を備えている。なお、以下において、半導体基板１、ドリフト層２、ウェル領域３、ソース領域４などを含む半導体材料からなる領域のことを半導体層と称することがある。
ｎ型の半導体基板１上には、ｎ型のドリフト層２が設けられている。ドリフト層２は、半導体層の大部分を占めており、半導体層の主要部を構成する。ドリフト層２の表層には、ｐ型のウェル領域３が選択的に設けられている。ウェル領域３の表層には、ｎ型のソース領域４が選択的に設けられている。
ウェル領域３及びソース領域４の上には、ウェル領域３及びソース領域４に面してゲート絶縁膜６が形成されている。ゲート絶縁膜６上には、部分的にゲート電極７が形成されている。ゲート電極７は、ウェル領域３、ソース領域４、及びドリフト層２に対して、ゲート絶縁膜６を介して対向するように設けられている。
メイン領域５０において、ゲート電極７上には、ゲート電極７を覆うように層間絶縁膜８が設けられている。層間絶縁膜８上には、層間絶縁膜８を覆うようにソース電極９（第１主電極）が設けられている。ソース電極９は、ウェル領域３、ソース領域４、及びドリフト層２に対し、層間絶縁膜８に形成されたコンタクトホールを介して電気的に接続されている。ソース電極９は、ウェル領域３及びソース領域４にオーミック接続している。
半導体基板１において、ソース電極９が設けられた面とは反対側の面には、ドレイン電極１０（第２主電極）が設けられている。ソース電極９は、半導体層（半導体基板１）のおもて面（第１主面）側に設けられており、ドレイン電極１０は、半導体層（半導体基板１）のおもて面に対向する裏面（第２主面）側に設けられる。
メイン領域５０は、ＭＯＳＦＥＴ構造を有する。すなわち、ソース電極９に対してゲート電極７に一定以上の正電圧を印加したとき、ドリフト層２上のウェル領域３がゲート絶縁膜６を介してゲート電極７と接する領域においてチャネルが形成される。これにより、ソース領域４とドリフト層２との間が導通状態になる。このようにして、半導体装置１０１は、ゲート電極７に印加する電圧を制御することによりソース電極９とドレイン電極１０との間に流れる電流を制御する。
メイン領域５０には、上述のＭＯＳＦＥＴ構造を形成する最小の単位構造である単位セルが、複数配置される。単位セルは、ストライプ状（櫛形）に配置されてもよいし、格子形状に配置されてもよい。
メイン領域５０において、ソース電極９とドリフト層２との間には、ソース電極９とドリフト層２とが接する部分にショットキー接合部５が設けられている。このショットキー接合部５により、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）が形成されている。このＳＢＤ（第２ダイオード）は、ウェル領域３とドリフト層２とから構成されるｐｎダイオードの動作電圧よりも立ち上がり電圧が低いダイオードである。また、ＳＢＤは、順方向電流を流さずに還流電流だけを流す、一方向のみに通電可能なユニポーラ型のダイオードである。ＳＢＤは、メイン領域５０内において分散するように複数箇所に形成されていてもよい。
図３（ａ）は、センス領域６０の一部の断面を示す断面模式図である。図３（ａ）に示すように、半導体装置１０１は、活性センス領域６１において、半導体基板１、ドリフト層２、センスウェル領域１３、センスソース領域１４、ショットキー接合部１５、センスゲート絶縁膜１６、ゲート電極７、センス層間絶縁膜１８、センスソース電極１９、及びドレイン電極１０を備えている。また、ダミーセンス領域６２には、半導体基板１、ドリフト層２、ダミーセンスウェル領域２３、ショットキー接合部２５、ダミーセンスゲート絶縁膜２６、ゲート電極７、ダミーセンス層間絶縁膜２８、センスソース電極１９、及びドレイン電極１０が配置されている。
なお、以下において、センスウェル領域１３及びダミーセンスウェル領域２３のことや、これにウェル領域３を含めて各ウェル領域などと称することがある。ゲート絶縁膜６、センスゲート絶縁膜１６、及びダミーセンスゲート絶縁膜２６のことを纏めて各ゲート絶縁膜などと称することがある。層間絶縁膜８、センス層間絶縁膜１８、及びダミーセンス層間絶縁膜２８のことを纏めて各層間絶縁膜などと称することがある。ソース電極９及びセンスソース電極１９のことを纏めて各ソース電極などと称することがある。
図３（ａ）に示すように、ドリフト層２の表層には、ウェル領域３とは別に、ｐ型のセンスウェル領域１３（第１半導体領域）が選択的に設けられている。センスウェル領域１３の表層には、ｎ型のセンスソース領域１４（第２半導体領域）が選択的に設けられている。また、ドリフト層２の表層には、ウェル領域３及びセンスウェル領域１３とは別に、ｐ型のダミーセンスウェル領域２３（第３半導体領域）が選択的に設けられている。センスウェル領域１３は、ダミーセンスウェル領域２３によって分断されず、平面視においてひとかたまりに、すなわち１箇所にかたまって配置されている。ダミーセンスウェル領域２３は、センスウェル領域１３の周囲に、このセンスウェル領域１３を挟む若しくは取り囲むように配置されている。平面視において、ダミーセンスウェル領域２３は、センスウェル領域１３よりも総面積が大きい。
センスウェル領域１３及びセンスソース領域１４の上には、センスウェル領域１３及びセンスソース領域１４に面してセンスゲート絶縁膜１６が形成されている。ダミーセンスウェル領域２３上には、ダミーセンスウェル領域２３に面してダミーセンスゲート絶縁膜２６が形成されている。
センスゲート絶縁膜１６及びダミーセンスゲート絶縁膜２６の上には、部分的にゲート電極７が形成されている。活性センス領域６１において、ゲート電極７は、センスウェル領域１３、センスソース領域１４、及びドリフト層２に対して、センスゲート絶縁膜１６を介して対向するように設けられている。また、ダミーセンス領域６２において、ゲート電極７は、ダミーセンスウェル領域２３及びドリフト層２に対して、ダミーセンスゲート絶縁膜２６を介して対向するように設けられている。
なお、ゲート電極７は、メイン領域５０、センス領域６０、及び境界領域７０においてそれぞれ繋がっている。すなわち、ゲート電極７はそれぞれ、図２や図３（ａ）で図示しない断面において互いに接続されている。
活性センス領域６１において、ゲート電極７上には、ゲート電極７を覆うようにセンス層間絶縁膜１８が設けられている。また、ダミーセンス領域６２においては、ゲート電極７上にこのゲート電極７を覆うようにダミーセンス層間絶縁膜２８が設けられている。
センス層間絶縁膜１８及びダミーセンス層間絶縁膜２８の上には、これらの層間絶縁膜を覆うようにセンスソース電極１９（第３主電極）が設けられている。センスソース電極１９は、ソース電極９とは別体に形成されている。具体的には、センスソース電極１９は、ソース電極９とは物理的に分離して形成されている。平面視において、センスソース電極１９は、ソース電極９よりも総面積が小さい。
センスソース電極１９は、センスウェル領域１３、センスソース領域１４、ダミーセンスウェル領域２３、及びドリフト層２に対し、センス層間絶縁膜１８またはダミーセンス層間絶縁膜２８に形成されたコンタクトホールを介して電気的に接続されている。センスソース電極１９は、センスウェル領域１３、センスソース領域１４、及びダミーセンスウェル領域２３にオーミック接続している。
なお、ダミーセンスウェル領域２３は、ソース電極９とオーミック接続されていない。好ましくは、ダミーセンスウェル領域２３は、ソース電極９と接続されていない。
半導体基板１において、センスソース電極１９が設けられた面とは反対側の面には、ドレイン電極１０が設けられている。センスソース電極１９は、半導体層（半導体基板１）のおもて面（第１主面）側に設けられており、ドレイン電極１０は、半導体層（半導体基板１）のおもて面に対向する裏面（第２主面）側に設けられる。ドレイン電極１０は、メイン領域５０からセンス領域６０に延びるようにして、すなわち半導体基板１の裏面全体に亘って設けられる。
活性センス領域６１は、ＭＯＳＦＥＴ構造を有する。すなわち、センスソース電極１９に対してゲート電極７に一定以上の正電圧を印加したとき、センスウェル領域１３がセンスゲート絶縁膜１６を介してゲート電極７と接する領域においてチャネルが形成される。これにより、センスソース領域１４とドリフト層２との間が導通状態になる。一方、ダミーセンス領域６２において、ダミーセンスウェル領域２３内には、ソース領域が形成されていない。そのため、センスソース電極１９に対してゲート電極７に一定以上の正電圧が印加されても、ダミーセンス領域６２においてドレイン電極１０からセンスソース電極１９に流れる電流経路は形成されない。
活性センス領域６１には、上述のＭＯＳＦＥＴ構造を形成する最小の単位構造である単位セルが、複数配置される。ダミーセンス領域６２においては、ダミーセンスウェル領域２３等を含む最小の単位構造である単位セルが、複数配置される。単位セルは、ストライプ状（櫛形）に配置されてもよいし、格子形状に配置されてもよい。
活性センス領域６１において、センスソース電極１９とドリフト層２との間には、センスソース電極１９とドリフト層２とが接する部分にショットキー接合部１５が設けられている。また、ダミーセンス領域６２において、センスソース電極１９とドリフト層２との間には、センスソース電極１９とドリフト層２とが接する部分にショットキー接合部２５が形成されている。このショットキー接合部１５またはショットキー接合部２５により、ＳＢＤが形成されている。このＳＢＤは、センスウェル領域１３またはダミーセンスウェル領域２３とドリフト層２とから構成されるｐｎダイオードの動作電圧よりも立ち上がり電圧が低いダイオードである。また、ＳＢＤは、順方向電流は流さずに還流電流だけを流す、一方向のみに通電可能なユニポーラ型のダイオードである。ＳＢＤは、センス領域６０内において分散するように複数箇所に形成されていてもよい。
なお、ショットキー接合部１５とショットキー接合部２５は、便宜上、形成位置に応じて呼び分けているが、実質的には同一の構成及び機能を果たすものである。そのため、ショットキー接合部１５とショットキー接合部２５とを合わせてショットキー接合部２５などと称することがある。また、活性センス領域６１とダミーセンス領域６２との境界に形成されるのは、ショットキー接合部１５であってもショットキー接合部２５であってもよい。
ダミーセンス領域６２は、図３（ａ）に示すように、ダミーセンスウェル領域２３がダミーセンスゲート絶縁膜２６を介してゲート電極７に対向する領域である対向領域ＦＡを有する。ショットキー接合部２５と対向領域ＦＡとは、ダミーセンス領域内６２内に混在するようにして設けられる。
図１に示すように、センス領域６０の周囲には、センス領域６０を取り囲むように境界領域７０が設けられている。境界領域７０は、メイン領域５０及びセンス領域６０とは異なる領域である。図２及び図３（ａ）には図示していないが、境界領域７０には、ドリフト層２の表層に設けられた境界ウェル領域３３が配置されている。
なお、半導体装置１０１の断面は、図３（ａ）に示すものに限られず、例えば図３（ｂ）に示すような構造であってもよい。
図４は、図１に示すセンス領域６０及びその周辺部分の拡大図であって、センス領域６０内における各領域の配置パターンの一例を示す図である。なお、図４においては、簡略化のために各ゲート絶縁膜、ゲート電極７、各層間絶縁膜、及びセンスソース電極１９などを取り除いた半導体層の上面を示している。また、図４のＡ−Ａ’断面が図３（ａ）に相当する。
図４においては、活性センス領域６１及びダミーセンス領域６２を構成する単位セルが、ストライプ状（櫛形）に配置されている。活性センス領域６１において、ショットキー接合部１５は、センスウェル領域１３及びセンスソース領域１４に取り囲まれている。また、ダミーセンス領域６２において、ショットキー接合部２５は、ダミーセンスウェル領域２３に取り囲まれている。
図５は、図１に示すセンス領域６０及びその周辺部分の拡大図であって、センス領域６０内における各領域の配置パターンの他の例を示す図である。なお、図５においても、簡略化のために各ゲート絶縁膜、ゲート電極７、各層間絶縁膜、及びセンスソース電極１９などを取り除いた半導体層の上面を示している。また、図５のＢ−Ｂ’断面が図３（ｂ）に相当する。
図５においては、図４と同様に、活性センス領域６１及びダミーセンス領域６２を構成する単位セルが、ストライプ状（櫛形）に配置されている。一方、図４と異なり、活性センス領域６１において、センスウェル領域１３及びセンスソース領域１４は、ショットキー接合部１５に取り囲まれている。また、ダミーセンス領域６２において、ダミーセンスウェル領域２３は、ショットキー接合部２５に取り囲まれている。
図６は、図１に示すセンス領域６０及びその周辺部分の拡大図であって、センス領域６０内における各領域の配置パターンの他の例を示す図である。なお、図６においても、簡略化のために各ゲート絶縁膜、ゲート電極７、各層間絶縁膜、及びセンスソース電極１９などを取り除いた半導体層の上面を示している。また、図６のＡ−Ａ’断面が図３（ａ）に相当する。
図６においては、活性センス領域６１及びダミーセンス領域６２を構成する単位セルが、格子形状に配置されている。活性センス領域６１において、ショットキー接合部１５は、センスウェル領域１３及びセンスソース領域１４に取り囲まれている。また、ダミーセンス領域６２において、ショットキー接合部２５は、ダミーセンスウェル領域２３に取り囲まれている。
図７は、図１に示すセンス領域６０及びその周辺部分の拡大図であって、センス領域６０内における各領域の配置パターンの他の例を示す図である。なお、図７においても、簡略化のために各ゲート絶縁膜、ゲート電極７、各層間絶縁膜、及びセンスソース電極１９などを取り除いた半導体層の上面を示している。また、図７のＡ−Ａ’断面が図３（ａ）に相当する。
図７において、センス領域６０の構造は図４に示す構造とほぼ同様である。図４と異なる点として、図４〜図６では、センス領域６０のセンスウェル領域１３及びダミーセンスウェル領域２３が境界領域７０の境界ウェル領域３３と分離されていた。これに対し、図７では、センス領域６０のセンスウェル領域１３及びダミーセンスウェル領域２３が境界領域７０の境界ウェル領域３３と接続されている点が異なる。
図４〜図７において、ショットキー接合部２５は、ダミーセンス領域６２内において周期的に設けられている。また、図４、図６、及び図７において、ショットキー接合部２５は、ダミーセンス領域６２内において分散するように複数箇所に設けられている。
ダミーセンスウェル領域２３上には、図３に示すようにゲート電極７が形成される。そのため、図３に示す対向領域ＦＡは、図４〜図７に示すように、平面視において、ショットキー接合部２５と交互に繰り返し設けられる。好ましくは、ショットキー接合部２５は、ダミーセンス領域６２内において、境界領域７０から活性センス領域６１に向かう方向に交互に繰り返し設けられる。また、ショットキー接合部２５は、メイン領域５０におけるショットキー接合部５の配置間隔の２倍以下となるようにダミーセンス領域６２内に配置されている。好ましくは、ショットキー接合部２５は、ダミーセンス領域６２内において１［μｍ］以上１００［μｍ］以下の間隔で配置される。
半導体装置１０１は、センス領域６０内における各領域の配置パターンが図４〜図７のいずれであってもよい。なお、図４〜図７はあくまで例示であるため、配置パターンは図４〜図７に示すものに限られず、これらと同様の他の配置パターンであってもよい。
半導体基板１、ドリフト層２、ウェル領域３、ソース領域４、センスウェル領域１３、センスソース領域１４、及びダミーセンスウェル領域２３は、それぞれ炭化珪素（ＳｉＣ）で形成されている。ゲート絶縁膜６、層間絶縁膜８、センスゲート絶縁膜１６、センス層間絶縁膜１８、ダミーセンスゲート絶縁膜２６、及びダミーセンス層間絶縁膜２８の材料としては、例えば二酸化珪素（ＳｉＯ２）を用いればよい。ゲート電極７の材料としては、例えばポリシリコンを使用することができる。ソース電極９、センスソース電極１９、及びドレイン電極１０の材料としては、ニッケル、チタン、アルミ、金、白金、銅、及びモリブデン、並びにこれらの合金を使用することができる。
＜製造方法＞
次に、半導体装置１０１の製造方法について説明する。まず、半導体基板１と、半導体基板１の上面にエピタキシャル結晶成長させたドリフト層２と、を有する基板を用意する。ドリフト層２は、ｎ型の不純物濃度が半導体基板１のｎ型の不純物濃度よりも低い。ドリフト層２の厚みと不純物濃度は、半導体装置１０１の設計耐圧に応じて任意に設定する。例えば、ドリフト層２の厚みを１［ｕｍ］〜２００［ｕｍ］、不純物濃度を１．０×１０１４［ｃｍ３］〜１．０×１０１６［ｃｍ３］とすることができる。
次に、写真製版処理によりパターニングした注入マスク（例えばフォトレジストやシリコン酸化膜）を用いて、ドリフト層２の表面へと不純物（ドーパント）のイオン注入を行う。これにより、ｐ型のウェル領域３、センスウェル領域１３、及びダミーセンスウェル領域２３と、ｎ型のソース領域４及びセンスソース領域１４と、を形成する。各領域を形成するためのイオン注入は、任意の順序で行ってよい。
各領域の厚みと不純物濃度は、例えば以下のように設定できる。すなわち、ウェル領域３、センスウェル領域１３、及びダミーセンスウェル領域２３の厚みは、例えば０．１［ｕｍ］〜２［ｕｍ］とすることができる。また、これらの領域のｐ型の不純物濃度は、ドリフト層２のｎ型の不純物濃度を超えるものとし、その最大不純物濃度を例えば１．０×１０１５［ｃｍ３］〜１．０×１０１９［ｃｍ３］とすることができる。
ソース領域４の厚みは、ウェル領域３の厚みよりも小さく設定し、センスソース領域１４の厚みは、センスウェル領域１３の厚みよりも小さく設定する。ソース領域４及びセンスソース領域１４の厚みは、例えば０．０５［ｕｍ］〜１［ｕｍ］とすることができる。ソース領域４のｎ型の不純物濃度は、ウェル領域３のｐ型の不純物濃度を超えるものとし、センスソース領域１４のｎ型の不純物濃度は、センスウェル領域１３のｐ型の不純物濃度を超えるものとする。ソース領域４及びセンスソース領域１４の最大不純物濃度は、例えば１．０×１０１６［ｃｍ３］〜１．０×１０２０［ｃｍ３］とすることができる。
上記のイオン注入後、ドリフト層２に注入した不純物を電気的に活性化させるために、基板の熱処理（活性化アニールと呼称される）を行う。
次に、半導体層の上面に、ゲート絶縁膜６、センスゲート絶縁膜１６、及びダミーセンスゲート絶縁膜２６のもととなる絶縁膜を、例えば熱酸化法または堆積法により形成する。その後、例えば高温熱処理、窒化処理、酸化処理などを行ってもよい。これらの処理を行うことにより、各ゲート絶縁膜の特性や、チャネルが形成される部分である各ウェル領域と各ゲート絶縁膜との界面の特性を向上させることができる。
続いて、上記のようにして形成した絶縁膜の上に、例えばポリシリコンなどの導電性層を堆積する。そして、写真製版処理により導電性層上にパターニングして形成したエッチングマスクを用いて、導電性層を選択的にエッチングする。これにより、ゲート電極７を形成する。
次に、ゲート電極７の上に、層間絶縁膜８、センス層間絶縁膜１８、及びダミーセンス層間絶縁膜２８のもととなる絶縁膜を、例えばＣＶＤ法により形成する。そして、例えばドライエッチング法により各絶縁膜を選択的に除去することにより、ゲート絶縁膜６、センスゲート絶縁膜１６、及びダミーセンスゲート絶縁膜２６、並びに層間絶縁膜８、センス層間絶縁膜１８、及びダミーセンス層間絶縁膜２８を形成する。このとき、各ゲート絶縁膜及び各層間絶縁膜の間にコンタクトホールが形成される。
続いて、層間絶縁膜８、センス層間絶縁膜１８、及びダミーセンス層間絶縁膜２８の上に、ソース電極９及びセンスソース電極１９のもととなる金属材料を、例えばスパッタリングにより堆積する。そして、例えばリフトオフやウェットエッチングによりパターニングすることにより、ソース電極９及びセンスソース電極１９を形成する。
ソース電極９は、コンタクトホールを介して、ウェル領域３及びソース領域４とオーミック接触により接続し、ドリフト層２とはショットキー接触により接続する。また、センスソース電極１９は、コンタクトホールを介して、センスウェル領域１３、センスソース領域１４、及びダミーセンスウェル領域２３とオーミック接触により接続し、ドリフト層２とはショットキー接触により接続する。これにより、ソース電極９とドリフト層２とが接する部分にショットキー接合部５が形成され、センスソース電極１９とドリフト層２とが接する部分にショットキー接合部１５及びショットキー接合部２５が形成される。
次に、半導体基板１の裏面に、半導体基板１とオーミック接触するドレイン電極１０を形成する。なお、半導体基板１を研磨などで削り取り、その後、ドリフト層２の裏面にこれとオーミック接触するドレイン電極１０を形成するようにしてもよい。
以上の工程により、図１等に示される実施の形態１の半導体装置１０１を得ることができる。
＜特徴＞
次に、半導体装置１０１における電流検出動作等を説明する。図８は、半導体装置１０１の構成を電気回路として模式的に示す回路図である。図８から自明なように、ドレイン電極１０から流入する順方向電流は、メイン領域５０を通ってソース電極９に流れると同時に、センス領域６０を通ってセンスソース電極１９にも流れる。そのため、センスソース電極１９に検流計を接続してセンス領域６０に流れる電流を測定し、この測定結果から、メイン領域５０を含む半導体装置１０１全体に流れる電流を計算することで推定できる。また、ドレイン電極１０から流れ込む電流の一部をセンス領域６０に分流し、センス領域６０における電流の測定結果を用いることで、メイン領域５０に流れる電流を直接測定する場合に比べて、半導体装置１０１に流れる電流を低損失に検出できる。
なお、従来の半導体装置において、センス領域に流れる電流による損失を抑えるためには、センス領域の面積を小さくしてセンス領域に分流する割合を小さくする必要がある。しかし、センス領域の面積を小さくすると静電容量も小さくなるため、例えばハンドリング時に人体の静電気等のサージ電圧がかかることで半導体装置が破壊されてしまう恐れがある。
そこで、実施の形態１の半導体装置１０１は、図３等に示すように、センスウェル領域１３よりも総面積が大きいダミーセンスウェル領域２３を有するダミーセンス領域６２を設けている。ダミーセンスウェル領域２３とゲート電極７とがダミーセンスゲート絶縁膜２６を介して対向する領域である対向領域ＦＡには、センスソース電極１９とゲート電極７との間でキャパシタが形成される。したがって、ダミーセンス領域６２の面積を大きく設計することにより、このキャパシタの静電容量を大きくでき、静電気が加わった際のセンスゲート絶縁膜１６及びダミーセンスゲート絶縁膜２６における電界を緩和し、これらのゲート絶縁膜の絶縁破壊を抑制できる。すなわち、半導体装置１０１の静電耐量を向上させることができる。
また、ダミーセンス領域６２において、センスソース電極１９に対してゲート電極７に一定以上の正電圧を印加すると、ダミーセンスウェル領域２３がダミーセンスゲート絶縁膜２６を介してゲート電極７と接する領域に反転層が形成される。したがって、この反転層を形成する少数キャリアの電荷分だけ、静電容量をさらに増加させることができる。
図３等に示すように、ダミーセンスウェル領域２３には、ソース領域が形成されていない。そのため、ゲート電極７への電圧印加時においても、上記の通りダミーセンスウェル領域２３とゲート電極７との界面に反転層が形成されるものの、ドリフト層２からセンスソース電極１９まで繋がる導通経路の形成には至らない。そのため、センス領域６０においては、順方向電流はダミーセンス領域６２に流れず、活性センス領域６１にのみ流れる。したがって、活性センス領域６１の大きさを小さく設計することで、半導体装置１０１の全体の中でセンス領域６０に流れる電流の割合をメイン領域５０よりも小さくして、損失を抑えることができる。
よって、ダミーセンス領域６２を設けることにより、センス領域６０における電流損失を抑制しつつ、所望の静電容量を確保して半導体装置１０１の静電耐量を向上させることができる。
なお、炭化珪素を用いた半導体装置に特有の問題として、以下のようなものが挙げられる。ＭＯＳＦＥＴ等の半導体装置には、ウェル領域とドリフト層とから構成されるｐｎダイオードが内蔵されている。ＭＯＳＦＥＴ構造には、順方向電流が流れるのに対し、ｐｎダイオードには、逆方向の電流である還流電流が流れることがある（以下、バイポーラ通電と称する）。ｐｎダイオードがバイポーラ通電すると、ドリフト層に注入された少数キャリアがドリフト層中の多数キャリアと再結合することでエネルギーが発生する。これにより、半導体の周期構造の乱れ、すなわち結晶欠陥がエネルギーを得て拡張して素子が劣化する、いわゆるバイポーラ劣化が発生する可能性がある。バイポーラ劣化が発生すると、順方向電流に対する素子抵抗が大きくなり、同じ電流密度を通電させた場合の導通損失が大きくなってしまう。炭化珪素などのワイドバンドギャップ半導体では、上記の再結合時に発生するエネルギーがシリコンよりも大きい等の理由により、バイポーラ劣化の発生が問題となりやすい。
バイポーラ劣化の抑制に関しては、同期整流という技術がある。これは、半導体装置に還流電流が流れるタイミングに合わせてゲート電極に電圧を印加し、形成されたチャネルに還流電流を流す技術である。同期整流により、チャネルが形成されるＭＯＳＦＥＴ構造が存在する領域（半導体装置１０１のメイン領域５０、活性センス領域６１など）においては、ｐｎダイオードのバイポーラ通電を抑制することができる。
しかし、チャネルが形成されない領域（半導体装置１０１のダミーセンス領域６２など）においては、上記の同期整流を行ってもｐｎダイオードがバイポーラ通電してしまう。ダミーセンス領域６２は、上記の通り、センス領域６０に流れる電流を低く抑えるために、チャネルを通して電流が流れないように設計する。そのため、同期整流では、ダミーセンス領域６２におけるバイポーラ通電を抑制することができない。さらに、ダミーセンスウェル領域２３は、センスウェル領域１３と比較して大きな面積に形成されるため、ダミーセンスウェル領域２３においてｐｎダイオードが通電した場合に素子がバイポーラ劣化してしまう確率も高い。
そこで、実施の形態１の半導体装置１０１は、図３等に示すように、センスソース電極１９とドリフト層２とが接する部分に形成したショットキー接合部２５からなるＳＢＤを設けている。このＳＢＤは、ダミーセンスウェル領域２３とドリフト層２とから構成されるｐｎダイオードの動作電圧よりも立ち上がり電圧が低い。これにより、還流電流がＳＢＤに流れ、ｐｎダイオードには流れにくくなるため、バイポーラ劣化を抑制することができる。
上記の通り、ＳＢＤを設けた付近の部分ではバイポーラ劣化を抑制できるが、ＳＢＤから遠い部分においてはバイポーラ劣化が生じる可能性が残る。一方、ＳＢＤを設ける箇所や面積を増やしすぎると、ダミーセンス領域６２における静電容量が低下してしまう。そこで、実施の形態１の半導体装置１０１は、図３に示す対向領域ＦＡとＳＢＤ（ショットキー接合部２５）とが、ダミーセンス領域内６２内に混在するようにして設けられる。好ましくは、ＳＢＤ（ショットキー接合部２５）は、図４〜図７に示すように、平面視において、対向領域ＦＡと交互に繰り返し設けられる。これにより、対向領域ＦＡにおいてセンスソース電極１９とゲート電極７との間に形成されるキャパシタと、ＳＢＤと、がダミーセンス領域６２内にそれぞれバランスよく配置されることになる。したがって、ダミーセンス領域６２における静電容量の低下を抑制しつつ、バイポーラ劣化を抑制できる。
好ましくは、ＳＢＤは、ダミーセンス領域６２内において、境界領域７０から活性センス領域６１に向かう方向に交互に繰り返し設けられる。これにより、ダミーセンス領域６２内の必要な箇所にＳＢＤがまんべんなく配置されることになるため、ダミーセンス領域６２における静電容量の低下を抑制しつつ、バイポーラ劣化を抑制できる。
半導体装置１０１において、メイン領域５０にはショットキー接合部５が形成され、活性センス領域６１にはショットキー接合部１５が形成されている。すなわち、半導体装置１０１においては、ダミーセンス領域６２だけでなく、メイン領域５０及び活性センス領域６１にもＳＢＤが設けられている。これにより、同期整流を行わなくても、半導体装置１０１の全域でｐｎダイオードのバイポーラ通電を抑制できる。
好ましくは、ＳＢＤを設ける間隔は以下のように設定される。メイン領域５０において、最寄りのＳＢＤ（ショットキー接合部５）までの距離が最も遠いｐｎ接合（ウェル領域３とドリフト層２とが接する部分）と、その最寄りのＳＢＤと、の間の距離を距離ｘと定義する。また、ダミーセンス領域６２において、最寄りのＳＢＤ（ショットキー接合部２５）までの距離が最も遠いｐｎ接合（ダミーセンスウェル領域２３とドリフト層２とが接する部分）と、その最寄りのＳＢＤと、の間の距離を距離ｙと定義する。このとき、ダミーセンス領域６２における距離ｙは、メイン領域５０における距離ｘの２倍以下となるように設計する。すなわち、ダミーセンス領域６２において、ＳＢＤは、メイン領域５０におけるＳＢＤの配置間隔の２倍以下となるように配置される。
還流電流について、ｐｎダイオードを通電させることなくＳＢＤに流すことの出来る最大値（以下、最大ユニポーラ電流値と呼称する）は、上記の距離ｘや距離ｙのようにして定義される距離に応じて決定される。ダミーセンス領域６２において、所望の最大ユニポーラ電流値を実現する距離ｙの最大値Ｙとするとき、距離ｙを最大値Ｙからさらに増加させるとｐｎダイオードが通電し始め、ｐｎダイオードを通過する電流が加速度的に増加する。このような理由に鑑みて、ＳＢＤの配置間隔は上記のように設定される。
好ましくは、ＳＢＤは、ダミーセンス領域６２内において１［μｍ］以上１００［μｍ］以下の間隔で配置される。このような間隔で配置することにより、ダミーセンス領域６２における静電容量の低下を抑制しつつ、バイポーラ劣化を抑制できる。
ＳＢＤは、図４〜図７に示すように、ダミーセンス領域６２内において周期的に設けられてもよい。また、ＳＢＤは、図４、図６、及び図７に示すように、ダミーセンス領域６２内において分散するように複数箇所に設けられてもよい。好ましくは、ＳＢＤは、ダミーセンス領域６２内において、最寄りのＳＢＤまでの距離が最も遠いｐｎ接合（すなわち、ＳＢＤから最も遠いｐｎ接合）とその最寄りのＳＢＤとの間の距離が、ＳＢＤの配置間隔の半分以下となるように設けられる。このような配置とすることで、ダミーセンス領域６２における静電容量の低下を抑制しつつ、バイポーラ劣化を抑制できる。
実施の形態１の半導体装置１０１は、図１に示すように、活性センス領域６１（センスウェル領域１３）が、平面視においてダミーセンス領域６２（ダミーセンスウェル領域２３）によって分断されずにひとかたまりに設けられていることが好ましい。この理由は、以下の通りである。活性センス領域６１を流れる順方向電流は、その周囲のダミーセンス領域６２にも一部が流れ広がる。そのため、活性センス領域６１がダミーセンス領域６２によって分断されるように配置すると、順方向電流がダミーセンス領域６２にも流れ広がる部分が増加し、あたかもセンス領域６０の抵抗が低いように見えてしまい、メイン領域５０を流れる電流を正確に知ることができなくなる可能性があるので、これを避けるためである。
実施の形態１の半導体装置１０１は、ダミーセンスウェル領域２３が、ソース電極９とオーミック接続されていない。この理由は、以下の通りである。ダミーセンスウェル領域２３は、センスソース電極１９とオーミック接続している。そのため、ダミーセンスウェル領域２３とソース電極９とがオーミック接続されていると、ダミーセンスウェル領域２３を介してセンスソース電極１９とソース電極９とが電気的に繋がることになり、両電極間に電流が流れてしまい、半導体装置１０１に流れる電流を正確に検出できなくなる可能性があるので、これを避けるためである。
以上の通り、本実施の形態１によれば、ダミーセンス領域６２において静電容量の低下を抑制しつつバイポーラ劣化を抑制できるため、ダミーセンス領域６２において所望の静電容量を確保しつつ、結晶欠陥の拡張による導通損失の増大を抑制できる。よって、半導体装置１０１の信頼性を向上させることができる。
＜変形例＞
次に、実施の形態１に係る半導体装置１０１の変形例を説明する。図９（ａ）は、実施の形態１の変形例に係るセンス領域６０の一部の断面を示す断面模式図である。図９（ａ）に示す構造は、ダミーセンスウェル領域２３を除き、図３（ａ）に示す構造と同様である。図９（ａ）の構造では、ゲート電極７の下方において、ダミーセンスウェル領域２３が間隔を空けずに設けられており、ドリフト層２がダミーセンスゲート絶縁膜２６と接していない。なお、半導体装置１０１の断面は、図９（ａ）に示すものに限られず、例えば図９（ｂ）に示すような構造であってもよい。
図１０は、図１に示すセンス領域６０及びその周辺部分の拡大図であって、センス領域６０内における各領域の配置パターンの一例を示す図である。なお、図１０においては、簡略化のために各ゲート絶縁膜、ゲート電極７、各層間絶縁膜、及びセンスソース電極１９などを取り除いた半導体層の上面を示している。また、図１０のＣ−Ｃ’断面が図９（ａ）に相当する。
図１０においては、活性センス領域６１及びダミーセンス領域６２を構成する単位セルが、ストライプ状（櫛形）に配置されている。活性センス領域６１において、ショットキー接合部１５は、センスウェル領域１３及びセンスソース領域１４に取り囲まれている。また、ダミーセンス領域６２において、ショットキー接合部２５は、ダミーセンスウェル領域２３に取り囲まれている。
図１１は、図１に示すセンス領域６０及びその周辺部分の拡大図であって、センス領域６０内における各領域の配置パターンの他の例を示す図である。なお、図１１においても、簡略化のために各ゲート絶縁膜、ゲート電極７、各層間絶縁膜、及びセンスソース電極１９などを取り除いた半導体層の上面を示している。また、図１１のＤ−Ｄ’断面が図９（ｂ）に相当する。
図１１においては、図１０と同様に、活性センス領域６１及びダミーセンス領域６２を構成する単位セルが、ストライプ状（櫛形）に配置されている。一方、図１０と異なり、活性センス領域６１において、センスウェル領域１３及びセンスソース領域１４は、ショットキー接合部１５に取り囲まれている。また、ダミーセンス領域６２において、ダミーセンスウェル領域２３は、ショットキー接合部２５に取り囲まれている。
図１２は、図１に示すセンス領域６０及びその周辺部分の拡大図であって、センス領域６０内における各領域の配置パターンの他の例を示す図である。なお、図１２においても、簡略化のために各ゲート絶縁膜、ゲート電極７、各層間絶縁膜、及びセンスソース電極１９などを取り除いた半導体層の上面を示している。また、図１２のＣ−Ｃ’断面が図９（ａ）に相当する。
図１２においては、活性センス領域６１及びダミーセンス領域６２を構成する単位セルが、格子形状に配置されている。活性センス領域６１において、ショットキー接合部１５は、センスウェル領域１３及びセンスソース領域１４に取り囲まれている。また、ダミーセンス領域６２において、ショットキー接合部２５は、ダミーセンスウェル領域２３に取り囲まれている。
図１０〜図１２において、ショットキー接合部２５は、ダミーセンス領域６２内において周期的に設けられている。また、図１０及び図１２において、ショットキー接合部２５は、ダミーセンス領域６２内において分散するように複数箇所に設けられている。
変形例の構造では、図１０〜図１２に示されるように、ゲート電極７と対向するダミーセンスウェル領域２３の面積が、図４〜図７に示した構造よりも大きい。すなわち、ゲート電極７と対向するダミーセンスウェル領域２３の面積を広げることができるため、センスソース電極１９とゲート電極７との間の単位面積当たりの静電容量をさらに増加させることができる。
変形例に係る図１０〜図１２においても、図４〜図７と同様に、ＳＢＤ（ショットキー接合部２５）が、平面視において、図９に示す対向領域ＦＡと交互に繰り返し設けられている。そのため、ダミーセンス領域６２における静電容量の低下を抑制しつつ、バイポーラ劣化を抑制できる。その他、図４〜図７に示す構造の場合と同様の効果を得ることができる。
なお、上記においては、センス領域６０内における各領域の配置パターンとして、実施の形態１やその変形例である図４〜図７、図１０〜図１２について説明したが、これらに限られるものではない。例えば、各配置パターンにおいて、単位セルの個数はいくつであってもよい。また、配置パターンは、これらと同様の他の配置パターンであってもよい。例えば、図６や図１２に示す格子形状の単位セルが列ごとに互いにずれて配置されたような形状や、六角形状の単位セルが複数並んだハチの巣形状などであってもよい。
また、各領域の配置パターンは、図４〜図７、図１０〜図１２のような周期的な構造にも限られない。例えば、ドリフト層２とセンスソース電極１９との接続部分をすべてショットキー接合させるのではなく、ＳＢＤを一つ置きに配置するようにしたり、一つ置きと二つ置きとを混在させて変則的なパターンとしたりなど、種々のものが考えられる。このような配置パターンであっても、ＳＢＤと対向領域ＦＡとがダミーセンス領域内６２内に混在して設けられたり、ＳＢＤと対向領域ＦＡとが交互に繰り返し設けられたりすることで、上述のような効果を得ることができる。
なお、本実施の形態においては、図２に示すように、ゲート電極７の下方であってウェル領域３の間には、ドリフト層２がゲート絶縁膜６と接するように設けられている。また、図３や図９に示すように、ゲート電極７の下方であってセンスウェル領域１３の間には、ドリフト層２がセンスゲート絶縁膜１６と接するように設けられている。ウェル領域の間であってゲート絶縁膜と接するドリフト層２からなる領域は、ＪＦＥＴ領域などと呼称される。実施の形態１の半導体装置１０１において、これらのＪＦＥＴ領域は、ドリフト層２と同じｎ型で、ドリフト層２と同じ不純物濃度を有するものとしている。ＪＦＥＴ領域の不純物濃度は、これに限られず、ドリフト層２のｎ型不純物濃度よりも高くなるように設定してもよい。
実施の形態２．
図１３は、実施の形態２に係る半導体装置２０１のセンス領域６０の一部の断面を示す断面模式図である。実施の形態２の半導体装置２０１は、実施の形態１の半導体装置１０１と異なり、ダミーセンスソース領域２４を有する。ダミーセンスソース領域２４は、ダミーセンスウェル領域２３の表層に選択的に形成されたｎ型の領域である。ダミーセンスソース領域２４は、センスソース電極１９とオーミック接続している。ダミーセンスソース領域２４は、ダミーセンスゲート絶縁膜２６に面しており、ダミーセンスゲート絶縁膜２６を介してゲート電極７と対向する。その他の構成は、実施の形態１の半導体装置１０１と同様である。
なお、以下において、センスソース領域１４及びダミーセンスソース領域２４のことや、これにソース領域４を含めて各ソース領域などと称することがある。
次に、半導体装置２０１の製造方法について説明する。ダミーセンスソース領域２４は、実施の形態１で説明した半導体装置１０１の製造方法において、ソース領域４及びセンスソース領域１４を形成するのと同時に、同じ方法を用いて形成することができる。なお、ダミーセンスソース領域２４は、ソース領域４及びセンスソース領域１４を形成する工程とは別の工程で形成してもよい。その他の部分については、半導体装置１０１と同様にして製造することができる。
実施の形態２の半導体装置２０１は、ダミーセンス領域６２において、ゲート電極７の下に配置されたダミーセンスソース領域２４を備えている。これにより、センスソース電極１９とゲート電極７との間に形成されるキャパシタの静電容量が増加する。静電容量は、おおよそ、ダミーセンスソース領域２４を配置した領域にチャネルが形成された程度に増加する。この静電容量は、ゲート電位の変化に対して大きく変動しないため、ダミーセンス領域６２における静電容量を安定して確保することができる。
次に、実施の形態２に係る半導体装置２０１の変形例を説明する。図１４は、実施の形態２の変形例に係るセンス領域６０の一部の断面を示す断面模式図である。図１３の構造では、ゲート電極７の下方であってダミーセンスソース領域２４の間には、ダミーセンスウェル領域２３がセンスゲート絶縁膜１６と接するように設けられていた。これに対し、図１４の構造では、ゲート電極７の下方において、ダミーセンスソース領域２４が間隔を空けずに設けられており、ダミーセンスウェル領域２３がダミーセンスゲート絶縁膜２６と接していない。すなわち、図１４の構造では、対向領域ＦＡにおいて、ダミーセンスゲート絶縁膜２６を介してゲート電極７と対向する位置には、ダミーセンスソース領域２４が設けられており、ダミーセンスウェル領域２３は、ダミーセンスゲート絶縁膜２６と接していない。その他の部分については、図１３に示す構造と同様である。
変形例の構造では、図１４に示されるように、ダミーセンスゲート絶縁膜２６を介してゲート電極７と接する部分をダミーセンスソース領域２４で埋めている。そのため、変形例の構造は、ダミーセンスソース領域２４の面積が図１３の構造よりも大きい。したがって、センスソース電極１９とゲート電極７との間における単位面積当たりの静電容量をさらに増加させることができる。
なお、実施の形態２の半導体装置２０１やその変形例においても、実施の形態１において説明したのと同様の効果を得ることができる。
実施の形態３．
図１５は、実施の形態３に係る半導体装置３０１の境界領域７０の断面を示す断面模式図である。半導体装置３０１は、図１５に示すように、半導体装置１０１または半導体装置２０１の構成に加えて、境界領域７０に設けられたソース電極間領域３１、境界ウェル領域３３、及びショットキー接合部３５をさらに備える。
境界領域７０において、ソース電極９とセンスソース電極１９とは分離されており、ソース電極９とセンスソース電極１９との間には、ソース電極間領域３１が形成されている。ソース電極間領域３１の下方であってドリフト層２の表層には、ｐ型の境界ウェル領域３３が設けられている。境界ウェル領域３３は、複数の領域に分かれて形成されていてもよい。
実施の形態３の半導体装置３０１において、境界ウェル領域３３は、ウェル領域３、センスウェル領域１３、及びダミーセンスウェル領域２３のいずれとも接続されていない。また、境界ウェル領域３３は、ソース電極９及びセンスソース電極１９とオーミック接続されておらず、ショットキー接続している。境界ウェル領域３３とソース電極９及びセンスソース電極１９とが接する部分には、それぞれショットキー接合部３５が形成されている。ショットキー接合部３５は、複数箇所に形成されていてもよい。その他の構成は、半導体装置１０１または半導体装置２０１と同様である。
次に、半導体装置３０１の製造方法について説明する。境界ウェル領域３３は、実施の形態１で説明した半導体装置１０１の製造方法において、ウェル領域３及びセンスウェル領域１３を形成するのと同時に、同じ方法を用いて形成することができる。なお、境界ウェル領域３３は、ウェル領域３及びセンスウェル領域１３を形成する工程とは別の工程で形成してもよい。
ソース電極９及びセンスソース電極１９は、層間絶縁膜８、センス層間絶縁膜１８、及びダミーセンス層間絶縁膜２８の上にソース電極９及びセンスソース電極１９のもととなる金属材料を形成した後、リフトオフやウェットエッチングによりパターニングすることで、それぞれ離間して形成される。このとき、ソース電極９とセンスソース電極１９との間には、ソース電極間領域３１が形成される。
ソース電極９は、境界ウェル領域３３とショットキー接触により接続し、センスソース電極１９は、境界ウェル領域３３とショットキー接触により接続する。これにより、ソース電極９と境界ウェル領域３３とが接する部分、及びセンスソース電極１９と境界ウェル領域３３とが接する部分にショットキー接合部３５が形成される。その他の部分については、半導体装置１０１と同様にして製造することができる。
境界領域７０は、半導体装置にセンス領域６０を設ける場合に必ず必要となる領域である。これは、ソース電極９とセンスソース電極１９とを分離する必要があるためである。ソース電極９とセンスソース電極１９との分離は、上記の通り、リフトオフやウェットエッチングによって行われる。そのため、ソース電極間領域３１は、プロセスばらつきを考慮して、比較的大きな面積に設計される。
一方、ドリフト層２が半導体層の表面に露出している面積が広すぎる場合、半導体層の表面に高電界が印加されて放電する可能性がある。そのため、ソース電極間領域３１の下方には、境界ウェル領域３３を配置する必要がある。なお、上記放電の発生を防止できれば十分なため、境界領域７０において半導体層の表面を境界ウェル領域３３で埋めつくすことまでは必ずしも必要でない。
しかし、境界領域７０においては、ソース電極９またはセンスソース電極１９が設けられていないため、ソース電極間領域３１にＳＢＤを設けることができない。ここで、境界領域７０において、最寄りのＳＢＤ（図１５におけるショットキー接合部５またはショットキー接合部２５）までの距離が最も遠いｐｎ接合（境界ウェル領域３３とドリフト層２とが接する部分）と、その最寄りのＳＢＤと、の間の距離を距離ｚと定義する。このとき、距離ｚは比較的大きな値となり、境界ウェル領域３３とドリフト層２とから構成されるｐｎダイオードが通電してしまう可能性がある。また、半導体装置全体の面積に対する境界ウェル領域３３の面積の割合は比較的大きいため、素子がバイポーラ劣化してしまう確率も比較的高い。
そこで、実施の形態３の半導体装置３０１は、図１５に示すように、境界ウェル領域３３が、各ウェル領域と接続されず、かつ各ソース電極とオーミック接続されないようにしている。すなわち、境界ウェル領域３３は、各ウェル領域及び各ソース電極からフローティングになっている。したがって、境界ウェル領域３３とドリフト層２とから構成されるｐｎダイオードのバイポーラ通電を防止できる。
なお、図１５に示すように、境界ウェル領域３３に隣接するウェル領域３及びダミーセンスウェル領域２３のうち、境界ウェル領域３３に近い側の表層には、チャネルが形成されない。言い換えると、境界ウェル領域３３に接する位置には、ＪＦＥＴ領域が形成されない。このように、境界ウェル領域３３付近を順方向電流が流れないことが好ましい。境界ウェル領域３３は、フローティングであるため電位が不安定であり、周辺の電気抵抗が変化しやすい。そのため、境界ウェル領域３３に順方向電流が流れないようにすることで、素子特性を安定させることができる。
実施の形態４．
図１６は、実施の形態４に係る半導体装置４０１の境界領域７０の断面を示す断面模式図である。半導体装置４０１は、図１６に示すように、半導体装置１０１または半導体装置２０１の構成に加えて、境界領域７０に設けられたソース電極間領域３１、境界ウェル領域３３、及び絶縁膜３８をさらに備える。実施の形態３の半導体装置３０１とは異なる点として、ショットキー接合部３５を形成する代わりに絶縁膜３８を追加したものと言うことができる。
境界領域７０において、絶縁膜３８は、境界ウェル領域３３及びドリフト層２の上に、境界ウェル領域３３を覆うように形成されている。絶縁膜３８は、境界ウェル領域３３とソース電極９との間、及び境界ウェル領域３３とセンスソース電極１９との間に形成されている。境界ウェル領域３３は、ソース電極９及びセンスソース電極１９とショットキー接続されるのではなく、絶縁膜３８によって分離される構造となっている。
次に、半導体装置４０１の製造方法について説明する。絶縁膜３８は、実施の形態１で説明した半導体装置１０１の製造方法において、ゲート電極７の上に各層間絶縁膜のもととなる絶縁膜を形成した後、層間絶縁膜８、センス層間絶縁膜１８、及びダミーセンス層間絶縁膜２８を形成するべく選択的に除去する際に、境界ウェル領域３３上に絶縁膜を残すことにより形成することができる。また、絶縁膜３８は、活性化アニール後かつソース電極９及びセンスソース電極１９を形成するより前に、別途半導体層上にＣＶＤ法などによって絶縁膜を堆積した後、パターニングすることにより形成してもよい。その他の部分については、半導体装置１０１と同様にして製造することができる。
実施の形態４の半導体装置４０１は、絶縁膜３８が、境界ウェル領域３３とソース電極９との間、及び境界ウェル領域３３とセンスソース電極１９との間に形成されている。そのため、半導体装置３０１と比較して、境界ウェル領域３３と、ソース電極９及びセンスソース電極１９と、がより電気的に分離されている。したがって、境界ウェル領域３３とドリフト層２とから構成されるｐｎダイオードにおいて、バイポーラ通電の抑制効果を高めることができる。
実施の形態５．
図１７は、実施の形態５に係る半導体装置５０１のセンス領域６０の一部の断面を示す断面模式図である。実施の形態５の半導体装置５０１は、実施の形態１の半導体装置１０１とはＳＢＤの形成位置やゲート構造の形成方法などが異なる。その他の構成は、実施の形態１の半導体装置１０１と同様である。
半導体装置５０１は、図１７に示すように、活性センス領域６１において、半導体層の表層であってセンスウェル領域１３及びセンスソース領域１４の間に、半導体層の表面からセンスウェル領域１３及びセンスソース領域１４を貫通してドリフト層２に達する溝（第１の溝）４１が形成されている。また、ダミーセンス領域６２において、半導体層の表層であってダミーセンスウェル領域２３の間に、半導体層の表面からダミーセンスウェル領域２３を貫通してドリフト層２に達する溝（第１の溝）４１が形成されている。これらの溝４１内には、センスソース電極１９が設けられている。半導体装置５０１は、溝４１の底面または側面のうち少なくとも一方において、センスソース電極１９がドリフト層２とショットキー接続されている。すなわち、溝４１の底面または側面のうち少なくとも一方において、センスソース電極１９とドリフト層２とが対向する部分にはＳＢＤが形成されている。
また、活性センス領域６１において、センスゲート絶縁膜１６及びゲート電極７は、半導体層の表面からセンスウェル領域１３及びセンスソース領域１４を貫通してドリフト層２に達する溝内に設けられている。センスゲート絶縁膜１６は、溝の側面においてセンスウェル領域１３及びセンスソース領域１４と接している。ゲート電極７は、センスゲート絶縁膜１６を介してセンスウェル領域１３及びセンスソース領域１４と対向する。
次に、半導体装置５０１の製造方法について説明する。実施の形態１で説明した半導体装置１０１の製造方法において、ドリフト層２上に各ウェル領域及び各ソース領域を形成した後、パターニングしたエッチングマスクを用いて、半導体層の表面を選択的にエッチングすることにより、センスウェル領域１３及びセンスソース領域１４を貫通してドリフト層２に達する溝を形成する。その後、活性センス領域６１において、この溝の底面及び側面にセンスゲート絶縁膜１６を形成し、溝の内部を充填するようにゲート電極７を形成する。
また、ドリフト層２上に各ウェル領域及び各ソース領域を形成した後、パターニングしたエッチングマスクを用いて、半導体層の表面を選択的にエッチングすることにより、上記の溝４１を形成する。各層間絶縁膜を形成した後、活性センス領域６１及びダミーセンス領域６２において、溝４１の内部に、この溝を埋め込むようにセンスソース電極１９を形成する。センスソース電極１９は、各ウェル領域及び各ソース領域とオーミック接触により接続し、ドリフト層２とはショットキー接触により接続する。これにより、センスソース電極１９とドリフト層２とが接する部分にショットキー接合部１５及びショットキー接合部２５が形成される。その他の部分については、半導体装置１０１と同様にして製造することができる。
実施の形態５の半導体装置５０１は、溝４１内においてセンスソース電極１９とドリフト層２とが接する部分にＳＢＤ（ショットキー接合部１５またはショットキー接合部２５）が形成される。一方、実施の形態１の半導体装置１０１において、ＳＢＤは各ウェル領域に挟まれた位置に形成されていた。そのため、半導体装置５０１は、半導体装置１０１と比較して、センスソース電極１９からＳＢＤを介してドレイン電極１０に至る経路の抵抗が低くなっている。したがって、各ウェル領域とドリフト層２とから構成されるｐｎダイオードにおいて、バイポーラ通電の抑制効果を高めることができる。
なお、半導体装置５０１は、実施の形態１の半導体装置１０１と比較して、溝４１を形成する工程が増えるというデメリットがある。しかし、図１７において説明したように、活性センス領域６１においてＭＯＳＦＥＴ構造を形成する部分を、いわゆるトレンチ型にする場合、これらの溝を溝４１と同時に形成するようにしてもよく、このようにすることで工程増加のデメリットを実質的になくすことができる。また、トレンチ型にすることにより、半導体装置１０１のようないわゆるプレーナー型と比較して、オン抵抗を下げることができ、メリットを増加させることができる。
＜変形例＞
次に、実施の形態５に係る半導体装置５０１の変形例を説明する。図１８は、実施の形態５の変形例に係るセンス領域６０の一部の断面を示す断面模式図である。図１８に示す構造では、ダミーセンス領域６２において、ダミーセンスゲート絶縁膜２６及びゲート電極７は、半導体層の表面からダミーセンスウェル領域２３を貫通してドリフト層２に達する溝（第２の溝）内に設けられている。ダミーセンスゲート絶縁膜２６は、溝の側面においてダミーセンスウェル領域２３と接している。ゲート電極７は、この溝の側面において、ダミーセンスゲート絶縁膜２６を介してダミーセンスウェル領域２３と対向する。その他の構成は、図１７に示す構造と同様である。
図１８に示す構造では、活性センス領域６１だけでなくダミーセンス領域６２の構造もトレンチ型にしている。ダミーセンス領域６２におけるトレンチ型のゲート構造は、活性センス領域６１におけるトレンチ型のゲート構造の形成方法と同様にして、同時または異なるタイミングで形成できる。
図１８に示す構造は、センスソース電極１９とゲート電極７との間に形成されるキャパシタを溝内に作りこむことができるため、図１７に示す構造と比較して、単位面積当たりの静電容量を増加させることができる。
図１９は、実施の形態５の他の変形例に係るセンス領域６０の一部の断面を示す断面模式図である。図１９に示す構造では、図１８に示す構造に加えて、ダミーセンス領域６２内において実施の形態２で説明したのと同様のｎ型のダミーセンスソース領域２４を形成している。ダミーセンスソース領域２４は、ダミーセンスウェル領域２３の表層に選択的に形成されており、センスソース電極１９とオーミック接続している。また、ダミーセンス領域６２において、ダミーセンスゲート絶縁膜２６及びゲート電極７は、半導体層の表面からダミーセンスソース領域２４を貫通してダミーセンスウェル領域２３に達する溝（第２の溝）内に設けられている。
図１９の構造では、対向領域ＦＡにおいて、ダミーセンスゲート絶縁膜２６を介してゲート電極７と対向する位置には、ダミーセンスソース領域２４が存在しており、図１８に示す構造と比較して、単位面積当たりの静電容量を増加させることができる。
なお、図１９に示す構造において、ダミーセンスゲート絶縁膜２６及びゲート電極７が形成される溝の深さは、ドリフト層２の厚み方向において、ダミーセンスウェル領域２３が形成される深さ以下にしている。そのため、ダミーセンスゲート絶縁膜２６は、溝の底面及び側面においてドリフト層２と接さない。このため、ダミーセンスソース領域２４を設けてもダミーセンス領域６２において順方向電流は流れず、センス領域６０における損失を増加させない。
なお、上記においては、溝４１を形成してその内部にセンスソース電極１９を埋め込む構造に加えて、活性センス領域６１やダミーセンス領域６２のゲート構造をトレンチ型にすることについて説明したが、これに限られるものではない。例えば、溝４１を形成する構造を採用することなく、実施の形態１から実施の形態４で説明した構造において、活性センス領域６１とダミーセンス領域６２のうちいずれか一方または両方にトレンチ型のゲート構造を採用することとしてもよい。また、メイン領域５０において、溝を形成してその内部にソース電極９を埋め込む構造を採用したり、トレンチ型のゲート構造を採用したりしてもよい。
また、トレンチ型のゲート構造を構成する各単位セルや溝４１は、ストライプ状（櫛形）に配置されてもよいし、格子形状に配置されてもよく、その配置形状を問わない。
実施の形態６．
本実施の形態は、上述した実施の形態１から５のいずれかにかかる半導体装置を電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態６として、三相のインバータに本開示を適用した場合について説明する。
図２０は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図２０に示す電力変換システムは、電源７００、電力変換装置８００、負荷９００から構成される。電源７００は、直流電源であり、電力変換装置８００に直流電力を供給する。電源７００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源７００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置８００は、電源７００と負荷９００の間に接続された三相のインバータであり、電源７００から供給された直流電力を交流電力に変換し、負荷９００に交流電力を供給する。電力変換装置８００は、図２０に示すように、入力される直流電力を交流電力に変換して出力する主変換回路８０１と、主変換回路８０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路８０２と、駆動回路８０２を制御する制御信号を駆動回路８０２に出力する制御回路８０３とを備えている。
負荷９００は、電力変換装置８００から供給された交流電力によって駆動される三相の電動機である。なお、負荷９００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置８００の詳細を説明する。主変換回路８０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源７００から供給される直流電力を交流電力に変換し、負荷９００に供給する。主変換回路８０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路８０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路８０１の各スイッチング素子と各還流ダイオードの少なくともいずれかに、上述した実施の形態１から５のいずれかにかかる半導体装置を適用する。このうち、メイン領域５０に配置されたＭＯＳＦＥＴ構造をスイッチング素子として、メイン領域５０に配置されたＳＢＤを還流ダイオードとして、それぞれ使用できる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路８０１の３つの出力端子は、負荷９００に接続される。
なお、実施の形態１から５にかかる半導体装置は、スイッチング素子と還流ダイオードが１つのチップ内に内蔵された一体構造となっている。そのため、主変換回路８０１のスイッチング素子としてメイン領域５０に配置されたＭＯＳＦＥＴ構造を用い、還流ダイオードとしてメイン領域５０に配置されたＳＢＤを用いることで、スイッチング素子と還流ダイオードが別個に形成された異なる２つ以上のチップを用いるときと比較して、実装面積を縮小できる。
駆動回路８０２は、主変換回路８０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路８０１のスイッチング素子のゲート電極に供給する。具体的には、後述する制御回路８０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子のゲート電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路８０３は、負荷９００に所望の電力が供給されるよう主変換回路８０１のスイッチング素子を制御する。具体的には、負荷９００に供給すべき電力に基づいて主変換回路８０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路８０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路８０２に制御指令（制御信号）を出力する。駆動回路８０２は、この制御信号に従い、各スイッチング素子のゲート電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路８０１のスイッチング素子として実施の形態１から５のいずれかにかかる半導体装置を適用するため、静電容量の低下やバイポーラ劣化が抑制された信頼性の高い半導体装置の使用により、電力変換装置の信頼性向上を実現することができる。
本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。
また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
＜最後に＞
以上説明した本開示に係る実施の形態１〜６においては、半導体材料が炭化珪素である場合について説明したが、その他の半導体材料を用いてもよい。すなわち、半導体基板１、ドリフト層２、各ウェル領域、及び各ソース領域を含む半導体層は、その他の半導体材料から構成することができる。その他の半導体材料としては、例えば、シリコンと比べてバンドギャップが広い、いわゆるワイドバンドギャップ半導体が挙げられる。炭化珪素以外のワイドバンドギャップ半導体としては、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、酸化ガリウム、ダイヤモンドなどが挙げられる。これらのワイドバンドギャップ半導体を用いた場合であっても同様の効果を得ることができる。
上記の実施の形態では、メイン領域５０やセンス領域６０にＳＢＤを設ける例について説明したが、これに限られるものではない。ＳＢＤを設ける代わりに、ｐ型のウェル領域上に、ソース領域とドリフト層とを接続するようにｎ型のチャネルダイオードを形成してもよい。チャネルダイオードは、しきい値電圧以下のゲート電圧にてユニポーラ型のダイオードとして動作し、かつ、ｐ型のウェル領域とｎ型のドリフト層とから構成されるｐｎダイオードの動作電圧よりも立ち上がり電圧が低くなるように、その不純物濃度及び厚さを設計する。チャネルダイオードは、順方向電流は流さずに還流電流だけを流す、一方向のみに通電可能なユニポーラ型のダイオードとして機能する。このように、還流動作時においてＭＯＳＦＥＴのウェル領域上に形成したチャネルダイオードに逆通電させる場合でも、ＳＢＤを設ける場合と同様の効果を得ることができる。
なお、本明細書で説明した上記の各実施の形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件等について記載している場合があるが、これらは全ての局面において例示であって、各実施の形態が記載されたものに限られることはない。よって、例示されていない無数の変形例が、各実施の形態の範囲内において想定される。例えば、任意の構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
また、矛盾が生じない限り、上記各実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていても良い。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物で構成される場合、及び１つの構成要素がある構造物の一部に対応する場合を含む。
また、本明細書における説明は、何れも、従来技術であると認めるものではない。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 半導体基板、２ ドリフト層、３ ウェル領域、４ ソース領域、５ ショットキー接合部、６ ゲート絶縁膜、７ ゲート電極、８ 層間絶縁膜、９ ソース電極、１０ ドレイン電極、１３ センスウェル領域、１４ センスソース領域、１５ ショットキー接合部、１６ センスゲート絶縁膜、１８ センス層間絶縁膜、１９ センスソース電極、２３ ダミーセンスウェル領域、２４ ダミーセンスソース領域、２５ ショットキー接合部、２６ ダミーセンスゲート絶縁膜、２８ ダミーセンス層間絶縁膜、３１ ソース電極間領域、３３ 境界ウェル領域、３５ ショットキー接合部、３８ 絶縁膜、４１ 溝、５０ メイン領域、６０ センス領域、６１ 活性センス領域、６２ ダミーセンス領域、７０ 境界領域、１０１ 半導体装置、２０１ 半導体装置、３０１ 半導体装置、４０１ 半導体装置、５０１ 半導体装置、電源７００、電力変換装置８００、主変換回路８０１、駆動回路８０２、制御回路８０３、負荷９００

Claims (24)

  1. 第１主面及び前記第１主面に対向する第２主面を有する半導体層と、前記第１主面側に設けられたソース電極と、前記第２主面側に設けられたドレイン電極と、を備え、ゲート電極に印加する電圧により前記ソース電極と前記ドレイン電極との間に流れる電流を制御する半導体装置であって、
    前記ソース電極とは別体に設けられ、前記半導体層の前記第１主面側に設けられたセンスソース電極と、
    前記半導体層の主要部を構成する第１導電型のドリフト層と、
    前記ドリフト層の表層に選択的に設けられ、前記センスソース電極に電気的に接続された第２導電型のセンスウェル領域と、
    前記センスウェル領域の表層に選択的に設けられ、前記センスソース電極に電気的に接続された第１導電型のセンスソース領域と、
    前記センスウェル領域とは別に前記ドリフト層の表層に選択的に設けられ、前記センスソース電極に電気的に接続された、チャネルが形成されない第２導電型のダミーセンスウェル領域と、
    前記ダミーセンスウェル領域と前記ゲート電極との間に設けられたゲート絶縁膜と、
    前記センスソース電極と前記ドリフト層との間に設けられ、前記センスウェル領域または前記ダミーセンスウェル領域と前記ドリフト層とから構成されるｐｎダイオードの動作電圧よりも立ち上がり電圧が低く、前記センスソース電極から前記ドレイン電極に向けて流れる電流を通電可能なダイオードと、
    を備え、
    前記ダミーセンスウェル領域と前記ダイオードとが配置されるダミーセンス領域内において、前記ダイオードは、前記ダミーセンスウェル領域が前記ゲート絶縁膜を介して前記ゲート電極に対向する領域である対向領域と混在するように設けられる、
    半導体装置。
  2. 前記ダイオードは、平面視において、前記対向領域と交互に繰り返し設けられる、
    請求項１に記載の半導体装置。
  3. 前記センスウェル領域が配置される活性センス領域と、前記ダミーセンス領域と、を含むセンス領域と、
    前記センス領域とは異なる領域であるメイン領域と、
    を備え、
    前記メイン領域は、
    前記ドリフト層の表層に選択的に設けられ、前記ソース電極に電気的に接続された第２導電型のウェル領域と、
    前記ウェル領域の表層に選択的に設けられ、前記ソース電極に電気的に接続された第１導電型のソース領域と、
    前記ソース電極と前記ドリフト層との間に設けられ、前記ウェル領域と前記ドリフト層とから構成されるｐｎダイオードの動作電圧よりも立ち上がり電圧が低く、前記ソース電極から前記ドレイン電極に向けて流れる電流を通電可能な第２ダイオードと、
    を有し、
    前記ダイオードは、前記メイン領域における前記第２ダイオードの配置間隔の２倍以下となるように前記ダミーセンス領域内に配置される、
    請求項１または２に記載の半導体装置。
  4. 前記ダイオードは、前記ダミーセンス領域内において１μｍ以上１００μｍ以下の間隔で配置される、
    請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記センスウェル領域が配置される活性センス領域と、前記ダミーセンス領域と、を含むセンス領域と、
    前記センス領域とは異なる領域であって前記センス領域の周囲に設けられる境界領域と、
    を備え、
    前記ダイオードと前記対向領域とは、前記境界領域から前記活性センス領域に向かう方向に交互に繰り返し設けられる、
    請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記ダイオードは、前記ダミーセンス領域内において周期的に設けられる、
    請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記ダミーセンス領域内において、前記ダイオードから最も遠いｐｎ接合と前記ダイオードとの間の距離は、前記ダイオードの配置間隔の半分以下である
    請求項１から５のいずれか１項に記載の半導体装置。
  8. 前記対向領域において、前記ゲート絶縁膜を介して前記ゲート電極と対向する位置に前記ドリフト層が設けられていない、
    請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記ダミーセンスウェル領域の表層に選択的に設けられ、前記センスソース電極に電気的に接続され、前記ゲート絶縁膜を介して前記ゲート電極と対向する第１導電型のダミーセンスソース領域をさらに備える、
    請求項８に記載の半導体装置。
  10. 前記対向領域において、前記ゲート絶縁膜を介して前記ゲート電極と対向する位置には前記ダミーセンスソース領域が設けられており、前記ダミーセンスウェル領域は、前記ゲート絶縁膜と接していない、
    請求項９に記載の半導体装置。
  11. 前記センスウェル領域は、平面視において、ひとかたまりに設けられる、
    請求項１から１０のいずれか１項に記載の半導体装置。
  12. 前記ダミーセンスウェル領域は、前記ソース電極とオーミック接続されていない、
    請求項１から１１のいずれか１項に記載の半導体装置。
  13. 前記ソース電極と前記センスソース電極との間であって前記ドリフト層の表層に設けられた第２導電型の境界ウェル領域をさらに備え、
    前記境界ウェル領域は、前記ソース電極及び前記センスソース電極とオーミック接続されておらず、前記センスウェル領域、及び前記ダミーセンスウェル領域のいずれとも接続されていない、
    請求項１から１２のいずれか１項に記載の半導体装置。
  14. 前記境界ウェル領域は、前記ソース電極及び前記センスソース電極とショットキー接続する、
    請求項１３に記載の半導体装置。
  15. 前記境界ウェル領域と前記ソース電極との間、及び前記境界ウェル領域と前記センスソース電極との間に形成された絶縁膜をさらに備える、
    請求項１３に記載の半導体装置。
  16. 前記センスソース電極は、前記ダミーセンスウェル領域を貫通して前記ドリフト層に達する第１の溝内に設けられており、
    前記ダイオードは、前記第１の溝の底面または側面において、前記センスソース電極と前記ドリフト層とが対向する部分に形成されている、
    請求項１から１５のいずれか１項に記載の半導体装置。
  17. 前記ゲート絶縁膜及び前記ゲート電極は、前記半導体層の表面から前記ダミーセンスウェル領域へ貫通する第２の溝内に設けられており、
    前記ゲート電極は、前記第２の溝の底面または側面のうち少なくとも一方において、前記ゲート絶縁膜を介して前記ダミーセンスウェル領域と対向する、
    請求項１から１６のいずれか１項に記載の半導体装置。
  18. 前記第２の溝の深さは、前記ドリフト層の厚み方向において、前記ダミーセンスウェル領域の深さ以下である、
    請求項１７に記載の半導体装置。
  19. 前記ダミーセンスウェル領域の表層に設けられ、前記センスソース電極に電気的に接続された第１導電型のダミーセンスソース領域をさらに備え、
    前記ゲート絶縁膜及び前記ゲート電極は、前記ダミーセンスソース領域を貫通して前記ダミーセンスウェル領域に達する前記第２の溝内に設けられており、
    前記ゲート絶縁膜は、前記第２の溝の底面及び側面において前記ドリフト層と接しておらず、
    前記ゲート電極は、前記ゲート絶縁膜を介して前記ダミーセンスソース領域と対向する、
    請求項１７または１８に記載の半導体装置。
  20. 前記ダイオードは、前記センスソース電極と前記ドリフト層とがショットキー接合して形成されたショットキー接合部から構成される、
    請求項１から１９のいずれか１項に記載の半導体装置。
  21. 前記ダイオードは、前記ダミーセンスウェル領域上に形成された第１導電型のチャネルダイオードから構成される、
    請求項１から１９のいずれか１項に記載の半導体装置。
  22. 前記半導体層は、半導体材料としてワイドバンドギャップ半導体が用いられる、
    請求項１から２１のいずれか１項に記載の半導体装置。
  23. 第１導電型のドリフト層を有する半導体層と、
    前記半導体層の一方の主面側にソース電極及びゲート電極が設けられ、他方の主面側にドレイン電極が設けられたＭＯＳＦＥＴ構造を有するメイン領域と、
    前記メイン領域とは異なる領域であって、前記半導体層の前記一方の主面側に前記ソース電極とは別体に形成されるセンスソース電極が設けられたＭＯＳＦＥＴ構造を有するセンス領域と、
    前記センス領域内において、前記ドリフト層の表層に選択的に設けられた、チャネルが形成されない第２導電型のダミーセンスウェル領域と、
    前記ダミーセンスウェル領域と前記ゲート電極との間に設けられたゲート絶縁膜と、
    前記センスソース電極と前記ドリフト層との間に形成され、前記ダミーセンスウェル領域と前記ドリフト層とから構成されるｐｎダイオードの動作電圧よりも立ち上がり電圧が低く、前記センスソース電極から前記ドレイン電極に向けて流れる電流を通電可能なダイオードと、
    を備え、
    前記センス領域内において、前記ダイオードは、前記ダミーセンスウェル領域が前記ゲート絶縁膜を介して前記ゲート電極に対向する領域である対向領域と混在するように設けられる、
    半導体装置。
  24. 請求項１から２３のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備えた電力変換装置。
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