CN102473723A - 功率用半导体装置及其制造方法 - Google Patents
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Abstract
在高速地进行转换的功率用半导体装置中，由于转换时流过位移电流而产生高电压，有时如栅极绝缘膜那样的薄的绝缘膜的绝缘被破坏。本发明的半导体装置具备：第1导电型的半导体衬底(80)；形成于所述半导体衬底的第1主面的第1导电型的漂移层(70)；形成于所述漂移层的表层的一部分的第2导电型的第1阱区域(50)；在所述漂移层的表层的一部分处与所述第1阱区域隔开间隔地设置的从上面看到的面积比所述第1阱区域小的第2导电型的第2阱区域(51)；形成于所述第1阱区域的表层的杂质浓度比所述第1阱区域大的第1导电型的低电阻区域(55)；接触在所述第1阱区域的表面上而形成的栅极绝缘膜(32)；以及接触在所述栅极绝缘膜的表面上而形成的栅电极(21)。
Description
技术领域
本发明涉及一种碳化硅功率用半导体装置等的功率用半导体装置(power semiconductor device)。
背景技术
专利文献1所记载的功率用纵向型(vertical)金属-氧化膜-半导体场效应型晶体管(Metal Oxide Semiconductor Field EffectTransistor：MOSFET)等的功率用半导体装置如该文献的图1以及图2所示那样，在MOSFET的单元区域的周边部、即与栅极焊盘部相邻的区域配置有一列二极管。这种二极管的每一个在MOSFET从导通状态向截止状态进行转换(switching)时，吸收从该文献的图2所示的阱(well)以及P基极向漏极侧的N型半导体层内在正向偏置时注入的空穴。因此，该文献的上述的结构在MOSFET从正向偏置切换到反向偏置时，能够防止该文献的图3所示的寄生晶体管导通，能够防止大电流集中所致的元件的破坏。
这里，在该文献的上述结构中，如该图2所示那样，作为MOSFET的阱的P基极经由背栅(back gate)而电连接到源电极。
另外，已知如下方法：不使功率用半导体装置的面积大的P型扩散区域电连接到栅极、源极中的任一个，由此抑制绝缘破坏(例如，专利文献2)。
专利文献1：日本特开平5-198816号公报(图1～图3)
专利文献2：日本特开平4-363068号公报(图1)
发明内容
以下根据专利文献1的图2来说明本发明应解决的问题点。
在将专利文献1所记载的功率用半导体装置的MOSFET从导通状态转换到截止状态时，MOSFET的漏极电压、即漏电极的电压急剧上升，根据情况有时会达到几百V程度。于是，经由在P阱与N-漏极层之间存在的寄生电容，位移电流流入P阱内。只要是P阱或者与P阱同样地是P型的区域设置在N-漏极层中的地方，则不仅在MOSFET的阱中产生该位移电流，而且在二极管中也产生该位移电流。
关于这样产生的位移电流，在漏电极侧产生的位移电流原样地流过漏电极，但是在源电极侧产生的位移电流经由p阱或者P型的区域而流至源电极。此时，产生与阱或者P型的区域的电阻值和所流过的位移电流的值的乘积相当的电压，但是在阱或者P型的区域的电阻值大的情况下，所产生的电压的值变大。
在使用碳化硅来构成功率用半导体装置的情况下，有时无法充分降低p阱的电阻，另外，有时连接于该p阱的电极与p阱的接触电阻的值变大，由此所产生的电压变大。
特别是在功率用半导体装置的栅极焊盘下部的p阱等p阱的面积大的情况下，产生直至源电极为止的电阻变大的地方，在漏极电压V相对于时间t的变动即dV/dt大的情况下，所产生的电压进一步变大。
在如专利文献1所示那样的功率用半导体装置的情况下，源电极与场板(field plate)被电连接，因此在例如图2(C)所示的截面中，向栅极焊盘下的p阱内流入的位移电流在栅极焊盘下的p阱内从MOSFET单元方向流向与场板连接的接触孔，并经由场板流入源电极。
其结果，如专利文献1的图2(C)所示那样，如果在栅极焊盘下的p阱中在从接触孔离开的地方经由栅极绝缘膜设置有栅电极，则在MOSFET单元从导通状态刚刚切换到截止状态之后，成为接近0V的电压的栅电极与从接触孔离开的地方的栅极焊盘下的p阱之间的栅极绝缘膜被施以大的电场，有时栅极绝缘膜的绝缘被破坏。
本发明是为了解决这种问题而作出的，其目的在于提供一种具备高速地进行转换的MOSFET的功率用半导体装置，能够抑制转换时的栅电极与源电极之间的绝缘破坏的发生。
本发明的功率用半导体装置具备：第1导电型的半导体衬底；第1导电型的漂移层，形成于所述半导体衬底的第1主面；第2导电型的第1阱区域，形成于所述漂移层的表层的一部分；从上面看到的面积比所述第1阱区域小的第2导电型的第2阱区域，该第2阱区域与所述第1阱区域离开间隔地设置于所述漂移层的表层的一部分；第1导电型的低电阻区域，形成于所述第1阱区域的表层；栅极绝缘膜，接触在所述第1阱区域以及所述低电阻区域的表面上而形成；以及栅电极，接触在所述栅极绝缘膜的表面上而形成。
根据本发明的功率用半导体装置，在高速驱动功率用半导体装置的情况下也能够防止向栅极绝缘膜施加强度大的电场，抑制栅极绝缘膜的绝缘被破坏，能够实现更高速的转换动作。
附图说明
图1是示意性地示出本发明的实施方式1中的功率用半导体装置的平面图。
图2是示意性地示出本发明的实施方式1中的功率用半导体装置的一部分的平面图。
图3是示意性地示出本发明的实施方式1中的功率用半导体装置的一部分的平面图。
图4是示意性地示出本发明的实施方式1中的功率用半导体装置的一部分的平面图。
图5是示意性地示出本发明的实施方式1中的功率用半导体装置的一部分的截面图。
图6是用于说明本发明的实施方式1中的功率用半导体装置的制造工序的截面图。
图7是用于说明本发明的实施方式1中的功率用半导体装置的制造工序的截面图。
图8是用于说明本发明的实施方式1中的功率用半导体装置的制造工序的截面图。
图9是用于说明本发明的实施方式1中的功率用半导体装置的制造工序的截面图。
图10是用于说明本发明的实施方式1中的功率用半导体装置的制造工序的截面图。
图11是用于说明本发明的实施方式1中的功率用半导体装置的制造工序的截面图。
图12是用于说明本发明的实施方式1中的功率用半导体装置的制造工序的截面图。
图13是示意性地示出本发明的实施方式1中的功率用半导体装置的一部分的截面图。
图14是示意性地示出本发明的实施方式1中的功率用半导体装置的一部分的截面图。
图15是示意性地示出本发明的实施方式1中的功率用半导体装置的一部分的平面图。
图16是示意性地示出本发明的实施方式1中的功率用半导体装置的一部分的平面图。
图17是示意性地示出本发明的实施方式1中的功率用半导体装置的一部分的平面图。
图18是示意性地示出本发明的实施方式2中的功率用半导体装置的一部分的平面图。
图19是示意性地示出本发明的实施方式2中的功率用半导体装置的一部分的截面图。
图20是示意性地示出本发明的实施方式3中的功率用半导体装置的一部分的截面图。
图21是用于说明本发明的实施方式3中的功率用半导体装置的制造工序的截面图。
附图标记说明
10：源电极焊盘；11：栅电极焊盘；12：栅极指状物(gate finger)；21、22、23：栅电极；31：层间绝缘膜接触孔；32：栅极绝缘膜；33：场氧化膜；35：层间绝缘膜；40：阱接触孔；41：源极接触孔；51：第1阱区域；51：第2阱区域；52、53：p接触区域；55：低电阻区域；56：沟道外延层；58：n接触区域；60：源极区域；70：漂移层(drift layer)；80：衬底；90：漏电极；100：功率用半导体装置。
具体实施方式
(实施方式1)
在本发明的实施方式1中，使用纵向型的n沟道碳化硅MOSFET作为功率用半导体装置100的一个例子来进行说明。另外，将第1导电型设为n型、将第2导电型设为p型来进行说明。
图1是从上面示意性地观看本发明的实施方式1的功率用半导体装置100的平面图。在图1中，在功率用半导体装置100的上表面的中央部设置有源电极焊盘10，在源电极焊盘10的一方设置有栅电极焊盘11。以从栅电极焊盘11延伸而包围源电极焊盘10的方式设置有栅极指状物12。在源电极焊盘10与栅电极焊盘11以及栅极指状物12之间设置有间隙，以使相互不短路。
图2是将图1的栅电极焊盘11与栅极指状物12的连接部附近进行了放大的平面图，将图1的拐角部C1进行了放大。另外，图3以及图4是示意性地示出图2的源电极焊盘10以及栅电极焊盘11的下层的部分的结构的平面图。而且，在图5中示出将图2～图4所示的A-A’部分的截面示意性地进行了示出的截面图。
使用图2～图5来说明本实施方式中的功率用半导体装置100。
在图3中，在与图2的栅电极焊盘11以及栅极指状物12的下部相当的部分中，将未图示的层间绝缘膜夹在之间而在大致整个面设置有栅电极21、22，并离散地设置有作为没有层间绝缘膜的部分的层间绝缘膜接触孔31。
另外，在与图3的源电极焊盘10的下部相当的部分中，在大致整个面形成有未图示的层间绝缘膜，在与源电极焊盘10的外周部相当的部分中，在层间绝缘膜处离散地设置有阱接触孔40，在该源电极焊盘10的内侧部分，在层间绝缘膜处离散地设置有源极接触孔41。在与源电极焊盘10的下部相当的部分的没有阱接触孔40以及源极接触孔41的部分中，栅电极23以格子状形成在层间绝缘膜的下部，该栅电极23与栅电极焊盘11以及栅极指状物12的下部的栅电极21、22电连接。在栅电极焊盘11以及栅极指状物12的下部的层间绝缘膜、栅电极21、22的下层，在其大部分的区域中设置有未图示的场氧化膜，在源电极焊盘10的下部的层间绝缘膜、栅电极23的下层，在其大部分的区域中设置有未图示的栅极绝缘膜。栅极绝缘膜的厚度比场氧化膜薄，在图3中用虚线示出栅极绝缘膜与场氧化膜的边界、即栅极绝缘膜场氧化膜边界30。
图4是说明图2以及图3的主要由比栅极绝缘膜以及场氧化膜靠下层的碳化硅构成的区域的图。如图4所示，从场氧化膜的下层的区域到超过阱接触孔40的平面区域为止，设置有由碳化硅构成的p型的第1阱区域50。另外，在源极接触孔41中，对于各个源极接触孔41，在其中心部分设置有p型的第2阱区域51，并且以在平面上包围该第2阱区域51的方式设置有n型的源极区域60，而且在其外周设置有p型的第2阱区域51。中心和外周的第2阱区域51在源极区域60的下部连接。另外，与相邻的源极接触孔41对应的第2阱区域51彼此之间由n型的漂移层构成，该n型的漂移层由碳化硅构成。
另外，在第1阱区域50的内部设置有n型且低电阻的低电阻区域55。
接着，使用图5从截面方向说明图2～图4中所说明的结构。
在图5中，在n型且由低电阻的碳化硅构成的衬底80上，形成有n型的由碳化硅构成的漂移层70。在与设置有栅电极21的区域的漂移层70的表层部分大致对应的区域中，设置有p型的由碳化硅构成的第1阱区域50，在该第1阱区域50的内部的表层侧，设置有以使载流子的密度变得比第1阱区域50高的方式添加了杂质的低电阻且n型的低电阻区域55。
另外，在以设置有源极接触孔41的区域的下部的漂移层70的表层部分为中心的区域中，对于各个源极接触孔41，在其中心部分设置有由碳化硅构成的p型的第2阱区域51，并且以包围该第2阱区域51的方式设置有由碳化硅构成的低电阻且n型的源极区域60，而且在其外周侧设置有p型的第2阱区域51。
在与设置有源电极焊盘10的区域大致对应的碳化硅层的区域的上部，形成有由二氧化硅构成的栅极绝缘膜32。另外，在形成有栅极绝缘膜32的区域以外的与栅电极焊盘11以及栅极指状物12对应的区域的碳化硅层的区域的上部，形成有由二氧化硅构成的场氧化膜33。在场氧化膜33的上部的一部分中设置有栅电极21。
在第2阱区域51与栅极绝缘膜32接触的地方的栅极绝缘膜32的上部设置有栅电极23，并与设置在场氧化膜33上的栅电极21电连接。
在栅极绝缘膜32以及场氧化膜33、栅电极21、22、23的上部的大部分中形成有层间绝缘膜35，通过贯通层间绝缘膜35而设置的源极接触孔41，使第2阱区域51以及源极区域60与源电极焊盘10电连接。另外，通过贯通层间绝缘膜35而设置的阱接触孔40，使第1阱区域50与源电极焊盘10电连接。而且，通过贯通层间绝缘膜35而设置的层间绝缘膜接触孔31，使栅电极21与栅电极焊盘11电连接。
另外，在衬底80的背面侧形成有漏电极90。
这里，在经由阱接触孔40连接到源电极焊盘10的p型的第1阱区域50与经由衬底80连接到漏电极90的n型的漂移层70之间形成有二极管。另外，在纵向型的MOSFET中，能够根据栅极绝缘膜32上的栅电极23的电压，来控制在n型的源极区域60与n型的漂移层70之间由p型的第2阱区域51与栅极绝缘膜32接触的区域的导通。在本实施方式的功率用半导体装置中，在MOSFET的源极与漏极之间并联连接有二极管。
接着，使用图6～图12来说明本实施方式的功率用半导体装置的制造方法。
首先，如图6所示，在n型且低电阻的碳化硅的衬底80上通过化学气相沉积(Chemical Vapor Deposition：CVD)法来外延生长n型且1×1013cm-3～1×1018cm-3的杂质浓度、5～200μm的厚度的由碳化硅构成的漂移层70。接着，在没有形成第1阱区域50以及第2阱区域51的区域的漂移层70的表面形成了光致抗蚀剂的状态下，离子注入作为p型杂质的Al(铝)，如图7所示那样形成p型杂质浓度为1×1017cm-3～1×1019cm-3程度的第1阱区域50以及第2阱区域51。设第1阱区域50以及第2阱区域51的深度为不超过漂移层70的厚度的、0.5～3μm程度。
接着，在去除了先前的光致抗蚀剂之后，在没有形成源极区域60的区域的漂移层70的表面形成了另一光致抗蚀剂的状态下离子注入作为n型杂质的N(氮)，如图8所示那样形成n型杂质浓度为1×1018cm-3～1×1021cm-3程度的源极区域60。设源极区域60的深度比第2阱区域51的厚度浅。
接着，在去除了先前的光致抗蚀剂之后，在没有形成低电阻区域55的区域的漂移层70的表面形成了另一光致抗蚀剂的状态下离子注入作为n型杂质的N(氮)，如图9所示那样形成n型杂质浓度为1×1020cm-3～1×1021cm-3程度的低电阻区域55。低电阻区域55的厚度例如只要是1～500nm程度即可。
接着，在去除了该光致抗蚀剂之后，在氩(Ar)气体等惰性气体环境中进行1300～1900℃、30秒～1个小时的退火，使到此为止离子注入的N、Al活性化。
接着，在没有形成场氧化膜33的漂移层70等的碳化硅层的表面通过等离子体CVD法等而选择性地形成了氮化硅膜的状态下进行场氧化，由此形成由二氧化硅构成的场氧化膜33。接着，在去除了氮化硅膜之后，进行热氧化，由此在没有形成场氧化膜33的漂移层70的表面形成由二氧化硅构成的栅极绝缘膜32(图10)。
接着，使用CVD法、光刻技术等，如图11所示在规定的地方形成低电阻多晶硅材料的栅电极21～23。接着，通过CVD法，如图12所示形成由二氧化硅构成的层间绝缘膜35。接着，使用光刻技术、干蚀刻技术，去除成为层间绝缘膜接触孔31、阱接触孔40、源极接触孔41的地方的层间绝缘膜35。之后，通过溅射法而形成成为源电极焊盘10、栅电极焊盘11、栅极指状物12的Al合金等，通过光刻技术加工为规定的形状。另外，在衬底80的背面侧通过溅射法形成成为漏电极90的Al合金等。
这样，能够制造图5所示的功率用半导体装置。
根据本实施方式的功率用半导体装置，在位于栅电极焊盘11下方的第1阱区域50的表层设置有低电阻且n型的低电阻区域55，因此在MOSFET转换时、特别是MOSFET从导通状态切换到截止状态而使漏极电压急剧增加时，能够降低由于如下位移电流流过面积大的第1阱区域50以及阱接触孔40产生的电压，其中，该位移电流是在第1阱区域50与n型的漂移层70之间产生的耗尽层电容的蓄积在源电极焊盘10侧的电荷被释放而产生的电流。因而，能够抑制发生与第1阱区域50接触且在其上部设置有栅电极21的栅极绝缘膜32的绝缘破坏。因而，能够提高功率用半导体装置的可靠性。
此外，在本实施方式的功率用半导体装置中，虽然没有设置用于使源电极焊盘10与第1阱区域50、第2阱区域51之间的接触电阻降低的特别的结构，但是例如如图13所示，为了使源电极焊盘10与第1阱区域50、第2阱区域51之间的接触电阻降低，也可以在源极接触孔41的下部的第2阱区域51的表层例如设置p型杂质浓度为1×1021cm-3以上的低电阻的p接触区域52，并且在阱接触孔40的下部的第1阱区域50的表层例如设置p型杂质浓度为1×1021cm-3以上的低电阻的p接触区域53。
这样，通过设置低电阻的p接触区域52、53，由此降低从第1阱区域50、第2阱区域51至源电极焊盘10的电流路径的电阻，能够进一步降低位移电流流过时所产生的电压。
另外，在本实施方式的功率用半导体装置中，低电阻区域55没有与阱接触孔40直接连接，但是也可以如图14所示那样，使低电阻区域55连接到阱接触孔40。在这种情况下，设源电极焊盘10还欧姆连接(ohmic connect)到低电阻区域55。此时，与图14的结构的截面图对应的平面图例如如图15所示。
这样，通过使低电阻区域55与阱接触孔40直接接触，由此在MOSFET从截止状态变化为导通状态而使漏极电压增加时，第1阱区域50与n型的低电阻区域55之间的接合成为正向接合(forwardjunction)，截止时蓄积在耗尽层中的电荷容易从第1阱区域50流入低电阻区域55，能够进一步降低在第1阱区域50中产生的电压。
另外，低电阻区域55的形状从上面观看时无需是一体的。低电阻区域55是为了抑制从上面观看时在较大的面积的第1阱区域50中在平面方向上电流流过比较长的距离的时候所产生的电压而设置的区域。因而，低电阻区域55只要是能够抑制仅在第1阱区域50中使电流流过比较长的距离的配置，既可以如图16所示那样从上面观看时设置成格子状，另外也可以如图17所示那样从上面观看时设置成长条状。
在图16以及图17所示的功率用半导体装置中，能够有效地降低面积大的第1阱区域50的面内方向的电阻，能够降低位移电流流过时产生的电压。因而，转换时施加于栅极绝缘膜的电压下降，能够得到可靠性高的功率用半导体装置。
(实施方式2)
图18是示意性地示出本发明的实施方式2的功率用半导体装置的截面的截面图。在本实施方式中，除了设置有沟道外延层56之外与实施方式1相同，因此省略详细的说明。
在图18中，由n型且杂质浓度比较低的碳化硅构成的沟道外延层56设置在实施方式1中说明的由碳化硅构成的区域的上部。在沟道外延层56中添加有作为n型杂质的N，其浓度只要是5×1016cm-3～2×1017cm-3程度即可。另外，厚度只要是0.1～0.5μm程度即可。在实施方式1中说明的由碳化硅构成的区域的上部，在使用CVD装置外延生长到其下方的碳化硅区域之后，使用光刻技术、干蚀刻技术，而形成沟道外延层56。沟道外延层56主要只形成在成为沟道的区域中。
此外，也可以在形成沟道外延层56、且p接触区域52、53的上部被开口之后，形成p接触区域52、53。
在本实施方式中的功率用半导体装置中，能够降低从面积大的第1阱区域50至源电极焊盘10的电流路径的电阻，能够降低位移电流流过时所产生的电压。因而，能够降低在转换时施加于栅极绝缘膜的电压，能够得到可靠性高的功率用半导体装置。
此外，为了进一步降低从低电阻区域55经由阱接触孔40连接到源电极焊盘10的电流路径的电阻，也可以如图19所示那样，在阱接触孔40下部的低电阻区域55设置电阻率比低电阻区域55更低的n接触区域58。n接触区域58可以是由碳化硅构成、且具有1×1018cm-3～2×1020cm-3程度的作为n型杂质的N的区域等。
如图19所示，通过将n接触区域58设置在p接触区域53与低电阻区域55之间，能够降低低电阻区域55与10源电极焊盘之间的电阻，能够进一步降低由于流过位移电流而产生的电压。
(实施方式3)
图20是示意性地示出本发明的实施方式4的功率用半导体装置的截面的截面图。本实施方式的功率用半导体装置除了低电阻区域55和源极区域60的厚度与杂质浓度相同的点以外，与实施方式1相同，因此省略其它说明。
在本实施方式中的功率用半导体装置中，低电阻区域55以及源极区域60的厚度与杂质浓度相同，因此必须是兼具两者所要求的条件的厚度和杂质浓度。因而，本实施方式的功率用半导体装置的低电阻区域55以及源极区域60的厚度比第2阱区域51的厚度浅，是0.1～1μm程度即可。另外，本实施方式的功率用半导体装置的低电阻区域55以及源极区域60的n型杂质的杂质浓度比第1阱区域50以及第2阱区域51的p型杂质浓度高，是1×1018cm-3～1×1021cm-3程度即可。
接着，说明本实施方式中的功率用半导体装置的制造方法。本实施方式中的功率用半导体装置与实施方式1的功率用半导体装置同样地如实施方式1的图6～图8那样制造之后，同时进行用于形成低电阻区域55以及源极区域60的离子注入，如图21所示那样制造成使其成为相同的杂质浓度且相同的深度。之后的工序与实施方式1的图11～图12中说明的工序相同，因此省略详细的说明。
这样，在与本发明的实施方式3有关的功率用半导体装置的制造方法中，能够通过与在第1阱区域50中不设置低电阻区域55的功率用半导体装置相同的工序数来进行制造。因而，不用增加制造工序，就能够降低MOSFET转换时在面积大的第1阱区域50中产生的位移电流流过第1阱区域50时所产生的电压，能够抑制与第1阱区域50接触并在其上部设置有栅电极21的栅极绝缘膜32的绝缘破坏的发生。
此外，在上述实施方式1～3中，以使用了碳化硅半导体的功率用半导体装置为例进行了说明，但是这不过是例示，由其它材料构成的功率用半导体装置也具有同样的效果。
Claims (8)
1.一种功率用半导体装置，其特征在于，具备：
第1导电型的半导体衬底；
第1导电型的漂移层，形成于所述半导体衬底的第1主面；
第2导电型的第1阱区域，形成于所述漂移层的表层的一部分；
从上面看到的面积比所述第1阱区域小的第2导电型的第2阱区域，该第2阱区域与所述第1阱区域离开间隔地设置于所述漂移层的表层的一部分；
杂质浓度比所述第1阱区域大的第1导电型的低电阻区域，该低电阻区域形成于所述第1阱区域的表层；
栅极绝缘膜，接触在所述第1阱区域以及所述低电阻区域的表面上而形成；以及
栅电极，接触在所述栅极绝缘膜的表面上而形成。
2.根据权利要求1所述的功率用半导体装置，其特征在于，
半导体衬底和漂移层由碳化硅构成。
3.根据权利要求1或者2所述的功率用半导体装置，其特征在于，还具备：
源电极焊盘；
阱接触孔，连接第1阱区域与所述源电极焊盘；以及
源极接触孔，连接第2阱区域与所述源电极焊盘，
其中，在所述阱接触孔下部的区域中，所述源电极焊盘、低电阻区域以及所述第2阱区域相互接触。
4.根据权利要求3所述的功率用半导体装置，其特征在于，
低电阻区域具有1018cm-3以上的杂质浓度。
5.根据权利要求3所述的功率用半导体装置，其特征在于，
在阱接触孔下部具备杂质浓度比低电阻区域高的接触区域。
6.根据权利要求1或者2所述的功率用半导体装置，其特征在于，
还具备沟道外延层。
7.一种功率用半导体装置的制造方法，其特征在于，具备：
在第1导电型的半导体衬底的第1主面形成第1导电型的漂移层的工序；
在所述漂移层的表层的一部分形成第2导电型的第1阱区域的工序；
在所述漂移层的表层的与所述第1阱区域离开间隔的一部分区域形成从上面看到的面积比所述第1阱区域小的第2导电型的第2阱区域的工序；
在所述第1阱区域的表层的一部分形成杂质浓度比所述第1阱区域大的第1导电型的低电阻区域的工序；
在所述第2阱区域的表层的一部分形成第1导电型的源极区域的工序；
接触在所述第2阱区域、所述源极区域、所述第1阱区域以及所述低电阻区域的表面上而形成栅极绝缘膜的工序；以及
在所述栅极绝缘膜的表面上形成栅电极的工序。
8.根据权利要求7所述的功率用半导体装置的制造方法，其特征在于，
同时进行形成低电阻区域的工序和形成源极区域的工序。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |