JPH07193082A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH07193082A JPH07193082A JP33081793A JP33081793A JPH07193082A JP H07193082 A JPH07193082 A JP H07193082A JP 33081793 A JP33081793 A JP 33081793A JP 33081793 A JP33081793 A JP 33081793A JP H07193082 A JPH07193082 A JP H07193082A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- diffusion layer
- impurity diffusion
- buried layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 本発明は、コレクタシンク層（ディープコレ
クタ層とも言う）を有するバイポーラ型半導体装置に関
するもので、コレクタシンク層をＮ+ 埋込み層に接続し
ようとすると、長時間（例えば１１時間）のアニールが
必要であり、そのため、コレクタシンク層の横への広が
りが大きく生じ、トランジスタサイズの縮小化が図れな
いといった問題点を解決することを目的とする。 【構成】 本発明は、Ｎ+ 埋込み層２０４の一部（コレ
クタシンク層２１１に対応した位置）にＮ++埋込み層
（拡散係数の高いＰ（リン）を拡散）２０９を形成し、
エピタキシャル層２１０を形成して、ディープコレクタ
層（コレクタシンク層）２１１を形成した後、アニール
を行なうことで前記Ｎ++埋込み層２０９の早い上方拡散
により、前記ディープコレクタ層２１１と短時間（４時
間程度）のアニールで接続するようにしたものである。
クタ層とも言う）を有するバイポーラ型半導体装置に関
するもので、コレクタシンク層をＮ+ 埋込み層に接続し
ようとすると、長時間（例えば１１時間）のアニールが
必要であり、そのため、コレクタシンク層の横への広が
りが大きく生じ、トランジスタサイズの縮小化が図れな
いといった問題点を解決することを目的とする。 【構成】 本発明は、Ｎ+ 埋込み層２０４の一部（コレ
クタシンク層２１１に対応した位置）にＮ++埋込み層
（拡散係数の高いＰ（リン）を拡散）２０９を形成し、
エピタキシャル層２１０を形成して、ディープコレクタ
層（コレクタシンク層）２１１を形成した後、アニール
を行なうことで前記Ｎ++埋込み層２０９の早い上方拡散
により、前記ディープコレクタ層２１１と短時間（４時
間程度）のアニールで接続するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、コレクタシンク層
（ディープコレクタ層とも言う）を有するバイポーラ型
半導体装置とその製造方法に関するものである。
（ディープコレクタ層とも言う）を有するバイポーラ型
半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】バイポーラ型半導体装置は、周知のよう
に一般的にＰ型半導体基板上の所定領域にＮ+ 埋込み層
とＰ+ 埋込み層を形成し、その上にＮ型エピタキシャル
層を形成し、各素子間を電気的に分離させるために前記
Ｐ+ 埋込み層をもとにしてＰ+分離層を形成する。この
Ｐ+ 分離拡散層は前記Ｎ型エピタキシャル層の表面から
と、既に形成した前記Ｐ+ 埋込み層の上方拡散により形
成する。そして素子形成に当たっては、所定領域にベー
ス層を拡散し、その後にエミッタ・コレクタ層を形成し
てバイポーラ型半導体装置を完成させる。
に一般的にＰ型半導体基板上の所定領域にＮ+ 埋込み層
とＰ+ 埋込み層を形成し、その上にＮ型エピタキシャル
層を形成し、各素子間を電気的に分離させるために前記
Ｐ+ 埋込み層をもとにしてＰ+分離層を形成する。この
Ｐ+ 分離拡散層は前記Ｎ型エピタキシャル層の表面から
と、既に形成した前記Ｐ+ 埋込み層の上方拡散により形
成する。そして素子形成に当たっては、所定領域にベー
ス層を拡散し、その後にエミッタ・コレクタ層を形成し
てバイポーラ型半導体装置を完成させる。
【０００３】従来、このようなバイポーラ型半導体装置
では、このコレクタをＮ+ 埋込み層にできるだけ近く形
成するようコレクタシンク層を設け、コレクタ抵抗の低
減を図っている。しかしながら、このコレクタシンク層
をＮ+ 埋込み層に接続しようとすると（接続した方がコ
レクタ抵抗はより低減できる）、拡散が長時間となる
し、拡散が横へ広がるため、コレクタシンク層とベース
層間の設計マージンを大きくとらねばならない。以上概
要を述べたバイポーラ型半導体装置の製造工程を図３に
断面図で示し、以下に説明する。
では、このコレクタをＮ+ 埋込み層にできるだけ近く形
成するようコレクタシンク層を設け、コレクタ抵抗の低
減を図っている。しかしながら、このコレクタシンク層
をＮ+ 埋込み層に接続しようとすると（接続した方がコ
レクタ抵抗はより低減できる）、拡散が長時間となる
し、拡散が横へ広がるため、コレクタシンク層とベース
層間の設計マージンを大きくとらねばならない。以上概
要を述べたバイポーラ型半導体装置の製造工程を図３に
断面図で示し、以下に説明する。
【０００４】まず、図３ (ａ）に示すように、Ｐ型シリ
コン基板（以下、単に基板と称す）１０１のバイポーラ
トランジスタ素子形成領域上に、拡散技術によりＳｂ
（アンチモン）を拡散してＮ+ 埋込み層１０２、また、
Ｂ（ボロン）を拡散してＰ+ 埋込み層１０３を形成す
る。このとき、同図に示すように、前記Ｎ+ 埋込み層１
０２は前記素子形成領域の中央部に、Ｐ+ 埋込み層１０
３は前記素子形成領域の端になる位置に形成する。この
ような形成をするには、図示してないがホトリソグラフ
ィ（以下、ホトリソと称す）技術によるレジストパター
ンを形成して、所定箇所に所定原子を拡散させることは
言うまでもない。以下、このような拡散工程のときレジ
ストパターンによる形成であることは、極めて一般的な
技術であるので一々説明することは省略する。
コン基板（以下、単に基板と称す）１０１のバイポーラ
トランジスタ素子形成領域上に、拡散技術によりＳｂ
（アンチモン）を拡散してＮ+ 埋込み層１０２、また、
Ｂ（ボロン）を拡散してＰ+ 埋込み層１０３を形成す
る。このとき、同図に示すように、前記Ｎ+ 埋込み層１
０２は前記素子形成領域の中央部に、Ｐ+ 埋込み層１０
３は前記素子形成領域の端になる位置に形成する。この
ような形成をするには、図示してないがホトリソグラフ
ィ（以下、ホトリソと称す）技術によるレジストパター
ンを形成して、所定箇所に所定原子を拡散させることは
言うまでもない。以下、このような拡散工程のときレジ
ストパターンによる形成であることは、極めて一般的な
技術であるので一々説明することは省略する。
【０００５】次いで、図３ (ｂ）に示すように、エピタ
キシャル技術により、全面にＰ（リン）ドープのＮ型エ
ピタキシャル層１０４を成長させる。このとき、前記Ｎ
+ 埋込み層１０２、Ｐ+ 埋込み層１０３は、同図のよう
に多少上方へ拡散する。次いで、そのＮ型エピタキシャ
ル層１０４の所定部分（素子形成領域の中のコレクタと
なる部分）に、イオン注入技術（以下、インプラと称
す）によりＰを注入拡散してディープコレクタ層（これ
がコレクタシンク層と言われる部分である）１０５を形
成する。
キシャル技術により、全面にＰ（リン）ドープのＮ型エ
ピタキシャル層１０４を成長させる。このとき、前記Ｎ
+ 埋込み層１０２、Ｐ+ 埋込み層１０３は、同図のよう
に多少上方へ拡散する。次いで、そのＮ型エピタキシャ
ル層１０４の所定部分（素子形成領域の中のコレクタと
なる部分）に、イオン注入技術（以下、インプラと称
す）によりＰを注入拡散してディープコレクタ層（これ
がコレクタシンク層と言われる部分である）１０５を形
成する。
【０００６】次いで、図３ (ｃ）に示すように、前記素
子形成領域両端の前記Ｐ+ 埋込み層１０３の位置に、拡
散技術により前記Ｎ型エピタキシャル層１０４の表面か
ら前記Ｐ+ 埋込み層１０３にＰ+ 層が到達するようＢの
拡散を行ない、Ｐ+ 分離層１０６を形成する。
子形成領域両端の前記Ｐ+ 埋込み層１０３の位置に、拡
散技術により前記Ｎ型エピタキシャル層１０４の表面か
ら前記Ｐ+ 埋込み層１０３にＰ+ 層が到達するようＢの
拡散を行ない、Ｐ+ 分離層１０６を形成する。
【０００７】次いで、図３ (ｄ）に示すように、前記素
子形成領域の前記Ｎ型エピタキシャル層１０４の所定部
分（ＮＰＮ型トランジスタ（いわゆるバイポーラトラン
ジスタ）のベースとなる部分）に、拡散技術によりＢを
拡散してトランジスタのベース層１０７を形成する。次
に、そのベース層１０７の中の一部にＰを拡散して、ト
ランジスタのエミッタ層１０８を形成する。
子形成領域の前記Ｎ型エピタキシャル層１０４の所定部
分（ＮＰＮ型トランジスタ（いわゆるバイポーラトラン
ジスタ）のベースとなる部分）に、拡散技術によりＢを
拡散してトランジスタのベース層１０７を形成する。次
に、そのベース層１０７の中の一部にＰを拡散して、ト
ランジスタのエミッタ層１０８を形成する。
【０００８】以上の説明では省略したが、ここまでの工
程で、拡散層の形成のとき酸化膜が形成され、選択拡散
領域の酸化膜除去、拡散時の選択拡散領域上への酸化膜
の再形成が行なわれており、表面には図示してあるよう
に酸化膜１０９が形成されている。
程で、拡散層の形成のとき酸化膜が形成され、選択拡散
領域の酸化膜除去、拡散時の選択拡散領域上への酸化膜
の再形成が行なわれており、表面には図示してあるよう
に酸化膜１０９が形成されている。
【０００９】次いで、図３ (ｅ）に示すように、前記酸
化膜１０９を所定部分（トランジスタのベース、エミッ
タ、コレクタ取り出し口（配線接続部）となる部分）
に、ホトリソ・エッチング技術でコンタクト孔１１０を
開孔し、配線（例えばＡ１）１１１を蒸着技術で形成す
る。そして、素子を保護するためのパッシベーション膜
１１２を形成して、バイポーラ型半導体装置を完成させ
る。
化膜１０９を所定部分（トランジスタのベース、エミッ
タ、コレクタ取り出し口（配線接続部）となる部分）
に、ホトリソ・エッチング技術でコンタクト孔１１０を
開孔し、配線（例えばＡ１）１１１を蒸着技術で形成す
る。そして、素子を保護するためのパッシベーション膜
１１２を形成して、バイポーラ型半導体装置を完成させ
る。
【００１０】以上説明した従来例では、コレクタシンク
層１０５はＮ+ 埋込み層１０２には到達つまり接続され
ていない。
層１０５はＮ+ 埋込み層１０２には到達つまり接続され
ていない。
【００１１】
【発明が解決しようとする課題】しかしながら、前述し
た従来の方法でコレクタシンク層を形成した場合、以下
に述べるような問題点があった。
た従来の方法でコレクタシンク層を形成した場合、以下
に述べるような問題点があった。
【００１２】（１）前述したように、コレクタシンク層
１０５はＮ+ 埋込み層１０２に接続されていた方がコレ
クタ抵抗はより低減され、トランジスタとしての駆動能
力は向上するのであるが、前述した従来の形成方法のよ
うに、Ｎ型エピタキシャル層１０４の表面から拡散形成
したコレクタシンク層１０５をＮ+ 埋込み層と接続させ
ようとする場合、例えば前記エピタキシャル層１０４の
厚さｔが１０μｍとすると（一般に、コレクタ・エミッ
タ間の接合耐圧４０Ｖを得るためには１０μｍ程度の厚
さのエピタキシャル層が必要とされている）、エピタキ
シャル層１０４を成長したとき、Ｎ+ 埋込み層１０２は
上方へ３．５μｍ程度拡散しているとは言え、コレクタ
シンク層１０５をそのＮ+ 埋込み層１０２まで到達させ
るには、温度１２００℃で１１時間以上の熱処理が必要
である。
１０５はＮ+ 埋込み層１０２に接続されていた方がコレ
クタ抵抗はより低減され、トランジスタとしての駆動能
力は向上するのであるが、前述した従来の形成方法のよ
うに、Ｎ型エピタキシャル層１０４の表面から拡散形成
したコレクタシンク層１０５をＮ+ 埋込み層と接続させ
ようとする場合、例えば前記エピタキシャル層１０４の
厚さｔが１０μｍとすると（一般に、コレクタ・エミッ
タ間の接合耐圧４０Ｖを得るためには１０μｍ程度の厚
さのエピタキシャル層が必要とされている）、エピタキ
シャル層１０４を成長したとき、Ｎ+ 埋込み層１０２は
上方へ３．５μｍ程度拡散しているとは言え、コレクタ
シンク層１０５をそのＮ+ 埋込み層１０２まで到達させ
るには、温度１２００℃で１１時間以上の熱処理が必要
である。
【００１３】（２）前述した熱処理時間が長いと、コレ
クタシンク層１０５は横方向にも拡散するので、コレク
タシンク層１０５とベース層１０７間の設計マージンを
大きくとらなければならず、トランジスタサイズを大き
くしてしまう。
クタシンク層１０５は横方向にも拡散するので、コレク
タシンク層１０５とベース層１０７間の設計マージンを
大きくとらなければならず、トランジスタサイズを大き
くしてしまう。
【００１４】（３）また、前記熱処理時間が長いと、Ｎ
+ 埋込み層１０２も上方へさらに拡散し、ベース層１０
７との間隔が短くなり、トランジスタとしての駆動能力
が低下する。
+ 埋込み層１０２も上方へさらに拡散し、ベース層１０
７との間隔が短くなり、トランジスタとしての駆動能力
が低下する。
【００１５】本発明は、以上述べた問題点を除去するた
め、Ｎ+ 埋込み層にＳｂを用い、その一部にＳｂより拡
散係数の高い（拡散が早い）Ｐを用いて、上方拡散させ
るようにすることにより、前記熱処理時間を短縮し、ト
ランジスタサイズの縮小が可能な半導体装置を提供する
ことを目的とする。
め、Ｎ+ 埋込み層にＳｂを用い、その一部にＳｂより拡
散係数の高い（拡散が早い）Ｐを用いて、上方拡散させ
るようにすることにより、前記熱処理時間を短縮し、ト
ランジスタサイズの縮小が可能な半導体装置を提供する
ことを目的とする。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、Ｎ+ 埋込み層にＳｂを用いて形成し、そ
の層の一部（コレクタシンク層の下部となる位置）にＳ
ｂより拡散係数（単位時間当りの拡散の広がり。単位は
ｃｍ2 ／ｓｅｃ）の高いＰを拡散してＮ++層を形成して
おき、それを上方拡散させることにより、エピタキシャ
ル層形成後その上から拡散して形成したコレクタシンク
層と接続させるようにしたものである。
め、本発明は、Ｎ+ 埋込み層にＳｂを用いて形成し、そ
の層の一部（コレクタシンク層の下部となる位置）にＳ
ｂより拡散係数（単位時間当りの拡散の広がり。単位は
ｃｍ2 ／ｓｅｃ）の高いＰを拡散してＮ++層を形成して
おき、それを上方拡散させることにより、エピタキシャ
ル層形成後その上から拡散して形成したコレクタシンク
層と接続させるようにしたものである。
【００１７】
【作用】本発明は、前記したように、Ｎ+ 埋込み層の一
部にＮ++層を形成しておき、それの上方拡散により、コ
レクタシンク層と接続させるようにしたので、前述した
熱処理時間が短縮（従来の半分）され、コレクタシンク
層やＮ+ 埋込み層の広がりが低減されるので、トランジ
スタサイズの縮小が図れるとともに、その駆動能力も向
上する。
部にＮ++層を形成しておき、それの上方拡散により、コ
レクタシンク層と接続させるようにしたので、前述した
熱処理時間が短縮（従来の半分）され、コレクタシンク
層やＮ+ 埋込み層の広がりが低減されるので、トランジ
スタサイズの縮小が図れるとともに、その駆動能力も向
上する。
【００１８】
【実施例】図１に本発明の第１の実施例の製造工程を断
面図で示し、以下に説明する。
面図で示し、以下に説明する。
【００１９】まず、図１ (ａ）に示すように、Ｐ型シリ
コン基板（以下、単に基板と称す）２０１上に、酸化技
術（熱酸化、ＣＶＤ（化学的気相成長）法など）により
酸化膜２０２を７０００Å程度の厚さ形成し、ホトリソ
・エッチング技術により所定部分（Ｎ+ 埋込み層を形成
する部分）を開孔する。
コン基板（以下、単に基板と称す）２０１上に、酸化技
術（熱酸化、ＣＶＤ（化学的気相成長）法など）により
酸化膜２０２を７０００Å程度の厚さ形成し、ホトリソ
・エッチング技術により所定部分（Ｎ+ 埋込み層を形成
する部分）を開孔する。
【００２０】次いで、図１ (ｂ）に示すように、前記開
孔部も含めて全面に再度酸化膜２０３を酸化技術により
２００〜５００Å程度形成し、次いで、この凹凸状とな
っている酸化膜２０３，２０２をマスクにして、イオン
注入技術（以下、インプラと称す）によりＳｂを注入拡
散し、アニールを温度１２００℃で９時間程度行ない第
２の半導体領域として（第１の半導体領域は後述）Ｎ+
埋込み層２０４を形成する。このＮ+ 埋込み層２０４の
シート抵抗ρs は約３０Ω／□である。この後、前記酸
化膜２０２，２０３をＨＦを用いた水溶液で全面除去す
る。
孔部も含めて全面に再度酸化膜２０３を酸化技術により
２００〜５００Å程度形成し、次いで、この凹凸状とな
っている酸化膜２０３，２０２をマスクにして、イオン
注入技術（以下、インプラと称す）によりＳｂを注入拡
散し、アニールを温度１２００℃で９時間程度行ない第
２の半導体領域として（第１の半導体領域は後述）Ｎ+
埋込み層２０４を形成する。このＮ+ 埋込み層２０４の
シート抵抗ρs は約３０Ω／□である。この後、前記酸
化膜２０２，２０３をＨＦを用いた水溶液で全面除去す
る。
【００２１】次いで、図１ (ｃ）に示すように、酸化技
術により酸化膜２０５を２００〜５００Å程度の厚さ全
面に形成し、その上にレジスト２０６を塗布して、その
レジスト２０６の所定部分（Ｐ+ 埋込み層を形成する部
分）をホトリソ・エッチング技術により開孔する。いわ
ゆるパターニングし、それをマスクにしてＢをインプラ
して、Ｐ+ 埋込み層２０７を形成する。この後、前記レ
ジスト２０７を除去する。
術により酸化膜２０５を２００〜５００Å程度の厚さ全
面に形成し、その上にレジスト２０６を塗布して、その
レジスト２０６の所定部分（Ｐ+ 埋込み層を形成する部
分）をホトリソ・エッチング技術により開孔する。いわ
ゆるパターニングし、それをマスクにしてＢをインプラ
して、Ｐ+ 埋込み層２０７を形成する。この後、前記レ
ジスト２０７を除去する。
【００２２】次いで、図１ (ｄ）に示すように、再度レ
ジスト２０８を形成して所定部分（コレクタシンク層が
形成される部分に対応した位置）をホトリソ・エッチン
グ技術で開孔する。そのレジストパターン２０８をマス
クにしてＰをインプラして、Ｎ++埋込み層を形成する。
周知のように、このＰは前記Ｎ+ 埋込み層２０４を形成
するときのＳｂより拡散係数が高い。つまり、同じ拡散
条件での拡散速度がＰの方がＳｂより早い。この後、前
記レジスト２０８および酸化膜２０５を除去する。
ジスト２０８を形成して所定部分（コレクタシンク層が
形成される部分に対応した位置）をホトリソ・エッチン
グ技術で開孔する。そのレジストパターン２０８をマス
クにしてＰをインプラして、Ｎ++埋込み層を形成する。
周知のように、このＰは前記Ｎ+ 埋込み層２０４を形成
するときのＳｂより拡散係数が高い。つまり、同じ拡散
条件での拡散速度がＰの方がＳｂより早い。この後、前
記レジスト２０８および酸化膜２０５を除去する。
【００２３】次いで、図１ (ｅ）に示すように、全面に
エピタキシャル技術により、第１の半導体領域としてＰ
ドープ（不純物としてのＰを分布した）のＮ型エピタキ
シャル層２１０を形成する。これは従来技術と同様であ
る。このとき、エピタキシャル技術は一種の熱処理であ
るから前記Ｎ++埋込み層２０９ (第３の半導体領域）と
Ｐ+ 埋込み層２０７も上方へ拡散する（いわゆる上方拡
散）。次いで、前記エピタキシャル層２１０表面から所
定部分即ちコレクタシンク層、Ｐ+ 分離層形成部分に、
従来同様の拡散技術でディープコレクタ層（コレクタシ
ンク層）形成部分にはＰ，Ｐ+ 埋込み層形成部分にはＢ
を拡散させ、第４の半導体領域としてのディープコレク
タ層２１１、Ｐ+ 分離層２１２を形成する。そして、温
度１２００℃で４時間程度アニールすると、前記Ｎ++埋
込み層２０９とＰ+ 埋込み層２０７はさらに上方拡散
し、前記ディープコレクタ層即ちコレクタシンク層２１
１は前記上方拡散したＮ++埋込み層２０９とつながり、
Ｐ+ 分離層２１２はＰ+ 埋込み層２０７とつながる。前
述したように、Ｎ++埋込み層２０９は拡散係数が高いの
で、前記時間程度のアニールで十分上方拡散してコレク
タシンク層２１１とつながる。
エピタキシャル技術により、第１の半導体領域としてＰ
ドープ（不純物としてのＰを分布した）のＮ型エピタキ
シャル層２１０を形成する。これは従来技術と同様であ
る。このとき、エピタキシャル技術は一種の熱処理であ
るから前記Ｎ++埋込み層２０９ (第３の半導体領域）と
Ｐ+ 埋込み層２０７も上方へ拡散する（いわゆる上方拡
散）。次いで、前記エピタキシャル層２１０表面から所
定部分即ちコレクタシンク層、Ｐ+ 分離層形成部分に、
従来同様の拡散技術でディープコレクタ層（コレクタシ
ンク層）形成部分にはＰ，Ｐ+ 埋込み層形成部分にはＢ
を拡散させ、第４の半導体領域としてのディープコレク
タ層２１１、Ｐ+ 分離層２１２を形成する。そして、温
度１２００℃で４時間程度アニールすると、前記Ｎ++埋
込み層２０９とＰ+ 埋込み層２０７はさらに上方拡散
し、前記ディープコレクタ層即ちコレクタシンク層２１
１は前記上方拡散したＮ++埋込み層２０９とつながり、
Ｐ+ 分離層２１２はＰ+ 埋込み層２０７とつながる。前
述したように、Ｎ++埋込み層２０９は拡散係数が高いの
で、前記時間程度のアニールで十分上方拡散してコレク
タシンク層２１１とつながる。
【００２４】この後の工程は、従来例で説明した図３
(ｄ）以降と同じであるので説明は割愛する。
(ｄ）以降と同じであるので説明は割愛する。
【００２５】次に、本発明の第２の実施例の製造工程を
図２に断面図で示し、以下に説明する。
図２に断面図で示し、以下に説明する。
【００２６】まず、図２ (ａ）に示すように、基板３０
１上全面に酸化技術により絶縁膜である酸化膜（一般に
パッド酸化膜と称す）３０２を５００Å程度の厚さ形成
し、その上にＣＶＤ技術により耐酸化性膜として窒化膜
３０３を形成する。
１上全面に酸化技術により絶縁膜である酸化膜（一般に
パッド酸化膜と称す）３０２を５００Å程度の厚さ形成
し、その上にＣＶＤ技術により耐酸化性膜として窒化膜
３０３を形成する。
【００２７】次いで、図２ (ｂ）に示すように、レジス
トパターン（Ｎ+ 埋込み層を形成する部分を除去したパ
ターン）３０４を形成して、それをマスクにして選択的
に前記窒化膜３０３と酸化膜３０２を除去する。
トパターン（Ｎ+ 埋込み層を形成する部分を除去したパ
ターン）３０４を形成して、それをマスクにして選択的
に前記窒化膜３０３と酸化膜３０２を除去する。
【００２８】次に、図２ (ｃ）に示すように、前記レジ
ストパターン３０４ (レジスト下に残っている窒化膜３
０３、酸化膜３０２を含む）をマスクにして、Ｓｂをイ
ンプラし、その後、前記レジスト３０４を除去し、温度
１２００℃で９時間程度アニールを行ない、Ｎ+ 埋込み
層３０５を形成する。このＮ+ 埋込み層３０５のシート
抵抗ρs は第１の実施例同様３０Ω／□程度である。
ストパターン３０４ (レジスト下に残っている窒化膜３
０３、酸化膜３０２を含む）をマスクにして、Ｓｂをイ
ンプラし、その後、前記レジスト３０４を除去し、温度
１２００℃で９時間程度アニールを行ない、Ｎ+ 埋込み
層３０５を形成する。このＮ+ 埋込み層３０５のシート
抵抗ρs は第１の実施例同様３０Ω／□程度である。
【００２９】次いで、図２ (ｄ）に示すように、熱酸化
により少なくとも前記Ｎ+ 埋込み層３０５上に酸化膜３
０６を２０００〜３０００Å程度の厚さ形成した後、残
っている前記窒化膜３０３を熱リン酸にて除去する。す
ると、前記酸化膜３０６は残っている前記パッド酸化膜
３０２とつながるが、同図のようにそのパッド酸化膜３
０２の部分が凹状になった酸化膜となる。
により少なくとも前記Ｎ+ 埋込み層３０５上に酸化膜３
０６を２０００〜３０００Å程度の厚さ形成した後、残
っている前記窒化膜３０３を熱リン酸にて除去する。す
ると、前記酸化膜３０６は残っている前記パッド酸化膜
３０２とつながるが、同図のようにそのパッド酸化膜３
０２の部分が凹状になった酸化膜となる。
【００３０】次いで、図２ (ｅ）に示すように、前記凹
凸状になった酸化膜３０６をマスクにして、Ｂをインプ
ラし、温度１０００℃で２０〜３０分アニールしてＰ+
埋込み層３０７を形成する。つまり、前記Ｎ+ 埋込み層
３０５の両端部分にＰ+ 埋込み層３０５が形成された構
造となる。
凸状になった酸化膜３０６をマスクにして、Ｂをインプ
ラし、温度１０００℃で２０〜３０分アニールしてＰ+
埋込み層３０７を形成する。つまり、前記Ｎ+ 埋込み層
３０５の両端部分にＰ+ 埋込み層３０５が形成された構
造となる。
【００３１】次いで、図２ (ｆ）に示すように、前記酸
化膜３０６を除去した後、酸化技術により再度酸化膜３
０８を全面に形成し、その上にレジストパターン（Ｎ++
埋込み層を形成する部分（つまり、コレクタシンク層に
対応した位置）を開孔したパターン）を形成して、それ
をマスクにしてＰをインプラし、Ｎ++埋込み層３１０を
形成する。この後、前記レジスト３０９および酸化膜３
０８は除去する。
化膜３０６を除去した後、酸化技術により再度酸化膜３
０８を全面に形成し、その上にレジストパターン（Ｎ++
埋込み層を形成する部分（つまり、コレクタシンク層に
対応した位置）を開孔したパターン）を形成して、それ
をマスクにしてＰをインプラし、Ｎ++埋込み層３１０を
形成する。この後、前記レジスト３０９および酸化膜３
０８は除去する。
【００３２】次いで、図２ (ｇ）に示すように、全面に
第１の実施例同様、エピタキシャル技術によりＰドープ
のＮ型エピタキシャル層３１１を形成する。
第１の実施例同様、エピタキシャル技術によりＰドープ
のＮ型エピタキシャル層３１１を形成する。
【００３３】この後は、第１の実施例同様（図１ (ｅ）
の説明と同様）、ディープコレクタ層即ちコレクタシン
ク層３１２、Ｐ+ 分離層３１３を形成し、アニールして
コレクタシンク層３１２をＮ++埋込み層３１０につな
げ、Ｐ+ 分離層３１３をＰ+ 埋込み層３０７につなぐ。
この後の工程も第１の実施例で説明したように、従来例
と同様である。
の説明と同様）、ディープコレクタ層即ちコレクタシン
ク層３１２、Ｐ+ 分離層３１３を形成し、アニールして
コレクタシンク層３１２をＮ++埋込み層３１０につな
げ、Ｐ+ 分離層３１３をＰ+ 埋込み層３０７につなぐ。
この後の工程も第１の実施例で説明したように、従来例
と同様である。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
Ｎ+ 埋込み層のコレクタシンク層形成部分に対応した部
分に拡散係数の高いＮ++埋込み層を設けたので、その上
方拡散が早く、コレクタシンク層をそのＮ++埋込み層に
接続するためのアニールのドライブ時間が従来の半分以
下にできる。例えば、従来例では前述したように１１時
間必要であったが、本発明では４時間程度ですむ。従っ
て、従来例のようにコレクタシンク層の横への広がりも
低減され（例えば、従来例では横方向へ片側６．５μｍ
であったが、本発明では４．０μｍ以下である）、トラ
ンジスタサイズの縮小を図ることができる。また、Ｎ+
拡散層の上方拡散も従来より低減され、トランジスタと
しての能力向上にも寄与する。
Ｎ+ 埋込み層のコレクタシンク層形成部分に対応した部
分に拡散係数の高いＮ++埋込み層を設けたので、その上
方拡散が早く、コレクタシンク層をそのＮ++埋込み層に
接続するためのアニールのドライブ時間が従来の半分以
下にできる。例えば、従来例では前述したように１１時
間必要であったが、本発明では４時間程度ですむ。従っ
て、従来例のようにコレクタシンク層の横への広がりも
低減され（例えば、従来例では横方向へ片側６．５μｍ
であったが、本発明では４．０μｍ以下である）、トラ
ンジスタサイズの縮小を図ることができる。また、Ｎ+
拡散層の上方拡散も従来より低減され、トランジスタと
しての能力向上にも寄与する。
【図１】本発明の第１の実施例の工程断面図
【図２】本発明の第２の実施例の工程断面図
【図３】従来例の工程断面図
２０２，２０３，２０５ 酸化膜 ２０４ Ｎ+ 埋込み層 ２０６，２０８ レジスト ２０７ Ｐ+ 埋込み層 ２０９ Ｎ++埋込み層 ２１０ Ｎ型エピタキシャル層 ２１１ ディープコレクタ層（コレクタシンク層）
Claims (4)
- 【請求項１】 （ａ）第１導電型の半導体基板上に、第
２導電型の第１の半導体領域が設けられており、該基板
と第１の半導体領域との境界領域の一部に第２導電型の
第２の半導体領域が設けられていて、（ｂ）前記第２の
半導体領域の一部に、前記第１の半導体領域の表面方向
へ向けて第２導電型の第３の半導体領域が設けられてお
り、（ｃ）該第３の半導体領域が前記第２の半導体領域
表面から下方へ向けて設けられている第２導電型の第４
の半導体領域と接続されている、ことを特徴とする半導
体装置。 - 【請求項２】 前記第３の半導体領域の材料は、前記第
２の半導体領域の材料より拡散係数が高い材料であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 （ａ）第１導電型の半導体基板上の素子
形成領域内に、第２導電型の第１の不純物拡散層を形成
する工程、（ｂ）前記第１の半導体領域の両端の部分の
半導体基板上に、第１導電型の第２の不純物拡散層を形
成する工程、（ｃ）前記第１の不純物拡散層の一部に、
第２導電型の第３の不純物拡散層を形成する工程、
（ｄ）全面に第２導電型のエピタキシャル層を形成し、
該エピタキシャル層の前記第３の不純物拡散層に対応し
た部分に第２導電型の第４の不純物拡散層を形成する工
程、（ｅ）前記第４の不純物拡散層と前記第３の不純物
拡散層とを接続する処理を施す工程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】 （ａ）第１導電型の半導体基板上全面
に、第１の絶縁膜と耐酸化性膜を順に積層させ、該積層
膜の所定部分を開孔する工程、（ｂ）前記所定部分を開
孔した積層膜をマスクにして、前記半導体基板の所定部
分に第２導電型の第１の不純物拡散層を形成する工程、
（ｃ）少なくとも前記第１の不純物拡散層上に第２の絶
縁膜を形成し、前記耐酸化性膜を除去し、その構造をマ
スクにして前記半導体基板の所定部分に第１導電型の第
２の不純物拡散層を形成する工程、（ｄ）前記第１の不
純物拡散層の一部に、第２導電型の第３の不純物拡散層
を形成する工程、（ｅ）全面に第２導電型のエピタキシ
ャル層を形成し、該エピタキシャル層の前記第３の不純
物拡散層に対応した部分に第２導電型の第４の不純物拡
散層を形成する工程、（ｆ）前記第４の不純物拡散層と
前記第３の不純物拡散層とを接続する処理を施す工程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33081793A JPH07193082A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33081793A JPH07193082A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193082A true JPH07193082A (ja) | 1995-07-28 |
Family
ID=18236880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33081793A Pending JPH07193082A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012243784A (ja) * | 2011-05-16 | 2012-12-10 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-12-27 JP JP33081793A patent/JPH07193082A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012243784A (ja) * | 2011-05-16 | 2012-12-10 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4897362A (en) | Double epitaxial method of fabricating semiconductor devices on bonded wafers | |
| EP0188291A2 (en) | Bipolar semiconductor device and method of manufacturing the same | |
| US4412378A (en) | Method for manufacturing semiconductor device utilizing selective masking, etching and oxidation | |
| JPH04266047A (ja) | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 | |
| JPS6148784B2 (ja) | ||
| JPH0418463B2 (ja) | ||
| JP2673943B2 (ja) | Ｐ型領域に低抵抗オーム接点を形成する方法 | |
| US4735912A (en) | Process of fabricating a semiconductor IC device | |
| US5411898A (en) | Method of manufacturing a complementary bipolar transistor | |
| JPH0241170B2 (ja) | ||
| JPH0611053B2 (ja) | 半導体装置の製造方法 | |
| US5614422A (en) | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer | |
| JPH0645537A (ja) | 集積回路の製造方法 | |
| JPH07193082A (ja) | 半導体装置およびその製造方法 | |
| JPH04355958A (ja) | 半導体装置およびその製造方法 | |
| JP3877459B2 (ja) | 半導体装置の製造方法 | |
| JPS627704B2 (ja) | ||
| JP2656125B2 (ja) | 半導体集積回路の製造方法 | |
| JPS5984469A (ja) | 半導体装置の製造方法 | |
| JP2910453B2 (ja) | バイポーラ型半導体装置 | |
| JP3077638B2 (ja) | 半導体装置の製造方法 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6239538B2 (ja) | ||
| JPS5914900B2 (ja) | 半導体装置の製造方法 | |
| JPH0136709B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021001 |