CN113990755B - 一种屏蔽栅mosfet器件的制造方法 - Google Patents
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Abstract
一种屏蔽栅MOSFET器件的制造方法，本发明涉及于功率半导体器件，本发明通过合理手段，在不同的制作步骤中最大程度的利用硬掩模，形成独特的制造工艺流程，能节省一到两道光刻步骤，有效降低制造成本。
Description
技术领域
本发明涉及于功率半导体器件，特别是屏蔽栅沟槽型场效应管器件的结构及其制造方法。
背景技术
以下将对现有的屏蔽栅沟槽型场效应管的相关技术背景进行说明。需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”、“竖直”是对应于参考图示的相对位置。具体实施中并不限制固定方向。需指出，附图中的器件并不一定按具体比例绘画。附图中的掺杂区和沟槽的边界所示的直线，以及由该边界所形成的尖角，在实际应用中一般并非直线和精确的角。
屏蔽栅沟槽型场效应管，作为一种新型的功率器件，具有导通电阻低，开关速度快的特点。屏蔽栅沟槽型场效应管的结构特点是在沟槽内有相互隔离的栅电极和屏蔽栅电极，其中，屏蔽栅电极位于栅电极下方，并且需要连接到上表面金属。
一种传统的屏蔽栅沟槽型场效应管结构如CN107104149B所述。其结构如图1所示。其中，该器件内有一系列周期性排布的有源区沟槽102。在有源区沟槽内填充有上下两个电极，包括上方的栅电极106，及下方的屏蔽栅电极104。所述栅电极106和第一屏蔽栅电极104通过隔离介质层107隔离。所述栅电极106与对应的沟槽侧壁之间通过栅氧化层103隔离。所述屏蔽栅电极104与对应的沟槽侧壁之间通过沟槽氧化层115隔离。
在有源区沟槽102外围，有一个终端沟槽112。终端沟槽112内包含第二屏蔽栅电极105。屏蔽栅电极105与对应的沟槽侧壁之间通过沟槽氧化层116隔离。此外，器件结构还包括位于底部的下表面金属122，位于下表面金属112之上的N+型衬底层100，位于N+型衬底层100之上的N型外延层101，以及位于半导体上表面的P体掺杂区108，N+源掺杂区109，和P+接触掺杂区110。该结构中，有源区沟槽102内的屏蔽栅电极104在沟槽内连接到终端沟槽112内的屏蔽栅电极105。该屏蔽栅电极105延申到沟槽之上并连接到器件上表面金属111。
制造上述结构，整个工艺流程共需要六到八个光刻步骤。通常，在形成P体掺杂区108和N+源掺杂区109时，均需要利用光刻版进行光刻工艺步骤。该器件的工艺成本较为高昂，有必要提出减少光刻步骤的制造工艺以节省成本。
发明内容
针对上文中所提到的现有屏蔽栅沟槽型场效应管器件的问题，有需要提出一种工艺简单而且制造成本较低的屏蔽栅沟槽型场效应管结构及工艺流程。
一种屏蔽栅MOSFET器件的制造方法，所述的制备方法包括如下的步骤：
（1）提供衬底，并在其上形成外延层；
（2）在外延层上表面通过光刻，形成硬掩模并蚀刻沟槽；所述的沟槽包括有用于形成导通区域的第一类沟槽、用于连接屏蔽栅电极和上表面金属层的第二类沟槽和用于防止器件外围的被击穿的第三类沟槽；
所述的硬掩模最少包含一层位于上方的第一介质层和位于下方的第二介质层；
（3）在沟槽内形成沟槽氧化层和屏蔽栅电极；然后暴露第二介质层；
（4）在第二类沟槽和第三类沟槽的上表面形成光刻胶；
（5）在光刻胶的保护下进行回刻第一类沟槽中的屏蔽栅电极和沟槽氧化层，再刻蚀位于下方的第二介质层，仅保留第三类沟槽外围的第二介质层；
（6）去除光刻胶，在第一类沟槽的屏蔽栅电极上表面形成极间隔离层，并在上部的沟槽侧壁上形成栅氧化层；
（7）形成栅电极；
（8）以剩下的第二介质层作为硬掩模，进行离子注入；
（9）在半导体上表面形成氧化物介质层，然后在氧化物介质层上形成接触孔；
（10）第十步，在半导体上表面形成上表面金属。
进一步的，所述的第二介质层为氮化物或绝缘物组合层。
进一步的，所述的氮化物为氮氧化硅。
进一步的，第二介质层是上层为氮化硅、下层为氧化硅的绝缘物组合层。
进一步的，步骤（2）中，沟槽形成后，使硬掩模边界收缩到半导体上表面平台之内。
进一步的，步骤（3）中暴露第二介质层的方法为化学机械平坦化工艺，研磨并最终停留在第二介质层上。
进一步的，沟槽结构有如下：第二类沟槽和第一类沟槽位于同一沟槽内，并且与第二类沟槽左右相邻的沟槽均为第一类沟槽，第三类沟槽位于多段沟槽的最外围，且与之相邻的沟槽为第一类沟槽。
进一步的，步骤（5）中，对回刻的屏蔽栅电极进行离子注入，提高多晶硅的掺杂浓度。
进一步的，步骤（8）中，离子注入后，第二介质层继续保留在器件上作为钝化层。
进一步的，步骤（9）中，在刻蚀接触孔后，进行多步第二导电型离子注入。
进一步的，步骤（9）中，在刻蚀接触孔后，在接触孔的侧壁上形成氮化硅保护层，再进行第二导电型离子注入。
本发明的有益效果在于：本发明提出的屏蔽栅沟槽型场效应管器件，具有独特的结构及制造工艺流程。比起传统结构和工艺，能节省一到两道光刻步骤，有效降低制造成本。
附图说明
图1为一个现有的屏蔽栅沟槽型场效应管器件的剖面示意图。
图2-4为本发明的屏蔽栅沟槽型场效应管的制造工艺第二步的剖面示意图。
图5为本发明的屏蔽栅沟槽型场效应管的制造工艺第三步的剖面示意图。
图6为本发明的屏蔽栅沟槽型场效应管的制造工艺第四步的剖面示意图。
图7为本发明的屏蔽栅沟槽型场效应管的制造工艺的一个实施例中的部分顶示图。
图8,图9为本发明的屏蔽栅沟槽型场效应管的制造工艺第五步的剖面示意图。
图10为本发明的屏蔽栅沟槽型场效应管的制造工艺第六步的剖面示意图。
图11为本发明的屏蔽栅沟槽型场效应管的制造工艺第七步的剖面示意图。
图12为本发明的屏蔽栅沟槽型场效应管的制造工艺第八步的剖面示意图。
图13,图14为本发明的屏蔽栅沟槽型场效应管的制造工艺第九步的剖面示意图。
图15为本发明的屏蔽栅沟槽型场效应管的剖面示意图。
具体实施方式
以下结合附图和实施例，对本发明进行详细说明。需要指出的是，在以下对本发明的屏蔽栅沟槽型场效应管器件及其制造方法的说明中，屏蔽栅沟槽型场效应管器件的半导体衬底被认为由硅（Si）材料构成。但是，该衬底亦可由其他任何适合屏蔽栅沟槽型场效应管制造的材料构成，如氮化镓（GaN），碳化硅（SiC）等。在以下说明中，半导体区的导电类型被分为P型（第二导电型）与N型（第一导电型）,一个P型导电类型的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼（B）、铝（Al）、镓（Ga）等。一个N型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷（P）、砷（As）、碲（Sb）、硒（Se）、质子（H+）等。在以下说明中，重度掺杂的P型导电的半导体区被标记为P+区，重度掺杂的N型导电的半导体区被标记为N+区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1×1019cm-3至1×1021cm-3之间。本技术领域人员应该知道，本发明所述的P型（第二导电型）与N型（第一导电型）可以互换。
以下说明上述的屏蔽栅沟槽型场效应管器件的制造工艺步骤：
第一步，提供N+型衬底200，并在其上形成N型外延层201。
其中，N+衬底可能为红磷或者砷掺杂，厚度在50-1500um之间，在一个具体的实施例中，N+衬底为红磷掺杂，掺杂浓度在1e20 cm-3到1e18 cm-3之间；
N型外延层可能为磷掺杂，其厚度在0.5-15μm之间。N型外延层的掺杂浓度可能固定不变，在一个具体实施例中，N型外延层为磷掺杂，掺杂浓度为5e17 cm-3到1e16 cm-3之间，厚度在1-5μm之间。N型外延层的掺杂浓度也可能随着深度的不同有不同的掺杂浓度，在一个具体实施例中，N型外延层的掺杂浓度呈上淡下浓的分布，其中包括：位于上层的淡掺杂层，浓度在1e17 cm-3到1e15 cm-3，厚度为0.1-2um。位于下层的浓掺杂层，浓度在1e18 cm-3到1e16 cm-3之间。
第二步，在外延层的上表面通过光刻，形成掩模层301。然后，在N型外延层201上形成一系列沟槽（250，251，252），如图2所示。其中，第一类沟槽250用于形成导通区域；第二类沟槽251用于连接屏蔽栅电极和上表面金属层；第三类沟槽252用于保证器件外围的击穿电压。
如图7所示，第二类沟槽251和第一类沟槽250位于同一沟槽内，与每段第二类沟槽251之左右相邻的沟槽均为第一类沟槽250。第三类沟槽252位于多段沟槽的最外围，并且，与之相邻的沟槽为第一类沟槽250。
同一沟槽内可能有多段第一类沟槽250和第二类沟槽251。器件版图上均匀分布的多段第二类沟槽251有利于减少屏蔽栅电极内阻，优化器件的开关速度。
硬掩模301为绝缘物组合层，最少包含一层位于上方的第一介质层302和位于下方的第二介质层303。其中第一介质层302由刻蚀速率不同于第二介质层的材料组成，通常为氧化物，厚度在100-5000A之间。第二介质层303最少包含一层刻蚀速率不同于氧化物的抗刻蚀材料层，一般为抗刻蚀材料层和氧化物的组合层。其中抗刻蚀材料层可能是半导体氮化物。在一个实施例中，第一介质层302为氧化硅（1000-4000A），二介质层303为氮氧化硅（500-5000A）；在另一个实施例中，第一介质层302为氧化硅（1000-4000A），第二介质层303为氮化硅（500-5000A）；在再一个实施例中，第一介质层为氧化硅（1000-4000A），第二介质层303为绝缘物组合层，由下到上分别是：氮化硅（500-5000A），氧化硅（50-1000A）。
沟槽的形成方法可能包括但不限于干法刻蚀。在一个实施例中，沟槽可能由反应离子刻蚀形成。刻蚀后的沟槽可能呈上大下小的形状。在一个具体的实施例中，沟槽上表面的宽度为0.2-0.5um，深度为1.2-3μm。在另一个具体的实施例中，沟槽上表面的宽度为0.5-1.5um，深度为3-6μm。
进行刻蚀沟槽后，硬掩模301的边界310有可能位于沟槽之上，影响后续工艺中对沟槽的填充。因此进一步地，在沟槽形成后，需要对硬掩模301进行处理，使硬掩模的边界310收缩到半导体上表面平台之内。在该处理过程中，可能去除硬掩模中部分或者全部第一介质层302。
在一个具体的实施例中，第二介质层303为氮化硅，在沟槽形成后，对硬掩模301中的第二介质层303进行湿法刻蚀。由于第二介质层303上表面被第一介质层302保护，使刻蚀只发生在水平方向上，最终第二介质层303左右边界刻蚀到半导体上表面平台之内，如图3所示。在刻蚀完第二介质层303后，再去除第二介质层303上方的第一介质层302，如图4所示。
第三步，在沟槽内形成沟槽氧化层202，再在沟槽内形成屏蔽栅电极203，之后通过回刻或者化学机械平坦化工艺（CMP），暴露半导体上表面的第二介质层303，如图5所示。
沟槽氧化层202为氧化物，形成方法可能是热氧化或者淀积，又或者是两者的结合。在一个具体的实施例中，沟槽氧化层202的形成方法为：先通过热氧化形成200-2500A氧化物，再通过化学气相淀积在热氧化形成的氧化物之上形成200-4000A氧化物。在另一个实施例中，沟槽氧化层202由低压化学气相淀积（LPCVD）或者常压化学气相淀积（APCVD）淀积形成，厚度在500-5000A之间。
屏蔽栅电极203通常为多晶硅构成，也可能由金属、金属-半导体化合物（例如Al,Ti, W等），以及它们的组合构成。该屏蔽栅电极203的形成方法可能是：首先淀积屏蔽栅电极材料，再回刻到沟槽上部。
上述沟槽氧化层202和屏蔽栅电极203的形成过程中，可能会在第二介质层303上方形成氧化物或者多晶硅，该氧化物和多晶硅需要在后续工艺中去除，直到暴露出第二介质层303。在一个实施例中，在淀积屏蔽栅电极203材料后，先回刻屏蔽栅电极到沟槽上部，再刻蚀沟槽氧化层202直到暴露第二介质层303。在另一个具体的实施例中，在淀积屏蔽栅电极203材料后，进行一步化学机械平坦化工艺，利用第二介质层303作为研磨停止层，研磨并最终停留在第二介质层303上。
第四步，在第二类沟槽251和第三类沟槽252的上表面形成光刻胶401。如图6所示。
图7展示了一种光刻胶401形成后的可能的顶视图，图6的剖面结构对应图7中A-A’切线位置。由于第二类沟槽251和第一类沟槽250位于同一沟槽内，并且与第二类沟槽251左右相邻的沟槽均为第一类沟槽250。第三类沟槽252位于多段沟槽的最外围，并且，与之相邻的沟槽为第一类沟槽250。因此位于在第二类沟槽251和第三类沟槽252上的光刻胶401不会完全遮盖第二类沟槽251上的第二介质层303，同时，能够完全遮盖器件最外围的第二介质层303。
第五步，在光刻胶401的保护下进行回刻屏蔽栅电极203和沟槽氧化层202，如图8所示，之后刻蚀第二介质层303，如图9所示。
回刻屏蔽栅电极203和沟槽氧化层202的先后顺序，可能是：首先回刻屏蔽栅电极203，再回刻沟槽氧化层202。也可能包含多次交替的回刻步骤，例如：首先回刻屏蔽栅电极203到一深度，再回刻沟槽氧化层202到另一深度，接着再回刻屏蔽栅电极203到此外另一深度。回刻沟槽氧化层202的方法可能是湿法刻蚀或者干法刻蚀，又或是两者的混合。
在一个实施例中，刻蚀沟槽氧化层202前，可能对回刻的屏蔽栅电极203进行离子注入。该离子注入可以提高屏蔽栅电极203的多晶硅的掺杂浓度，从而降低屏蔽栅电极的电阻，提高器件开关速度。该方法也可以提高屏蔽栅电极多晶硅上表面的氧化速度，有利于在热氧化中形成较厚的极间隔离层204。
在回刻沟槽氧化层202的过程中，第二介质层303与氧化物刻蚀速率不同，起到保护第二类沟槽251和第三类沟槽252中的屏蔽栅电极203和沟槽氧化层202的作用，防止侧向刻蚀发生。
在回刻屏蔽栅电极203和沟槽氧化层202的之后，对第二介质层303进行刻蚀。第二类沟槽251上的第二介质层303会被侧向刻蚀掉。位于第三类沟槽252外围的第二介质层303，由于受到光刻胶401的保护，将保留在半导体上方。刻蚀第二介质层303的方法可能是湿法刻蚀。在一个具体的实施例中，第二介质层303为氮化硅，刻蚀方法为热磷酸环境下的湿法刻蚀。
第六步，去除光刻胶401，在第一类沟槽250的屏蔽栅电极203上表面形成极间隔离层204，并在上部的沟槽侧壁上形成栅氧化层210，如图10所示。
极间隔离层204的形成方法可能是氧化物淀积后再回刻，其中，回刻过程可能包含一道或者多道的化学机械平坦化（CMP）工艺、湿法刻蚀、干法刻蚀工艺。回刻前可能需要先进行光刻工艺，利用光刻胶保护第二类沟槽251和第三类沟槽252中的沟槽氧化层202。在一个实施例中，包括有以下步骤：首先在沟槽中淀积氧化物，然后进行化学机械平坦化工艺把氧化物回刻到沟槽上表面，最后对氧化物进行湿法刻蚀，形成极间隔离层204。
此外，极间隔离层204的形成方法也可能为热氧化。
栅氧化层210厚度为200-1000A。形成栅氧化层210的方法可能是热氧化或者是淀积，又或者是两者的组合。在一个具体的实施例中，形成栅氧化层210的方法为干热氧化，温度为900-1300度。
此外，极间隔离层204和栅氧化层210也可能通过热氧化的方法同时形成。
第七步，形成栅电极205，如图11所示。
栅电极205通常为多晶硅，其形成方法可能包括淀积多晶硅和多晶硅回刻两个步骤。多晶硅回刻步骤可能包括化学平坦化和/或干法刻蚀。回刻后的栅电极205的上表面到半导体上表面的距离为0.02-0.5μm。
第八，以第二介质层303作为硬掩模，进行离子注入。
该离子注入最少包括一步P型离子注入，注入能量为10keV-200keV,离子注入的掺杂物质可能为硼，剂量在1e12-5e14 cm-3之间。该P型离子注入后，可能接着进行一步热扩散工艺。在一个实施例中，该热扩散温度为1000-1150C，时间为10-300分钟。
此外，还可能在P型离子注入后进行一步N+型离子注入，注入能量为5keV-100keV,离子注入的掺杂物质可能为砷，剂量在1e13-5e16 cm-3之间。N+型离子注入可能不需要额外的光刻步骤，也可能需要先进行额外的光刻步骤，预先形成图形化的光刻胶限定N+型离子注入的区域。
如图12所示，上述离子注入时，位于沟槽外围的第二介质层303阻挡了P型离子与N+型离子注入，从而将离子注入后形成的P型掺杂体区216与N+型掺杂源区215限定在系列沟槽内部。此步骤中由于第二介质层303作为离子注入的自对准掩模，因此在此步骤中可能省略P型离子与N+型离子注入两个光刻步骤。
在进行离子注入后，第二介质层303可能被去除或者继续保留。继续保留在器件上的第二介质层303可能作为器件的钝化层的一部分，起到保护器件的终端区域，防止水气或可动离子的入侵的作用。
第九步，在半导体上表面形成氧化物介质层206，然后在氧化物介质层上形成接触孔207。
氧化物介质层206通常由氧化物组成，厚度为0.3-1.5μm。在一个实施例中，氧化物介质层206包含一层位于下方的厚度为0.05-1.0μm的非掺杂氧化硅，以及一层位于上方的厚度为0.1-1.5μm的硼磷硅玻璃。氧化物介质层206形成方法可能包括氧化物淀积和氧化物平坦化。
接触孔207可能呈宽度上大下小的形状。其中一部分的接触孔207位于沟槽正上方，并深入到第二类沟槽251或第三类沟槽252内的屏蔽栅电极203或第一类沟槽250内的栅电极205中，如图13所示。另一部分的接触孔207位于沟槽与沟槽之间，并深入半导体中，与P型掺杂区域216和N+型掺杂源区215接触，如图14所示。
形成接触孔207的方法可能是：进行光刻，利用光刻胶定义接触孔的位置，再进行干法刻蚀。
在刻蚀接触孔207后，有可能进行一步或多步P+型离子注入，在P型掺杂体区216中形成P+型掺杂接触区。P+型离子注入前，也可能预先在接触孔207的侧壁上形成氮化硅保护层，以减少侧壁处水平方向的离子注入量。该保护层可能在离子注入后被去除。
接触孔207形成后，有可能在接触孔207中形成扩散阻隔金属。其中，扩散阻隔金属的组成材料可能是Ti，W等金属，或者其金属化合物例如TiSi, TiN等。
第十步，在半导体上表面形成上表面金属209，如图15所示。
半导体上表面金属209通常为Al或Al化合物，厚度为3-5μm。例如，Al/Cu, Al/Si/Cu。
上表面金属209形成前，有可能首先在接触孔207中填充扩散阻隔金属。其中，扩散阻隔金属的组成材料可能是Ti，W等金属，或者其金属化合物例如TiSi, TiN等。
本发明阐述的屏蔽栅沟槽型场效应管的制造工艺流程，利用在沟槽刻蚀前形成的硬掩膜结构，在进行离子注入步骤前预先形成自对准图形，限定了的系列沟槽的内部作为离子注入区域，因此可以减少光刻步骤的次数。需要指出，上述实施例中相关工艺步骤，均可以适当增减达到同样的效果，相关技术领域人员应该认识到，上述所描述的本发明的实施例非限定性而是实例性的，本发明可以实现在比上述实施例更宽的范围内。
Claims (9)
1.一种屏蔽栅MOSFET器件的制造方法，其特征在于，所述的制造方法包括如下的步骤：
（1）提供衬底，并在其上形成外延层；
（2）在外延层上表面通过光刻，形成硬掩膜并蚀刻沟槽；所述的沟槽包括有用于形成导通区域的第一类沟槽、用于连接屏蔽栅电极和上表面金属层的第二类沟槽和用于防止器件外围的被击穿的第三类沟槽；
所述的硬掩膜最少包含一层位于上方的第一介质层和位于下方的第二介质层，组成第一介质层和第二介质层的材料的刻蚀速率不同，第一介质层为氧化物，第二介质层为抗刻蚀材料层和氧化物的组合层，其中抗刻蚀材料层为抗刻蚀速率不同于氧化物的抗刻蚀材料层；在刻蚀完第二介质层后，再去除第二介质层上方的第一介质层；
（3）在沟槽内形成沟槽氧化层和屏蔽栅电极；然后通过回刻或者化学机械平坦化工艺，暴露第二介质层；
（4）在第二类沟槽和第三类沟槽的上表面形成光刻胶；
（5）在光刻胶的保护下进行回刻第一类沟槽中的屏蔽栅电极和沟槽氧化层，再刻蚀位于下方的第二介质层，仅保留第三类沟槽外围的第二介质层；
（6）去除光刻胶，在第一类沟槽的屏蔽栅电极上表面形成极间隔离层，并在上部的沟槽侧壁上形成栅氧化层；
（7）形成栅电极；
（8）以剩下的第二介质层作为硬掩膜，进行第二导电类型离子注入；
（9）在半导体上表面形成氧化物介质层，然后在氧化物介质层上形成接触孔；
（10）在半导体上表面形成上表面金属。
2.如权利要求1所述的屏蔽栅MOSFET器件的制造方法，其特征在于，第二介质层是上层为氮化硅、下层为氧化硅。
3.如权利要求1所述的屏蔽栅MOSFET器件的制造方法，其特征在于，步骤（2）中，沟槽形成后，使硬掩膜边界收缩到半导体上表面平台之内。
4.如权利要求1所述的屏蔽栅MOSFET器件的制造方法，其特征在于，步骤（3）中暴露第二介质层的方法为化学机械平坦化工艺，研磨并最终停留在第二介质层上。
5.如权利要求1所述的屏蔽栅MOSFET器件的制造方法，其特征在于，沟槽结构包括：第二类沟槽和第一类沟槽位于同一沟槽内，并且与第二类沟槽左右相邻的沟槽均为第一类沟槽，第三类沟槽位于多段沟槽的最外围，且与之相邻的沟槽为第一类沟槽。
6.如权利要求1所述的屏蔽栅MOSFET器件的制造方法，其特征在于，步骤（5）中，对回刻的屏蔽栅电极进行离子注入，提高多晶硅的掺杂浓度。
7.如权利要求1所述的屏蔽栅MOSFET器件的制造方法，其特征在于，步骤（8）中，离子注入后，第二介质层继续保留在器件上作为钝化层。
8.如权利要求1所述的屏蔽栅MOSFET器件的制造方法，其特征在于，步骤（9）中，在刻蚀接触孔后，进行多步第二导电类型离子注入。
9.如权利要求1所述的屏蔽栅MOSFET器件的制造方法，其特征在于，步骤（9）中，在刻蚀接触孔后，在接触孔的侧壁上形成氮化硅保护层，再进行第二导电类型离子注入。
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