JP5996671B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents

炭化珪素半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5996671B2
JP5996671B2 JP2014553991A JP2014553991A JP5996671B2 JP 5996671 B2 JP5996671 B2 JP 5996671B2 JP 2014553991 A JP2014553991 A JP 2014553991A JP 2014553991 A JP2014553991 A JP 2014553991A JP 5996671 B2 JP5996671 B2 JP 5996671B2
Authority
JP
Japan
Prior art keywords
region
depth
silicon carbide
body layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014553991A
Other languages
English (en)
Other versions
JPWO2014103000A1 (ja
Inventor
龍太 土屋
龍太 土屋
宏行 松島
宏行 松島
直樹 手賀
直樹 手賀
久本　大
大 久本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of JP5996671B2 publication Critical patent/JP5996671B2/ja
Publication of JPWO2014103000A1 publication Critical patent/JPWO2014103000A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、炭化珪素半導体装置及びその製造方法に関する。
インバータなどに利用されるパワーデバイスに、炭化珪素基板を利用したＳｉＣ−ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の利用が提案されている（特許文献１）。このＳｉＣ−ＭＯＳＦＥＴのオン抵抗に関する課題の一つにＳｉＣ特有の低チャネル移動度がある。一般に、基板として４Ｈ−ＳｉＣ基板が用いられている。４Ｈ−ＳｉＣ基板はＳｉ面とＣ面の両面を持つが、例えば、一般的なＳｉ面をチャネルとして用いたＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）の場合、チャネル移動度向上に有利と考えられているゲート絶縁膜へのＳｉＯＮ膜（酸窒化珪素膜）の適用や埋め込みチャネルの利用を考慮したとしても、チャネル移動度は５０ｃｍ２／Ｖｓ以下となる。これはＳｉ ＭＯＳＦＥＴと比べて、一桁小さい。このため、ＳｉＣ パワーＭＯＳＦＥＴの寄生抵抗成分の中で、チャネル抵抗成分の占める割合が最も高い。この高チャネル抵抗の問題は、比較的、チャネル移動度が高いＣ面を利用したとしても、依然としてＳｉＣ パワーＭＯＳＦＥＴの大きな課題であることに変わりはない。
この低チャネル移動度の課題が存在するため、従来技術では、ＤＭＯＳＦＥＴのゲート長を縮小することで、チャネル抵抗を低減し、ＤＭＯＳＦＥＴのオン抵抗の低減を行ってきた。
特開２００１−９４０９８号公報
従来技術により、ゲート長を縮小した場合、ＤＭＯＳＦＥＴの耐圧特性が低下するという課題が存在する。図３に示す従来ＤＭＯＳＦＥＴ構造を用いてその課題について述べる。従来技術にてゲート長を縮小した場合、ソース拡散層１０２とボディ層１０６の各々の端部の距離が物理的に近づく。そのため、ＤＭＯＳＦＥＴのドレイン電極に数百〜数千Ｖの電圧が印加された場合、この端部での空乏層を効果的に伸ばすことが出来ず、電界が集中してしまう。その結果、ソース拡散層１０２、ボディ層１０６、ドリフト層１１２間で、所謂パンチスルーが発生し、リーク電流が流れるようになるため耐圧が低下する。すなわち、ゲート長縮小によるオン抵抗低減と素子高耐圧を両立することは困難であった。
本発明の目的は、この素子低オン抵抗化と高耐圧化を両立するＤＭＯＳＦＥＴ構造を提供することにある。
本願において開示される発明のうち代表的なものを簡単に説明すれば、次のとおりである。
本発明は、第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、前記基板の前記第１主面上に形成された炭化珪素からなるエピタキシャル層と、前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型の第１のボディ層と、前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型の第２のボディ層と、前記第１のボディ層内に形成された前記第１導電型の第１のソース領域と、前記第２のボディ層内に形成された前記第１導電型の第２のソース領域と、前記第１のボディ層の横端部と前記第１のソース領域の横端部との間の前記第１のボディ層に位置する前記第１のソース領域に接して形成された前記第２導電型の第１チャネル領域と、前記第２のボディ層の横端部と前記第２のソース領域の横端部との間の前記第２のボディ層に位置する前記第２のソース領域に接して形成された前記第２導電型の第２チャネル領域と、前記第１チャネル領域と前記第２チャネル領域に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に接して形成されたゲート電極と、前記基板の前記第２主面から所定の深さを有して、前記基板に形成された前記第１導電型のドレイン領域と、を備えることを特徴とする炭化珪素半導体装置において、前記第１、及び、第２のソース領域と、前記第１、及び、第２のチャネル領域がリセスされた炭化珪素半導体装置で、前記ソース領域と、前記チャネル領域がリセスされた領域のボディ層の接合深さは、前記ソース領域のリセスされていない領域の接合深さよりも深くなっていることを特徴とする炭化珪素半導体装置およびその製造方法である。
以上のような本発明によれば、従来技術と比較して、ソース拡散層領域を形成した後、この一部をリセスした後ボディ層を形成するため、図１に示す通り、ボディー層１０５が形成される。従来構造に比べ、ボディー層１０５の存在により、ソース拡散層１０２との各々の端部の距離を広げることができ、効果的に空乏層を広げ、この端部での電界集中を抑制することが可能になる。図４、および、図５に、各々、従来構造、本発明構造の電界分布をデバイスシミュレータを用いて計算した結果を示す。図４の従来構造に比べ、図５に示す本発明構造の方がボディー端部での電界集中が抑制されていることが分かる。
以上のように、本発明によれば、ゲート長を縮小しによるチャネル抵抗の低減と素子高耐圧を両立する炭化珪素半導体装置を提供することができる。
図１は実施例１における炭化珪素半導体装置の断面構造図を示す説明図である。 図２は実施例１における炭化珪素半導体装置の平面構造を示す説明図である。 従来技術における炭化珪素半導体装置の断面構造図を示す説明図である。断面図である。 シミュレーションにより求めた従来技術における炭化珪素半導体装置の電界分布図である。 シミュレーションにより求めた本発明の実施例１おける炭化珪素半導体装置の電界分布図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。 製造方法を説明する炭化珪素半導体装置の断面工程図である。
以下、実施例１について図面を参照して詳細に説明する。
図１は、実施例１の炭化珪素半導体装置の断面模式図である。炭化珪素半導体装置は、ＤＭＯＳＦＥＴの単位セルが複数配置された構造を有している。なお、図１では、複数の単位セルのうち一部が示されている。１１３はＳｉＣ基板であり、ＳｉＣ基板１１３とＳｉＣ基板１１３上に形成されたエピタキシャル層１１２とでＳｉＣエピタキシャル基板が構成されている。ＳｉＣエピタキシャル基板の基板表面にＭＯＳＦＥＴのチャネル領域を構成するボディ層１０５、１０６と、ＭＯＳＦＥＴのソース領域を構成するソース拡散層領域１０２とが形成されている。チャネル領域は１６０となる。ＳｉＣエピタキシャル基板の裏面にはＭＯＳＦＥＴのドレイン領域を構成するドレイン拡散層領域１０８が形成されている。１０３はボディ層１０５、１０６の電位固定用のｐ＋層である。１００はＭＯＳＦＥＴのゲート電極であり、１０１はゲート絶縁膜である。１１０は層間膜である。１０７はＳｉＣエピタキシャル基板表面の金属シリサイド層であり、１０９はＳｉＣエピタキシャル基板裏面の金属シリサイド層である。１１１はソースへの配線用電極であり、１４０は裏面のドレインへの配線用電極である。
１００はゲートへの配線用電極を介して外部から供給されるゲート電位、１１１はソース電位が印加される外部配線と電気的に接続されており、１４０もまた、外部から供給されるドレイン電位が印加される。
図２は実施例１における半導体装置の平面構造を示す説明図である。図２に示すように、炭化珪素半導体装置を搭載する半導体チップは、複数のｎチャネル型のＳｉＣパワーＭＯＳＦＥＴが並列接続されたアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域）１２１と、平面視において上記アクティブ領域１２１を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視において上記アクティブ領域１２１を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング（Floating Field Limited Ring：ＦＬＲ）１２５と、さらに平面視において上記複数のｐ型のフローティング・フィールド・リミッティング・リング１２５を囲むように形成されたｎ＋型のガードリング１２４が形成されている。
ｎ型のＳｉＣエピタキシャル基板のアクティブ領域の表面側に、ＳｉＣパワーＭＯＳＦＥＴのゲート電極、ｎ＋型のソース領域、チャネル領域等が形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＯＳＦＥＴのｎ＋型のドレイン領域が形成されている。
複数のｐ型のフローティング・フィールド・リミッティング・リング１２５をアクティブ領域１２１の周辺に形成することにより、オフ時において、最大電界部分が順次外側のｐ型のフローティング・フィールド・リミッティング・リング１２５へ移り、最外周のｐ型のフローティング・フィールド・リミッティング・リングで降伏するようになるので、炭化珪素半導体装置を高耐圧とすることが可能となる。図２では、３つのｐ型のフローティング・フィールド・リミッティング・リング１２５が形成されている例を図示しているが、これに限定されるものではない。また、ｎ＋型のガードリング１２４は、アクティブ領域１２１に形成されたＳｉＣパワーＭＯＳＦＥＴを保護する機能を有する。
アクティブ領域１２１内に形成された複数のＳｉＣパワーＭＯＳＦＥＴのそれぞれのゲート電極は、平面視において連結してストライプパターンとなっており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＯＳＦＥＴのゲート電極はゲート配線用電極１２２と電気的に接続している。図２では、ゲート電極はストライプパターンに形成されれいるが、これに限定されるものではなく、たとえば、ボックスパターンや多角形パターンなどがある。
また、複数のＳｉＣパワーＭＯＳＦＥＴのそれぞれのソース領域は、複数のＳｉＣパワーＭＯＳＦＥＴを覆う層間絶縁膜に形成された開口部１２３を通じてソース配線用電極１２０と電気的に接続している。ゲート配線用電極１２２とソース配線用電極１２０とは互いに離間して形成されており、ソース配線用電極１２０は、ゲート配線用電極１２２が形成された領域を除いて、アクティブ領域１２１のほぼ全面に形成されている。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域は、ｎ型のＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極と電気的に接続している。
図６（ａ）から図６（ｌ）を用いて、図１に示された実施例１の炭化珪素半導体装置の製造方法を説明する。本製造方法は、ソース拡散層領域を形成した後、この一部をリセスした後ボディ層を形成するため、ボディー層１０５が形成され、従来構造に比べ、ソース拡散層１０２との各々の端部の距離を広げることができ、効果的に空乏層を広げ、この端部での電界集中を抑制することが可能になり、ゲート長の縮小によるチャネル抵抗の低減と素子高耐圧を両立する炭化珪素半導体装置を実現できる。
まず、炭化珪素半導体装置は、４Ｈ−ＳｉＣ基板に設けられている。ＳｉＣ基板には、ｎ型の不純物が注入されている。この不純物は、たとえば、窒素であり、たとえば、不純物濃度は１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ＳｉＣ基板の表面はＳｉ面でもＣ（炭素）面のどちらでもよい。
このＳｉＣ基板１１３上にＳｉＣ基板１１３よりも低濃度にｎ型不純物が注入されたＳｉＣのｎ−型のエピタキシャル層１１２がエピタキシャル成長されている。このｎ−型のエピタキシャル層１１２の不純物濃度は炭化珪素半導体装置の素子定格に依存するが、たとえば、１×１０１４〜１×１０１７ｃｍ−３の範囲である。
以上の工程を経て、ＳｉＣエピタキシャル基板が完成する。次に、ＳｉＣエピタキシャル基板の裏面にドレインとなるｎ＋型の拡散層領域１０８を設ける。この不純物濃度は高濃度であることが望ましく、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である（図６（ａ））。
次に、ソース拡散層１０２を形成する。ソール拡散層１０２の深さは０．５μｍ程度であり、通常、注入エネルギーが数百ｋｅＶとなる。そのため、マスクとしてはＳｉＯ２（酸化珪素）などのハードマスクを用いるのが一般的である。まず、ＳｉＯ２膜をプラズマＣＶＤ（化学気相成長）装置によって、１〜３μｍ程度堆積させる。次にポジレジストを塗布、露光、現像し、所望のボディ層の形状のレジストパターンを形成する。その後、ＳｉＯ２膜をドライエッチングによって加工、レジスト除去をすることによって、パターニングされたマスク１３０がＳｉＣエピタキシャル基板上に形成される（図６（ｂ））。次に、イオン注入でｎ＋型のソース拡散層領域１０２を形成する。不純物は、たとえば、Ｎ（窒素）である。不純物濃度は、たとえば、１×１０１９〜１×１０２１ｃｍ−３の範囲である（図６（ｂ））。
続いて、ボディ層１０５，１０６の電位を固定するために、シリサイド層形成部分にｐ＋層１０３を形成する。まず、プラズマＣＶＤ装置によって、ＳｉＯ２膜を堆積させる。次にポジレジストを塗布、露光、現像し、所望のボディ層の形状のレジストパターンを形成する。その後、ＳｉＯ２膜をドライエッチングによって加工、レジスト除去をすることによって、パターニングされたマスク１３０がＳｉＣエピタキシャル基板上に形成される（図６（ｃ））。続いて、イオン注入でｐ＋層１０３を形成する。不純物はたとえばＡｌである。不純物濃度は、たとえば、１×１０１９〜１×１０２１ｃｍ−３の範囲である（図６（ｃ））。
次に、ボディ層１０５を形成するためにソース拡散層１０２の一部をリセスする。まず、プラズマＣＶＤ装置によって、ＳｉＯ２膜を堆積させる。次にポジレジストを塗布、露光、現像し、所望のボディ層の形状のレジストパターンを形成する。その後、ＳｉＯ２膜をドライエッチングによって加工、レジスト除去をすることによって、パターニングされたマスク１３０がＳｉＣエピタキシャル基板上に形成される（図６（ｄ））。
続いて、ソース拡散層領域１０２、および、ＳｉＣエピタキシャル基板を例えばドライエッチングを用いてリセス領域１３１を形成する（図６（ｅ））。リセスする深さは、たとえば、１０〜２００ｎｍの範囲である。
次に、ボディ層１０５，１０６を形成する。ボディ層の深さは０．５〜２μｍと深く、通常、注入エネルギーが数百ｋｅＶから数ＭｅＶとなる。そのため、マスクとしてはＳｉＯ２（酸化珪素）などのハードマスクを用いるのが一般的である。まず、ＳｉＯ２膜をプラズマＣＶＤ（化学気相成長）装置によって、１〜３μｍ程度堆積させる。次にポジレジストを塗布、露光、現像し、所望のボディ層の形状のレジストパターンを形成する。その後、ＳｉＯ２膜をドライエッチングによって加工、レジスト除去をすることによって、パターニングされたマスク１３０がＳｉＣエピタキシャル基板上に形成される（図６（ｆ））。
続いて、イオン注入を用いてｐ型不純物を注入してボディ層を形成する。不純物はたとえばＡｌ（アルミニウム）である。不純物濃度は、たとえば、１×１０１６〜１×１０１９ｃｍ−３の範囲である（図６（ｆ））。本工程により従来のボディ層１０６よりも、更に深いボディ層１０５を形成でき、耐圧低下の原因となるパンチスルーが抑制可能となる。
全ての不純物注入後、注入した不純物の活性化を行う。ＳｉＣの活性化熱処理には、１５００℃以上の温度が要求される。しかし、１５００℃以上を超えるとＳｉＣ基板表面からＳｉ原子や注入した不純物の離脱が起きる。また、表面平坦性が劣化してしまう。そこで、ＳｉＣエピタキシャル基板の表面と裏面を活性化熱処理前に炭素膜を被覆する。炭素膜はプラズマＣＶＤ装置によって、ＳｉＣエピタキシャル基板の表面と裏面に３０ｎｍ程度堆積させる。この炭素膜を被覆した後、１５００℃以上の高温で数分間活性化熱処理を行う。活性化熱処理後、被覆した炭素膜は酸素プラズマ処理で除去する。
炭素膜を被覆したことによって、ＳｉＣエピタキシャル基板表面近傍には炭素が余剰に入った層が形成される。この層を除去するため、高温水素雰囲気でＳｉＣエピタキシャル基板表面をエッジングする。この時の温度は、１０００℃以上が望ましい。また、この高温水素熱処理によるエッジングにより、先にリセスして形成したソース拡散層領域１０２のエッジ部分を丸めることができる。チャネル領域１６０のソース拡散層領域側端部が曲率５ｎｍ以上の角をなすことが望ましい。なお、この水素熱処理を行わずに、素子を形成しても良い。
次に、ゲート絶縁膜１０１とゲート電極１００を形成する。ゲート絶縁膜１０１は、一酸化窒素ガスを用いてＳｉＯＮ膜をゲート絶縁膜１０１のＳｉＣエピタキシャル基板表面層とするのが望ましい。ただし、ゲート絶縁膜１０１の膜厚を厚く形成するために、熱ＣＶＤ装置によりＳｉＯ２膜を堆積させ、ゲート絶縁膜１０１を多層膜とするのが望ましい（図６（ｇ））。ゲート絶縁膜１０１の膜厚は５０〜１５０ｎｍの範囲である。ゲート絶縁膜１０１を設けた後、ゲート電極１００となるＳｉ膜１６１を堆積する。Ｓｉ膜１６１として、Ｐが注入された多結晶Ｓｉ膜１６１を堆積させるのが一般的である（図６（ｇ））。多結晶Ｓｉ膜１６１の膜厚は１００〜５００ｎｍの範囲である。続いて、多結晶Ｓｉ膜１６１を加工する。ポジレジストを塗布、露光、現像し、所望のゲート電極１００の形状のレジストパターン１３２を形成する。レジストパターン１３２を形成後、Ｓｉ膜１６１をドライエッチングによって所望の形状に加工し、ゲート電極１１０を形成する（図６（ｈ））。
レジストパターン１３２を除去後、プラズマＣＶＤ装置によって、層間膜１１０を堆積させる。その後、層間膜１１０を１０００℃で焼きしめた後、続いて、ソース拡散層領域１０２と、ボディ層１０５，１０６の電位を固定するためのｐ＋層１０３ｐ＋層へ配線用電極を設ける為に、層間膜１１０、及び、ゲート絶縁膜１０１の一部を開口し、コンタクト領域を形成する。ポジレジストを塗布、露光、現像し、所望の開口形状を得るためのレジストマスク１３２を形成する。次に、層間膜１１０及びゲート絶縁膜１０１をドライエッチングによって所望の形状に加工し、コンタクト領域を形成する（図６（ｉ））。
続いて、ソース拡散層領域１０２とｐ＋層１０３と配線用電極の接触抵抗を下げるために、ソース拡散層領域１０２とｐ＋層１０３上に金属シリサイド層１０７を形成する。まず、マグネトロンスパッタ装置を用いて、金属膜を２０ｎｍ程度堆積させる。金属膜を堆積させた後、５００℃〜９００℃のシリサイド化アニールを行い金属膜とＳｉＣエピタキシャル基板を反応させて、金属シリサイド層１０７を形成する。続いて、ウェットエッチングを用いて、未反応の金属膜を除去する。この金属膜除去のためのウェットエッチングには、たとえば、硫酸加水が用いられる。（図６（ｊ））
次に、裏面のｎ＋型の拡散層領域１０８を覆うように金属シリサイド層１０９を形成する。ＳｉＣエピタキシャル基板の裏面にマグネトロンスパッタ装置を用いて、金属膜を１００ｎｍ程度堆積させる。次に８００℃〜１２００℃のシリサイドかアニールを行い金属膜とＳｉＣエピタキシャル基板を反応させて、金属シリサイド１０９を設ける（図６（ｋ））。その後、裏面の金属シリサイド１０９を覆うように金属膜１４０を所望の膜厚堆積させる。
次に、ゲート電極１００上へ配線用電極を設けるために、層間膜１１０の一部を開口する。ポジレジストを塗布、露光、現像し、所望のゲート開口部の形状のレジストパターンを形成する。レジストパターンを形成後、ドライエッチングによって所望の形状に加工する。続いて、ソースへの配線用電極１１１とゲートへの配線用電極を設ける。電極はメタルＣＶＤ装置によって、チタンと、窒化チタンと、アルミニウムを積層させる（図６（ｌ））。アルミニウム膜の膜厚は配線への接続を考慮し、２μｍ以上の膜厚にするのが好ましい。電極のための金属膜を積層させた後、余分な金属膜を除去する。この時、ソースへの配線用電極１１１とゲートへの配線用電極の分離も行われる。その後、ソースへの配線用電極１１１へ配線が接続され、ゲートへの配線用電極へも配線が接続される。
以上、実施例１により、深いボディ層１０５を持つ炭化珪素半導体装置を形成できた。本構造によれば、従来技術と比較して、ソース拡散層領域を形成した後、この一部をリセスした後ボディ層を形成することで、従来ボディー層１０６よりも更に深いボディ層１０５を形成することができる。ボディー層１０５の存在により、従来構造に比べ、ソース拡散層１０２との各々の端部の距離を広げることができ、効果的に空乏層を広げ、この端部での電界集中を抑制し、耐圧特性を向上させることが可能になる。以上より、耐ゲート長を縮小しによるチャネル抵抗の低減と素子高耐圧を両立する炭化珪素半導体装置を提供することができる。
１００・・・ゲート電極、１０１・・・ゲート絶縁膜、１０２・・・ソース拡散層、１０３・・・ｐ＋層、１０５・・・深いボディ層、１０６・・・ボディ層、１０７・・・表面金属シリサイド層、１０８・・・ドレイン拡散層領域、１０９・・・裏面金属シリサイド層、１１０・・・層間膜、１１１・・・ソース電極、１１２・・・ＳｉＣエピタキシャル層、１１３・・・ＳｉＣ基板、１２０・・・ソース配線用電極、１２１・・・アクティブ領域、１２２・・・ゲート配線用電極、１２３・・・開口部、１２４・・・ガードリング、１２５・・・ｐ型のフローティング・フィールド・リミッティング・リング、１３０、１３２・・・マスク層、１３１・・・リセス領域、１４０・・・金属膜、１６０・・・チャネル領域

Claims (7)

  1. 第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、
    前記基板の前記第１主面上に形成された炭化珪素からなる前記第１導電型のエピタキシャル層と、
    前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型の第１のボディ層と、
    前記エピタキシャル層内に形成され、前記第１のボディ層と離間して設けられた前記第２導電型の第２のボディ層と、
    前記第１のボディ層内に形成された前記第１導電型の第１のソース領域と、
    前記第２のボディ層内に形成された前記第１導電型の第２のソース領域と、
    前記第１のボディ層の横端部と前記第１のソース領域の横端部との間の前記第１のボディ層に、前記第１のソース領域に接して形成された前記第２導電型の第１チャネル領域と、
    前記第２のボディ層の横端部と前記第２のソース領域の横端部との間の前記第２のボディ層に、前記第２のソース領域に接して形成された前記第２導電型の第２チャネル領域と、
    前記第１チャネル領域および前記第２チャネル領域に接して形成されたゲート絶縁膜と、
    前記ゲート絶縁膜に接して形成されたゲート電極と、
    前記基板の前記第２主面側に形成された前記第１導電型のドレイン領域と、
    を備え、
    前記エピタキシャル層の上面がリセスされた第１領域と、前記エピタキシャル層の上面がリセスされていない第２領域と、を有し、
    前記ゲート電極の下方に位置する、前記第１チャネル領域、前記第１のソース領域の一部分、前記第２チャネル領域および前記第２のソース領域の一部分は、前記第１領域に形成され、
    前記第１のソース領域の他の部分および前記第２のソース領域の他の部分は、前記第２領域に形成され、
    前記第１領域における前記第１のソース領域の一部分および前記第２のソース領域の一部分は、前記第２領域の前記エピタキシャル層の上面から第１深さを有し、前記第２領域における前記第１のソース領域の他の部分および前記第２のソース領域の他の部分は、前記第２領域の前記エピタキシャル層の上面から第２深さを有し、
    前記第１領域における前記第１のボディ層および前記第２のボディ層は、前記第２領域の前記エピタキシャル層の上面から第３深さを有し、前記第２領域における前記第１のボディ層および前記第２のボディ層は、前記第２領域の前記エピタキシャル層の上面から第４深さを有し、
    前記第３深さと前記第１深さとの差が、前記第４深さと前記第２深さとの差よりも大きいことを特徴とする炭化珪素半導体装置。
  2. 請求項１記載の炭化珪素半導体装置において、
    前記第１深さと前記第２深さとは同じであり、前記第３深さが前記第４深さよりも大きいことを特徴とする炭化珪素半導体装置。
  3. 請求項２記載の炭化珪素半導体装置において、
    前記第３深さと前記第４深さとの差が、１０〜２００ｎｍであることを特徴とする炭化珪素半導体装置。
  4. 請求項１記載の炭化珪素半導体装置において、
    前記第３深さを有する前記第１領域の前記第１のボディ層と、前記第４深さを有する前記第２領域の前記第１のボディ層との境界部は、前記第１のソース領域の前記横端部を挟んで前記第１チャネル領域の反対側に位置し、
    前記第３深さを有する前記第１領域の前記第２のボディ層と、前記第４深さを有する前記第２領域の前記第２のボディ層との境界部は、前記第２のソース領域の前記横端部を挟んで前記第２チャネル領域の反対側に位置することを特徴とする炭化珪素半導体装置。
  5. （ａ）炭化珪素からなる第１導電型の基板の第１主面上に、炭化珪素からなる前記第１導電型のエピタキシャル層を形成する工程、
    （ｂ）前記エピタキシャル層に前記第１導電型の不純物を導入して、互いに離間し、前記エピタキシャル層の上面から第１深さを有する、第１のソース領域および第２のソース領域を形成する工程、
    （ｃ）前記エピタキシャル層の上面をエッチングして、前記第１のソース領域の一部から前記第２のソース領域の一部に亘ってリセスを形成する工程、
    （ｄ）前記エピタキシャル層に前記第１導電型とは異なる第２導電型の不純物を導入して、互いに離間し、前記第１のソース領域を囲む第１のボディ層および前記第２のソース領域を囲む第２のボディ層を形成する工程、
    （ｅ）前記エピタキシャル層の上面に、ゲート絶縁膜を形成する工程、
    （ｆ）前記ゲート絶縁膜上に導電体膜を形成した後、前記導電体膜を加工して、ゲート電極を形成する工程、
    （ｇ）前記基板の前記第１主面と反対面の第２主面に、前記第１導電型のドレイン領域を形成する工程、
    を含み、
    前記（ｃ）工程では、前記リセスが形成された第１領域と、前記リセスが形成されない第２領域と、が形成され、
    前記（ｄ）工程では、前記第１領域に、前記第２領域の前記エピタキシャル層の上面から第２深さを有し、前記第２領域に、前記第２領域の前記エピタキシャル層の上面から第３深さを有する、前記第１のボディ層および前記第２のボディ層が形成され、
    前記第２深さは前記第３深さよりも大きいことを特徴とする炭化珪素半導体装置の製造方法。
  6. 請求項５記載の炭化珪素半導体装置の製造方法において、
    前記第２深さと前記第３深さとの差が、１０〜２００ｎｍであることを特徴とする炭化珪素半導体装置の製造方法。
  7. 請求項５記載の炭化珪素半導体装置の製造方法において、
    前記第２深さを有する前記第１領域の前記第１のボディ層と、前記第３深さを有する前記第２領域の前記第１のボディ層との境界部は、前記第１のソース領域の前記横端部を挟んで前記第１チャネル領域の反対側に位置し、
    前記第２深さを有する前記第１領域の前記第２のボディ層と、前記第３深さを有する前記第２領域の前記第２のボディ層との境界部は、前記第２のソース領域の前記横端部を挟んで前記第２チャネル領域の反対側に位置することを特徴とする炭化珪素半導体装置の製造方法。
JP2014553991A 2012-12-28 2012-12-28 炭化珪素半導体装置及びその製造方法 Expired - Fee Related JP5996671B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/084023 WO2014103000A1 (ja) 2012-12-28 2012-12-28 炭化珪素半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP5996671B2 true JP5996671B2 (ja) 2016-09-21
JPWO2014103000A1 JPWO2014103000A1 (ja) 2017-01-12

Family

ID=51020151

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014553991A Expired - Fee Related JP5996671B2 (ja) 2012-12-28 2012-12-28 炭化珪素半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US9263571B2 (ja)
JP (1) JP5996671B2 (ja)
DE (1) DE112012007275T5 (ja)
WO (1) WO2014103000A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6288298B2 (ja) * 2014-11-12 2018-03-07 富士電機株式会社 炭化珪素半導体スイッチング素子およびその製造方法
WO2016110990A1 (ja) * 2015-01-09 2016-07-14 株式会社日立製作所 パワー半導体素子、パワーモジュール、および電力変換装置
JP6530361B2 (ja) * 2016-10-07 2019-06-12 トヨタ自動車株式会社 半導体装置
JP2019075411A (ja) 2017-10-12 2019-05-16 株式会社日立製作所 炭化ケイ素半導体装置、パワーモジュールおよび電力変換装置
US10422818B2 (en) * 2017-12-30 2019-09-24 Texas Instruments Incorporated Power transistors with a resistor coupled to a sense transistor
JP6592119B2 (ja) * 2018-01-25 2019-10-16 株式会社日立製作所 半導体スイッチング素子および炭化珪素半導体装置の製造方法
US20210399128A1 (en) * 2020-06-19 2021-12-23 Cree, Inc. Power devices with a hybrid gate structure
US11004940B1 (en) * 2020-07-31 2021-05-11 Genesic Semiconductor Inc. Manufacture of power devices having increased cross over current
JP2022087908A (ja) * 2020-12-02 2022-06-14 株式会社日立製作所 半導体装置
JP7476130B2 (ja) 2021-03-18 2024-04-30 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357795A (ja) * 1999-06-17 2000-12-26 Nec Kansai Ltd ディプレッション型半導体装置の製造方法
JP2001094098A (ja) * 1999-09-21 2001-04-06 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2002093742A (ja) * 2000-09-18 2002-03-29 National Institute Of Advanced Industrial & Technology オーミック電極構造体、その製造方法、半導体装置及び半導体装置の製造方法
JP2002208699A (ja) * 2001-01-10 2002-07-26 Toshiba Corp 絶縁ゲート型半導体装置
JP2004335917A (ja) * 2003-05-12 2004-11-25 Nissan Motor Co Ltd 半導体装置及びその製造方法
WO2013140621A1 (ja) * 2012-03-23 2013-09-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6956239B2 (en) * 2002-11-26 2005-10-18 Cree, Inc. Transistors having buried p-type layers beneath the source region
US7402844B2 (en) * 2005-11-29 2008-07-22 Cree, Inc. Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods
US8053344B1 (en) * 2010-09-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357795A (ja) * 1999-06-17 2000-12-26 Nec Kansai Ltd ディプレッション型半導体装置の製造方法
JP2001094098A (ja) * 1999-09-21 2001-04-06 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2002093742A (ja) * 2000-09-18 2002-03-29 National Institute Of Advanced Industrial & Technology オーミック電極構造体、その製造方法、半導体装置及び半導体装置の製造方法
JP2002208699A (ja) * 2001-01-10 2002-07-26 Toshiba Corp 絶縁ゲート型半導体装置
JP2004335917A (ja) * 2003-05-12 2004-11-25 Nissan Motor Co Ltd 半導体装置及びその製造方法
WO2013140621A1 (ja) * 2012-03-23 2013-09-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20150318389A1 (en) 2015-11-05
WO2014103000A1 (ja) 2014-07-03
US9263571B2 (en) 2016-02-16
DE112012007275T5 (de) 2015-11-12
JPWO2014103000A1 (ja) 2017-01-12

Similar Documents

Publication Publication Date Title
JP5996671B2 (ja) 炭化珪素半導体装置及びその製造方法
JP6168732B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6140823B2 (ja) 炭化珪素半導体装置
US9825166B2 (en) Silicon carbide semiconductor device and method for producing same
JP5639926B2 (ja) 炭化珪素半導体装置及びその製造方法
US10361266B2 (en) Semiconductor device
JP6277623B2 (ja) ワイドバンドギャップ半導体装置
JP5994604B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2015015934A1 (ja) ワイドバンドギャップ半導体装置
US8941120B2 (en) Semiconductor device and method for manufacturing the same
US9613809B2 (en) Method of manufacturing silicon carbide semiconductor device
US9324860B2 (en) Semiconductor device
WO2012172988A1 (ja) 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
WO2017051616A1 (ja) 炭化珪素半導体装置およびその製造方法
JP4972293B2 (ja) 半導体装置およびその製造方法
JP6991476B2 (ja) 半導体装置
JP5875334B2 (ja) 炭化珪素半導体装置
WO2014102994A1 (ja) 炭化珪素半導体装置及びその製造方法
JP2017098371A (ja) 半導体装置およびその製造方法
JP2022052774A (ja) 炭化珪素半導体装置
KR101371491B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160627

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160802

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160824

R150 Certificate of patent or registration of utility model

Ref document number: 5996671

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees