DE112013007094B4 - Siliciumcarbid-Halbleitervorrichtung und Verfahren für ihre Herstellung - Google Patents

Siliciumcarbid-Halbleitervorrichtung und Verfahren für ihre Herstellung Download PDF

Info

Publication number
DE112013007094B4
DE112013007094B4 DE112013007094.4T DE112013007094T DE112013007094B4 DE 112013007094 B4 DE112013007094 B4 DE 112013007094B4 DE 112013007094 T DE112013007094 T DE 112013007094T DE 112013007094 B4 DE112013007094 B4 DE 112013007094B4
Authority
DE
Germany
Prior art keywords
source region
type
region
silicon carbide
depth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112013007094.4T
Other languages
English (en)
Other versions
DE112013007094T5 (de
Inventor
Naoki Tega
Keisuke Kobayashi
Koji Fujisaki
Takashi Takahama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE112013007094T5 publication Critical patent/DE112013007094T5/de
Application granted granted Critical
Publication of DE112013007094B4 publication Critical patent/DE112013007094B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Siliciumcarbid-Halbleitervorrichtung, die umfasst:ein Substrat (101) eines ersten Leitfähigkeitstyps, das eine erste Hauptfläche und eine zweite Hauptfläche, die eine der ersten Hauptfläche gegenüberliegende Oberfläche ist, umfasst und aus Siliciumcarbid (SiC) hergestellt ist;eine epitaktische Schicht (102), die auf der ersten Hauptfläche des Substrats (101) ausgebildet ist und aus Siliciumcarbid (SiC) hergestellt ist;eine Körperschicht (105) eines zweiten von dem ersten Leitfähigkeitstyp verschiedenen Leitfähigkeitstyps, die eine erste Tiefe von einer Oberfläche der epitaktischen Schicht aufweist und in der epitaktischen Schicht (102) ausgebildet ist;einen Körperschicht-Potentialfixierungsbereich (109) des zweiten Leitfähigkeitstyps, der eine zweite Tiefe von der Oberfläche der epitaktischen Schicht (102) aufweist und in der epitaktischen Schicht (102) ausgebildet ist;einen ersten Source-Bereich (106) des ersten Leitfähigkeitstyps, der eine dritte Tiefe von der Oberfläche der epitaktischen Schicht (102) aufweist und in der Körperschicht (105) so ausgebildet ist, dass er von einem Endabschnitt der Körperschicht (105) getrennt ist und an den Körperschicht-Potentialfixierungsbereich (109) angrenzt, und in den ein erster Störstoff eingebracht ist;einen zweiten Source-Bereich (107) des ersten Leitfähigkeitstyps, der eine vierte Tiefe von der Oberfläche der epitaktischen Schicht (102) aufweist und innerhalb des ersten Source-Bereichs (106) auf einer Seite des Endabschnitts der Körperschicht (105) ausgebildet ist und ferner in dem ersten Source-Bereich (106) so ausgebildet ist, dass er von dem Körperschicht-Potentialfixierungsbereich (109) auf einer Seite des Körperschicht-Potentialfixierungsbereichs (109) getrennt ist und in den ein zweiter Störstoff, der eine Festkörper-Löslichkeitsgrenze aufweist, die höher als die des ersten Störstoffs ist, und leicht diffundiert, eingebracht ist;einen dritten Source-Bereich (108) des ersten Leitfähigkeitstyps, der eine fünfte Tiefe von der Oberfläche der epitaktischen Schicht (102) aufweist und aus dem ersten Source-Bereich (106) und dem zweiten Source-Bereich (107), die einander überlappen, ausgebildet ist;einen Source-Diffusionsschichtbereich, der den ersten Source-Bereich (106), den zweiten Source-Bereich (107) und den dritten Source-Bereich (108) umfasst;einen Kanalbereich, der in der Körperschicht (105) zwischen dem Endabschnitt der Körperschicht (105) und den ersten Source-Bereich (106) ausgebildet ist;einen Gate-Isolierfilm (210), der in Anlage mit dem Kanalbereich ist;eine Gate-Elektrode (211), die in Anlage mit dem Gate-Isolierfilm (210) ist; undeinen Drain-Bereich (203) des ersten Leitfähigkeitstyps, der eine sechste Tiefe von der zweiten Hauptfläche der Oberfläche aufweist und in dem Substrat (101) ausgebildet ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Siliciumcarbid-Halbleitervorrichtung, die aus mehreren Leistungshalbleitervorrichtungen besteht, die ein Siliciumcarbid-Substrat verwenden, und ein Verfahren für ihre Herstellung.
  • Stand der Technik
  • Herkömmlicherweise ist in Bezug auf einen Leistungs-Metall-Isolator-Halbleiter-Feldeffekttransistor (Leistungs-MISFET), der eine der Leistungshalbleitervorrichtungen ist, ein Leistungs-MISFET, der ein Siliciumsubstrat (Si-Substrat) verwendet, (nachfolgend als Si-Leistungs-MISFET bezeichnet), der generelle Trend gewesen.
  • Jedoch kann der Leistungs-MISFET, der ein Siliciumcarbid-Substrat (nachfolgend als SiC-Substrat bezeichnet) verwendet, (nachfolgend als SiC-Leistungs-MISFET bezeichnet) eine höhere Durchbruchspannung und geringere Verluste im Vergleich zu dem Si-Leistungs-MISFET erzielen. Daher hat der SiC-Leistungs-MISFET Aufmerksamkeit auf dem Gebiet der Energieeinsparung oder umweltfreundlicher Wechselrichtertechnologien auf sich gezogen.
  • Im Vergleich zu dem Si-Leistungs-MISFET kann der SiC-Leistungs-MISFET einen niedrigeren Durchlasswiderstand bei der gleichen Durchbruchspannung erzielen. Dies liegt daran, dass die dielektrische Durchbruchfeldstärke von Siliciumcarbid (SiC) etwa siebenmal so groß wie die von Silicium (Si) ist, so dass eine epitaktische Schicht, die als Driftschicht dient, dünn gemacht werden kann. Betrachtet man jedoch die ursprünglichen Eigenschaften, die von Siliciumcarbid (SiC) erhalten werden, kann nicht gesagt werden, dass ausreichende Eigenschaften erhalten worden sind, und eine weitere Reduktion des Durchlasswiderstands wurde unter dem Gesichtspunkt einer hocheffizienten Energienutzung gewünscht.
  • Eines der Probleme für den Durchlasswiderstand des SiC-Leistungs-MISFET einer DMOS-Struktur (Struktur mit doppelt diffundiertem Metall-Oxid-Halbleiter), das gelöst werden soll, ist ein parasitärer Kontaktwiderstand an einer Kontaktfläche zwischen einer Source-Diffusionsschicht und einer Metallelektrode, was ein einzigartiges Problem bei dem SiC-Leistungs-MISFET ist. Die Kontaktwiderstandskomponente nimmt etwa 0,5-1 mΩcm2 der Durchlasswiderstandskomponente ein. Obwohl der Durchlasswiderstand abhängig von einer Nenn-Durchbruchspannung ist, beträgt er etwa 2 bis 5 mΩcm2 bei einer Durchbruchspannung von 600 bis 1000 V. Daher beträgt ein Anteil, der von dem Kontaktwiderstand eingenommen wird, 10 % oder mehr, und die Widerstandserhöhung und -variation können nicht ignoriert werden. Im Allgemeinen ist zum Verringern des Kontaktwiderstands eine Silicidschicht auf einem SiC-Substrat ausgebildet, wo ein Kontakt ausgebildet ist. Weiterhin ist es wünschenswert, dass eine Substratkonzentration einer Kontaktfläche zwischen der Silicidschicht und der Source-Diffusionsschicht hoch ist, und ein Bereich von 1 × 1019 cm-3 bis 1 × 1021 cm-3 ist erwünscht.
  • Stickstoff oder Phosphor werden als Störstoffe der Source-Diffusionsschicht in einem SiC-Leistungs-DMOS verwendet (beispielsweise in den Nicht-Patent-Dokumenten 1 und 2). In dem Fall, in dem Stickstoff als Störstoff verwendet wird, gibt es ein Problem damit, dass eine Feststoff-Löslichkeitsgrenze niedrig ist und selbst dann keine ausreichende elektrische Aktivierung erreicht wird, wenn die Störstoffe in einer hohen Konzentration implantiert werden. Wie beispielsweise in dem Nicht-Patent-Dokument 1 beschrieben ist, ist selbst dann, wenn Phosphor und Stickstoff in der gleichen Konzentration implantiert werden und eine thermische Aktivierungsbehandlung bei der gleichen Temperatur für den gleichen Zeitraum durchgeführt wird, der Stickstoff weniger elektrisch aktiviert und der Flächenwiderstand ist in dem Fall, in dem Stickstoff als Störstoff verwendet wird, zehnmal höher als in dem Fall, in dem Phosphor als Störstoff verwendet wird. Weiterhin offenbart Patent-Dokument 3 eine Halbleitervorrichtung, bei der ein Kontaktwiderstand zwischen einem Sourcebereich und einer Sourceelektrode verbessert wird, indem von einer Innenwand eines Grabens ein Schaden entfernt wird oder Schäden entfernt werden. Patent-Dokument 4 offenbart ebenfalls eine Halbleitervorrichtung, bei der eine Gate-Isolierschicht anstelle einer einschichtigen Struktur aus SiO2, eine A10N/Si02-Mehrschichtstruktur aufweist. Schließlich offenbart Patent-Dokument 5 eine Halbleiterbauelement mit hoher Widerstandsfähigkeit gegen Spannungen unter Verwendung von Siliziumkarbid (SiC).
  • Daher besteht ein Bedarf an einer Technologie für den Einsatz von Phosphor in der Source-Diffusionsschicht des Kontaktabschnitts. Wie beispielsweise in der japanischen Patentoffenlegungsschrift JP 2006 - 173 584 A (Patent-Dokument 1) und der japanischen Patentoffenlegungsschrift JP 2009 - 64 970 A (Patent-Dokument 2) beschrieben ist, ist ein Verfahren zum Verwenden von Phosphor als Störstoff in der Source-Diffusionsschicht des Kontaktabschnitts offengelegt.
  • Entgegenhaltungsliste
  • Patent-Dokument(e)
    • Patent-Dokument 1: JP 2006 - 173 584 A
    • Patent-Dokument 2: JP 2009 - 64 970 A
    • Patent-Dokument 3: US 2012 / 0 061 682 A1
    • Patent-Dokument 4: US 2012 / 0 223 338 A1
    • Patent-Dokument 5: JP 2012 - 142 585 A
  • Nicht-Patent-Dokument(e)
  • Nicht-Patent-Dokument 1: M. A. Capano u. a., „Ionization energies and electron motilities in phosphorus- and nitrogen-implanted 4H-silicon carbide" Journal of Applied Physics 87, 8773, (2000) Nicht-Patent-Dokument 2: F. Schmid u. a., „Electrical activation of implanted phosphorus ions in [0001]- and [11-20]- oriented 4H-SiC" Journal of Applied Physics 91, 9182, (2002)
  • Zusammenfassung der Erfindung
  • Von der Erfindung zu lösende Probleme
  • Wie jedoch beispielsweise in dem Nicht-Patent-Dokument 2 beschrieben ist, ist in dem Fall, in dem Phosphor als Störstoff verwendet wird, das Problem bekannt, dass der Phosphor wahrscheinlich in einer Richtung der (11-20)-Ebene im Vergleich zu der (0001)-Ebene diffundiert ist, nachdem er der thermischen Aktivierungsbehandlung unterzogen worden ist. In Anbetracht des obigen Problems haben die Erfinder ferner deshalb das Problem in dem Fall untersucht, in dem Phosphor auf den DMOS angewendet wird. Bei dem DMOS entspricht die Richtung der (11-20)-Ebene einer Kanalrichtung und einer Richtung eines Körperschicht-Potentialfixierungsbereichs und eine Richtung der Diffusion ist eine Querrichtung in Bezug auf das Substrat. Daher gibt es in dem Fall, in dem Phosphor für eine Source-Diffusionsschicht verwendet wird,
    Bedenken, dass der Kanal verkürzt ist und eine Schwellenspannung verringert ist. Als ein weiteres Problem ist die Konzentration des Körperschicht-Potentialfixierungsbereichs aufgrund der Diffusion des Phosphors in einer Querrichtung verringert, und es wird schwierig, das Potential der Körperschicht zu fixieren. Folglich besteht das Risiko, dass ein Durchbruchspannungsausfall auftritt. Darüber hinaus ist festgestellt worden, dass die Breite des Körperschicht-Potentialfixierungsbereichs höchstens so klein wie etwa 1 µm ist, und es besteht das Risiko, dass beide Probleme einer Verringerung der Konzentration und einer Verringerung der Fläche des Körperschicht-Potentialfixierungsbereichs auftreten, wenn hochkonzentrierter Phosphor in der Querrichtung diffundiert.
  • Es ist eine Aufgabe der Erfindung, eine hochleistungsfähige und zuverlässige Siliciumcarbid-Halbleitervorrichtung und ein Herstellungsverfahren der Siliciumcarbid-Halbleitervorrichtung bereitzustellen, und zwar auch in dem Fall, in dem Stickstoff oder dergleichen, das schwer zu diffundieren ist und eine geringe Feststoff-Löslichkeitsgrenze aufweist, als ein Störstoff einer Source-Diffusionsschicht verwendet wird, und Phosphor, das leicht zu diffundieren ist und eine Feststoff-Löslichkeitsgrenze aufweist, die höher als diejenige von Stickstoff ist, in einer hohen Konzentration als ein Störstoff einer Source-Diffusionsschicht eines Kontaktabschnitts verwendet wird.
  • Mittel zur Lösung der Probleme
  • Das Folgende ist eine kurze Beschreibung einer Ausführungsform einer typischen Erfindung, die in der vorliegenden Anmeldung offengelegt ist.
  • Eine Siliciumcarbid-Halbleitervorrichtung umfasst:
    • ein Substrat eines ersten Leitfähigkeitstyps, das eine erste Hauptfläche und eine zweite Hauptfläche, die eine der ersten Hauptfläche gegenüberliegende Oberfläche ist, umfasst und aus Siliciumcarbid hergestellt ist;
    • eine epitaktische Schicht, die auf der ersten Hauptfläche des Substrats ausgebildet ist und aus Siliciumcarbid hergestellt ist;
    • eine Körperschicht eines zweiten von dem ersten Leitfähigkeitstyp verschiedenen Leitfähigkeitstyps, die eine erste Tiefe von einer Oberfläche der epitaktischen Schicht aufweist und in der epitaktischen Schicht ausgebildet ist;
    • einen Körperschicht-Potentialfixierungsbereich des zweiten Leitfähigkeitstyps, der eine zweite Tiefe von der Oberfläche der epitaktischen Schicht aufweist und in der epitaktischen Schicht ausgebildet ist;
    • einen ersten Source-Bereich des ersten Leitfähigkeitstyps, der eine dritte Tiefe von der Oberfläche der epitaktischen Schicht aufweist und in der Körperschicht so ausgebildet ist, dass er von einem Endabschnitt der Körperschicht getrennt ist und an den Körperschicht-Potentialfixierungsbereich angrenzt, und in den ein erster Störstoff eingebracht ist;
    • einen zweiten Source-Bereich des ersten Leitfähigkeitstyps, der eine vierte Tiefe von der Oberfläche der epitaktischen Schicht aufweist und innerhalb des ersten Source-Bereichs auf einer Seite des Endabschnitts der Körperschicht ausgebildet ist und ferner in dem ersten Source-Bereich so ausgebildet ist, dass er von dem Körperschicht-Potentialfixierungsbereich auf einer Seite des Körperschicht-Potentialfixierungsbereichs getrennt ist und in den ein zweiter Störstoff, der eine Festkörper-Löslichkeitsgrenze aufweist, die höher als die des ersten Störstoffs ist, und leicht diffundiert, eingebracht ist;
    • einen dritten Source-Bereich des ersten Leitfähigkeitstyps, der eine fünfte Tiefe von der Oberfläche der epitaktischen Schicht aufweist und aus dem ersten Source-Bereich und dem zweiten Source-Bereich, die einander überlappen, ausgebildet ist;
    • einen Source-Diffusionsschichtbereich, der den ersten Source-Bereich, den zweiten Source-Bereich und den dritten Source-Bereich umfasst;
    • einen Kanalbereich, der in der Körperschicht zwischen dem Endabschnitt der Körperschicht und den ersten Source-Bereich ausgebildet ist;
    • einen Gate-Isolierfilm, der ausgebildet ist, um in Kontakt mit dem Kanalbereich zu sein;
    • eine Gate-Elektrode, die ausgebildet ist, um in Kontakt mit dem Gate-Isolierfilm zu sein; und
    • einen Drain-Bereich des ersten Leitfähigkeitstyps, der eine sechste Tiefe von der zweiten Hauptfläche der Oberfläche aufweist und in dem Substrat ausgebildet ist.
  • Zudem eine Siliciumcarbid-Halbleitervorrichtung, die ein Siliciumcarbid-Substrat verwendet und mehrere Leistungshalbleitervorrichtungen umfasst,
    • wobei in der Leistungshalbleitervorrichtung
    • eine Driftschicht eines ersten Leitfähigkeitstyps, eine Körperschicht eines zweiten von dem ersten Leitfähigkeitstyp verschiedenen Leitfähigkeitstyps, in der ein Kanal ausgebildet ist, ein Source-Bereich des ersten Leitfähigkeitstyps und ein Körperschicht-Potentialfixierungsbereich des zweiten Leitfähigkeitstyps, der ein Potential der Körperschicht fixiert, in dieser Reihenfolge in einer Kanallängenrichtung auf einer Oberfläche eines Bereichs, der aus Siliciumcarbid hergestellt ist, angeordnet sind,
    • ein Gate-Isolierfilm und eine Gate-Elektrode auf der Körperschicht gestapelt sind,
    • die Driftschicht mit einem Drain-Bereich des ersten Leitfähigkeitstyps verbunden ist, und
    • ein Bereich mit einer hohen Stickstoffkonzentration und ein Bereich mit einer hohen Phosphorkonzentration in der Kanallängenrichtung in dem Source-Bereich angeordnet sind und die Körperschicht und der Bereich mit der hohen Stickstoffkonzentration in Kontakt miteinander sind.
  • Zudem ein Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung, das die folgenden Schritte umfasst:
    1. (a) Ausbilden einer epitaktischen Schicht eines ersten Leitfähigkeitstyps, die aus Siliciumcarbid hergestellt ist, auf einer ersten Hauptfläche eines Substrats des ersten Leitfähigkeitstyps, das aus Siliciumcarbid hergestellt ist;
    2. (b) Ausbilden eines Drain-Bereichs des ersten Leitfähigkeitstyps, der eine sechste Tiefe von einer zweiten Hauptfläche des Substrats aufweist, in der zweiten Hauptfläche, die eine der ersten Hauptfläche gegenüberliegende Oberfläche des Substrats ist;
    3. (c) Ausbilden einer ersten Maske auf einer Oberfläche der epitaktischen Schicht, um einen Teil der epitaktischen Schicht zu bedecken, und Implantieren eines Störstoffs des zweiten Leitfähigkeitstyps in die epitaktische Schicht, die von der ersten Maske freigelegt ist, wodurch eine Körperschicht, die eine erste Tiefe von der Oberfläche der epitaktischen Schicht aufweist, in der epitaktischen Schicht ausgebildet wird;
    4. (d) Ausbilden einer zweiten Maske auf einer Oberfläche der Körperschicht, um einen Teil der Körperschicht zu bedecken, und Implantieren eines ersten Störstoffs des ersten Leitfähigkeitstyps in die Körperschicht, die von der zweiten Maske freigelegt ist, wodurch ein erster Source-Bereich, der eine dritte Tiefe von der Oberfläche der epitaktischen Schicht aufweist, in der Körperschicht ausgebildet wird;
    5. (e) Ausbilden einer dritten Maske auf der Oberfläche der epitaktischen Schicht, um die zweite Maske zu bedecken;
    6. (f) Ausbilden einer Seitenwand, die aus der dritten Maske hergestellt ist, auf einer Seitenfläche der zweiten Maske, durch Bearbeiten der dritten Maske durch anisotropes Trockenätzen und Ausbilden der dritten Maske, die aus der Seitenwand hergestellt ist, auf der Oberfläche der epitaktischen Schicht, um einen Teil des ersten Source-Bereichs zu bedecken; und
    7. (g) Implantieren eines Störstoffs des ersten Leitfähigkeitstyps, der eine Festkörper-Löslichkeitsgrenze aufweist, die höher als die des ersten Störstoffs ist, und leicht diffundiert, in die epitaktische Schicht, in der die Körperschicht, die aus der zweiten Maske freigelegt ist, ausgebildet ist, wodurch ein zweiter Source-Bereich, der eine vierte Tiefe von der Oberfläche der epitaktischen Schicht aufweist, ausgebildet wird.
  • Die durch eine typische Ausführungsform der in der vorliegenden Anmeldung offengelegten Erfindung erzielten Effekte werden im Folgenden kurz beschrieben.
  • Es ist möglich, eine hochleistungsfähige und zuverlässige Siliciumcarbid-Halbleitervorrichtung und ein Herstellungsverfahren der Siliciumcarbid-Halbleitervorrichtung bereitzustellen, und zwar auch in dem Fall, in dem Stickstoff oder dergleichen, das schwer zu diffundieren ist und eine geringe Feststoff-Löslichkeitsgrenze aufweist, als ein Störstoff einer Source-Diffusionsschicht verwendet wird, und Phosphor, das leicht zu diffundieren ist und eine Feststoff-Löslichkeitsgrenze aufweist, die höher als diejenige von Stickstoff ist, in einer hohen Konzentration als ein Störstoff einer Source-Diffusionsschicht eines Kontaktabschnitts verwendet wird.
  • Figurenliste
    • 1 ist eine Draufsicht, die einen Hauptteil eines Halbleiterchips zeigt, in dem eine Siliciumcarbid-Halbleitervorrichtung, die aus mehreren SiC-Leistungs-MISFET gebildet ist, gemäß der ersten Ausführungsform der vorliegenden Erfindung montiert ist;
    • 2 ist eine Querschnittsansicht, die einen Hauptteil des SiC-Leistungs-MISFET gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 3 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung zum Beschreiben eines Herstellungsverfahrens der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 4 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 3 fortgesetzt wird, zeigt;
    • 5 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 4 fortgesetzt wird, zeigt;
    • 6 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 5 fortgesetzt wird, zeigt;
    • 7 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 6 fortgesetzt wird, zeigt;
    • 8 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 7 fortgesetzt wird, zeigt;
    • 9 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 8 fortgesetzt wird, zeigt;
    • 10 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 9 fortgesetzt wird, zeigt;
    • 11 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 10 fortgesetzt wird, zeigt;
    • 12 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 11 fortgesetzt wird, zeigt;
    • 13 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 12 fortgesetzt wird, zeigt;
    • 14 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 13 fortgesetzt wird, zeigt;
    • 15 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 14 fortgesetzt wird, zeigt;
    • 16 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 15 fortgesetzt wird, zeigt;
    • 17 ist eine Querschnittsansicht, die einen Hauptteil des SiC-Leistungs-MISFET gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
    • 18 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung zum Beschreiben eines Herstellungsverfahrens der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
    • 19 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 18 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 18 fortgesetzt wird, zeigt;
    • 20 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 18 in dem im Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 19 fortgesetzt wird, zeigt;
    • 21 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 18 in dem im Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 20 fortgesetzt wird, zeigt;
    • 22 ist eine Querschnittsansicht, die einen Hauptteil des SiC-Leistungs-MISFET gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
    • 23 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung zum Beschreiben eines Herstellungsverfahrens der Siliciumcarbid-Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;
    • 24 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 23 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 23 fortgesetzt wird, zeigt;
    • 25 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 23 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 24 fortgesetzt wird, zeigt; und
    • 26 ist eine Querschnittsansicht, die einen Hauptteil der Siliciumcarbid-Halbleitervorrichtung an derselben Stelle wie in 23 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 25 fortgesetzt wird, zeigt.
  • Genaue Beschreibung der bevorzugten Ausführungsformen
  • «Siliciumcarbid-Halbleitervorrichtung>
  • Eine Struktur der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung ist mit Bezug auf 1 und 2 beschrieben. 1 ist eine Draufsicht, die einen Hauptteil eines Halbleiterchips zeigt, in dem die Siliciumcarbid-Halbleitervorrichtung, die aus mehreren SiC-Leistungs-MISFET besteht, montiert ist, und 2 ist eine Querschnittsansicht, die einen Hauptteil des SiC-Leistungs-MISFET zeigt. Der SiC-Leistungs-MISFET, der die Siliciumcarbid-Halbleitervorrichtung bildet, ist ein MISFET einer DMOS-Struktur.
  • Wie in 1 gezeigt umfasst ein Halbleiterchip 1, in dem die Siliciumcarbid-Halbleitervorrichtung montiert ist, einen aktiven Bereich (einen SiC-Leistungs-MISFET-Bildungsbereich, einen Elementbildungsbereich) 2, in dem mehrere n-Kanal-SiC-Leistungs-MISFET parallel geschaltet sind, und einen Umfangsbildungsbereich, der bei Betrachtung in einer Draufsicht den aktiven Bereich 2 umgibt. In dem Umfangsbildungsbereich sind mehrere potentialfreie p-Typ-Feldbegrenzungsringe (FLR) 3, die ausgebildet sind, um den aktiven Bereich 2 bei Betrachtung in einer Draufsicht zu umgeben, und ein n-Typ-Schutzring 4, der ausgebildet ist, um die mehreren potentialfreien p-Typ-Feldbegrenzungsringe 3 bei Betrachtung in einer Draufsicht zu umgeben, ausgebildet.
  • Auf einer Vorderflächenseite des aktiven Bereichs sind ein epitaktisches n-Typ-Siliciumcarbid-Substrat (nachfolgend als ein SiC-Substrat bezeichnet), eine Gate-Elektrode, ein n+-Typ-Source-Bereich und ein Kanalbereich des SiC-Leistungs-MISFET ausgebildet und ein n+-Typ-Drain-Bereich des SiC-Leistungs-MISFET ist auf der Rückflächenseite des SiC-Substrats ausgebildet.
  • Mit den mehreren potentialfreien p-Typ-Feldbegrenzungsringen 3, die um den aktiven Bereich 2 ausgebildet sind, bewegt sich der maximale elektrische Feldabschnitt zu dem Zeitpunkt des Ausschaltens sequenziell in Richtung des äußersten potentialfreien p-Typ-Feldbegrenzungsrings 3 und bricht in dem äußersten potentialfreien p-Typ-Feldbegrenzungsring 3 durch, so dass eine hohe Durchbruchspannung in der Siliciumcarbid-Halbleitervorrichtung erreicht werden kann. In 1 ist ein Beispiel von drei potentialfreien p-Typ-Feldbegrenzungsringen 3 dargestellt, aber die Erfindung ist nicht darauf beschränkt. Darüber hinaus hat der n-Typ-Schutzring 4 die Funktion, den SiC-Leistungs-MISFET, der in dem aktiven Bereich 2 ausgebildet ist, zu schützen.
  • Die Gate-Elektroden der mehreren SiC-Leistungs-MISFET, die in dem aktiven Bereich 2 ausgebildet sind, sind verbunden, um bei Betrachtung in einer Draufsicht ein Streifenmuster zu bilden, und die Gate-Elektroden aller SiC-Leistungs-MISFET sind mit einer Gate-Verdrahtungselektrode 5 durch Leitungsverdrahtungen (Gate-Busleitungen) elektrisch verbunden, die mit jedem Streifenmuster verbunden sind. Das Beispiel, bei dem die Gateelektroden in dem Streifenmuster ausgebildet sind, ist hier beschrieben worden, aber die Erfindung ist nicht darauf beschränkt, und die Gate-Elektroden können beispielsweise in einem Boxmuster oder einem Polygonmuster ausgebildet sein.
  • Zusätzlich sind die Source-Bereiche der mehreren SiC-Leistungs-MISFET mit einer Source-Verdrahtungselektrode 7 durch Öffnungen 6, die in einem Zwischenschicht-Isolierfilm ausgebildet sind, der die mehreren SiC-Leistungs-MISFET bedeckt, elektrisch verbunden. Die Gate-Verdrahtungselektrode 5 und die Source-Verdrahtungselektrode 7 sind so ausgebildet, dass sie voneinander getrennt sind, und die Source-Verdrahtungselektrode 7 ist in nahezu dem gesamten aktiven Bereich 2 ausgebildet mit Ausnahme des Bereichs, in dem die Gate-Verdrahtungselektrode 5 ausgebildet ist. Zusätzlich ist der n+-Typ Drain-Bereich, der auf der Rückflächenseite des n-Typ-SiC-Substrats ausgebildet ist, mit einer Drain-Verdrahtungselektrode 8 (nicht dargestellt), die auf der gesamten Rückfläche des epitaktischen n-Typ-SiC-Substrats ausgebildet ist, elektrisch verbunden.
  • Als nächstes wird eine Struktur des SiC-Leistungs-MISFET gemäß der ersten Ausführungsform mit Bezug auf 2 beschrieben.
  • Eine epitaktische n--Typ-Schicht 102 aus Siliciumcarbid (SiC) mit einer Störstoffkonzentration, die niedriger als die des n+-Typ-SiC-Substrats (Substrats) 101 aus Siliciumcarbid (SiC) ist, ist auf der Oberfläche (ersten Hauptfläche) des n+-Typ-SiC-Substrats 101 ausgebildet, und ein epitaktisches SiC-Substrat 104 besteht aus dem n+-Typ-SiC-Substrat 101 und der epitaktischen n--Typ-Schicht 102. Die Dicke der epitaktischen n--Typ-Schicht 102 beträgt beispielsweise etwa 5 bis 20 µm.
  • In der epitaktischen n--Typ-Schicht 102 ist eine p-Typ-Körperschicht (ein Wannenbereich) 105 so ausgebildet, dass sie eine vorbestimmte Tiefe von der Oberfläche der epitaktischen n--Typ-Schicht 102 aufweist. Ferner ist in der p-Typ Körperschicht 105 ein n+-Typ-Source-Bereich (erster Source-Bereich) 106, der Stickstoff als Störstoff enthält, so ausgebildet, dass er eine vorbestimmte Tiefe von der Oberfläche der epitaktischen n--Typ-Schicht 102 aufweist, und ein n++-Typ-Source-Bereich (zweiter Source-Bereich) 107, der Phosphor als Störstoff enthält, ist in dem n+-Typ-Source-Bereich (ersten Source-Bereich) 106 ausgebildet. Ein Source-Bereich ist ausgebildet, der aus einem dritten n++-Typ-Source-Bereich 108 besteht, der von dem ersten Source-Bereich und dem zweiten Source-Bereich, die miteinander überlappen, gebildet wird.
  • Der Kanalbereich 031 ist zwischen dem ersten n+-Typ-Source-Bereich 106 und einem Endabschnitt der p-Typ-Körperschicht ausgebildet.
  • Ferner ist in der p-Typ-Körperschicht 105 ein p+-Typ-Körperschicht-Potentialfixierungsbereich 109 so ausgebildet, dass er eine vorbestimmte Tiefe von der Oberfläche der epitaktischen n--Typ-Schicht 102 aufweist.
  • Die Tiefe (erste Tiefe) der p-Typ-Körperschicht 105 von der Oberfläche der epitaktischen Schicht 102 beträgt beispielsweise etwa 0,5 bis 2,0 µm. Darüber hinaus beträgt die Tiefe (dritte Tiefe) des ersten n+-Typ-Source-Bereichs 106 von der Oberfläche der epitaktischen Schicht 102 beispielsweise etwa 0,05 bis 0,25 µm. Derweil beträgt die Tiefe (vierte Tiefe) des zweiten n++-Typ-Source-Bereichs 107 von der Oberfläche der epitaktischen Schicht 102 beispielsweise etwa 0,1 bis 0,35 µm. Die Tiefe (fünfte Tiefe) des dritten Source-Bereichs 108 von der Oberfläche der epitaktischen Schicht 102 beträgt beispielsweise etwa 0,05 bis 0,25 µm.
  • Das heißt, dass der zweite n++-Typ-Source-Bereich 107 an einer Position ausgebildet ist, die von dem Endabschnitt des Kanalbereichs in dem ersten n+-Typ-Source-Bereich 106 und dem Endabschnitt des p+-Typ-Körperschicht-Potentialfixierungsbereichs 109 getrennt ist.
  • Ferner kann die Tiefe (zweite Tiefe) des p+-Typ-Körperschicht-Potentialfixierungsbereichs 109 von der Oberfläche der epitaktischen Schicht 102 beispielsweise etwa 0,05 bis 0,35 µm betragen. Zusätzlich ist ein n+-Drain-Bereich 103 so ausgebildet, dass er eine vorbestimmte Tiefe (sechste Tiefe) von der Rückfläche (zweiten Hauptfläche) des SiC-Substrats 101 aufweist.
  • Ferner sind „-“ und „+“ Symbole, die eine relative Störstoffkonzentration des n- oder p- Leitfähigkeitstyps angeben, und beispielsweise steigt die Störstoffkonzentration eines n-Typ-Störstoffs in der Reihenfolge „n-“, „n“ „n+“ und „n++“.
  • Ein wünschenswerter Bereich der Störstoffkonzentration des n+-Typ-SiC-Substrats 101 ist beispielsweise 1 × 1018 bis 1 × 1021 cm-3, ein wünschenswerter Bereich der Störstoffkonzentration der epitaktischen n--Typ-Schicht 102 ist beispielsweise 1 × 1014 bis 1 × 1017 cm-3 und ein wünschenswerter Bereich der Störstoffkonzentration der p-Typ-Körperschicht 105 ist beispielsweise 1 × 1016 bis 1 × 1019 cm-3. Zusätzlich ist ein wünschenswerter Bereich der Störstoffkonzentration des ersten n+-Typ-Source-Bereichs 106 beispielsweise 1 × 1018 bis 1 × 1020 cm-3 und ein wünschenswerter Bereich der Störstoffkonzentration des zweiten n++-Typ-Source-Bereichs 107 beispielsweise 1 × 1019 bis 1 × 1021 cm-3. Ein wünschenswerter Bereich der Störstoffkonzentration des p+-Typ-Körperschicht-Potentialfixierungsbereichs 109 ist beispielsweise 1 × 1018 bis 1 × 1021 cm-3.
  • Ein Gate-Isolierfilm 110 ist auf dem Kanalbereich ausgebildet, eine Gate-Elektrode 111 ist auf dem Gate-Isolierfilm 110 ausgebildet, und der Gate-Isolierfilm 110 und die Gate-Elektrode 111 sind mit einem Zwischenschicht-Isolierfilm 112 bedeckt. Ferner sind ein Teil des dritten n++-Typ-Source-Bereichs 108 und der p+-Typ-Körperschicht-Potentialfixierungsbereich 109 auf der Bodenfläche einer Öffnung CNT freigelegt, die in dem Zwischenschicht-Isolierfilm 112 ausgebildet ist, und eine Metallsilicidschicht 113 ist auf den Oberflächen davon ausgebildet. Weiterhin ist die Source-Verdrahtungselektrode 7 mit einem Teil des dritten n++-Typ-Source-Bereichs 108 und dem p+-Typ-Körperschicht-Potentialfixierungsbereich 109 durch die Metallsilicidschicht 113 elektrisch verbunden, und die Drain-Verdrahtungselektrode 8 ist mit dem n+-Typ-Drain-Bereich 103 durch eine Metallsilicidschicht 116 elektrisch verbunden. Obwohl nicht in der Zeichnung dargestellt, ist die Gate-Elektrode 111 in ähnlicher Weise mit der Gate-Verdrahtungselektrode elektrisch verbunden. Ein Source-Potential ist von außen an die Source-Verdrahtungselektrode 7 angelegt, ein Drain-Potential ist von außen an die Drain-Verdrahtungselektrode 8 angelegt und ein Gate-Potential ist von außen an die Gate-Verdrahtungselektrode angelegt.
  • Als nächstes werden die Merkmale der Struktur des SiC-Leistungs-MISFET gemäß der ersten Ausführungsform mit Bezug auf 2 beschrieben, die oben erwähnt ist.
  • Wie in 2, die oben genannt ist, dargestellt ist, ist in dem ersten n+-Typ-Source-Bereich 106 der zweite n++-Typ-Source-Bereich 107 so ausgebildet, dass er von dem Endabschnitt des p+-Typ- Körperschicht-Potentialfixierungsbereichs 109 und dem Endabschnitt des Kanalbereichs, der auf der gegenüberliegenden Seite davon angeordnet ist, getrennt ist. Der Störstoff des ersten n+-Typ-Source-Bereichs 106 ist Stickstoff und der Störstoff des zweiten n++-Typ-Source-Bereichs 107 ist Phosphor. Der zweite Source-Bereich 107 ist tiefer ausgebildet als der erste Source-Bereich 106. Darüber hinaus ist der dritte n++-Typ-Source-Bereich 108 in einem Abschnitt, in dem sich der erste Source-Bereich 106 und der zweite Source-Bereich 107 überlappen, ausgebildet. Da Phosphor, der elektrisch aktiv ist, als ein Störstoff in einer hohen Konzentration in dem zweiten Source-Bereich 107 implantiert ist, kann ein Kontaktwiderstand reduziert sein. Zusätzlich kann, da der zweite n++-Typ-Source-Bereich 107 so ausgebildet ist, dass er von dem p+-Typ-Körperschicht-Potentialfixierungsbereich 109 und dem Kanal selbst dann getrennt ist, wenn Phosphor als Störstoff des zweiten Source-Bereichs 107 in der Querrichtung diffundiert ist, ein Potential an der p-Typ-Körperschicht 105 angelegt werden, ohne die Konzentration des p+-Typ-Körperschicht-Potentialfixierungsbereichs 109 zu verringern. Zusätzlich tritt, da der Phosphor nicht bis zu dem Kanalbereich diffundiert ist, ein Kurzkanaleffekt, der eine Verringerung der Schwellenspannung verursacht, nicht auf. Daher ist es möglich, einen SiC-Leistungs-DMOSFET bereitzustellen, dessen Leistungsvermögen nicht aufgrund der Querdiffusion von Phosphor verschlechtert ist, und gleichzeitig einen geringen Kontaktwiderstand zu verwirklichen.
  • «Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung»>
  • Ein Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung wird in der Prozessreihenfolge anhand von 3 bis 16 beschrieben. 3 bis 16 sind Querschnittsansichten, die einen Hauptteil darstellen, wobei ein Teil des SiC-Leistungs-MISFET-Bildungsbereichs (Elementbildungsbereichs) und ein Teil des Umfangsbildungsbereichs der Siliciumcarbid-Halbleitervorrichtung in vergrößerter Weise dargestellt sind. Es ist zu beachten, dass drei potentialfreie Feldbegrenzungsringe in dem Umfangsbildungsbereich von 3-16 dargestellt sind.
  • Zunächst wird das n+-Typ-4H-SiC-Substrat 101 wie in 3 gezeigt vorbereitet. Ein n-Typ-Störstoff wird in das n+-Typ-SiC-Substrat 101 eingebracht. Der n-Typ-Störstoff ist beispielsweise Stickstoff (N) und die Störstoffkonzentration des n-Typ-Störstoffs liegt beispielsweise in einem Bereich von 1 × 1018 bis 1 × 1021 cm-3. Darüber hinaus weist das n+-Typ-SiC-Substrat 101 sowohl eine Si-Oberfläche als auch eine C-Oberfläche auf und die Oberfläche des n+-Typ-SiC-Substrats 101 kann die Si-Oberfläche oder die C-Oberfläche sein.
  • Als nächstes wird die epitaktische n--Typ-Schicht 102 aus Siliciumcarbid (SiC) auf der Oberfläche (ersten Hauptfläche) des n+-Typ-SiC-Substrats 101 durch ein epitaktisches Wachstumsverfahren ausgebildet. In der epitaktischen n--Typ-Schicht 102 wird ein-Typ-Störstoff mit einer niedrigeren Störstoffkonzentration als der des n+-Typ-SiC-Substrats 101 eingebracht. Die Störstoffkonzentration der epitaktische n--Typ-Schicht 102 liegt beispielsweise in einem Bereich von 1 × 1014 bis 1 × 1017 cm-3, obwohl sie von einer Vorrichtungsauslegung des SiC-Leistungs-MISFET abhängt. Darüber hinaus beträgt die Dicke der epitaktischen n--Typ-Schicht 102 beispielsweise 5 bis 20 µm. Durch den oben beschriebenen Prozess wird das SiC-Substrat 104, das aus dem n+-Typ-SiC-Substrat 101 und der epitaktischen n-Typ-Schicht 102 besteht, gebildet.
  • Als nächstes wird der n+-Typ-Drain-Bereich 103 auf der Rückfläche (zweiten Hauptfläche) des n+-Typ-SiC-Substrats 101 so ausgebildet, dass er eine vorbestimmte Tiefe (sechste Tiefe) von der Rückfläche des n+-Typ-SiC-Substrats 101 aufweist. Die Störstoffkonzentration des n+-Typ-Drain-Bereichs 103 liegt beispielsweise in einem Bereich von 1 × 1019 bis 1 × 1021 cm-3.
  • Als nächstes wird wie in 4 gezeigt eine Maske 1 auf der Oberfläche der epitaktischen n--Typ-Schicht 102 gebildet. Die Dicke der Maske 1 beträgt beispielsweise etwa 1,0 bis 3,0 µm. Die Breite der Maske 1 in dem Elementbildungsbereich beträgt beispielsweise etwa 1,0 bis 5,0 µm. Ein anorganisches Material kann als das Material der Maske verwendet werden. In diesem Fall wird ein SiO2-Film als Material der Maske verwendet.
  • Als nächstes wird ein p-Typ-Störstoff wie beispielsweise Aluminiumatome (Al) in die epitaktische n--Typ-Schicht 102 über der Maske 1 ionenimplantiert. Auf diese Weise wird die p-Typ-Körperschicht 105 in dem Elementbildungsbereich der epitaktischen n--Typ-Schicht 102 ausgebildet und ein potentialfreier p-Typ-Feldbegrenzungsring (im Folgenden als Ring bezeichnet) 105a wird in dem Umfangsbildungsbereich gebildet.
  • Die Tiefe (erste Tiefe) der p-Typ-Körperschicht 105 und des p-Typ-Rings 105a von der Oberfläche der epitaktischen Schicht 102 beträgt beispielsweise etwa 0,5 bis 2,0 µm. Darüber hinaus liegt die Störstoffkonzentration der p-Typ-Körperschicht 105 und des p-Typ-Rings 105a beispielsweise in einem Bereich von 1 × 1016 bis 1 × 1019 cm-3. Obwohl der p-Typ-Ring 105a in diesem Fall in dem Umfangsbildungsbereich ausgebildet wird, ist die Struktur des Abschlussabschnitts nicht darauf beschränkt und es kann beispielsweise eine Übergangsabschlusserweiterung (JTE) eingesetzt werden.
  • Als nächstes wird wie in 5 gezeigt eine Maske 2 mittels eines SiO2-Films gebildet, nachdem die Maske 1 entfernt worden ist. Die Dicke der Maske 2 beträgt beispielsweise etwa 0,5 bis 1,5 µm. Zusätzlich wird ein Öffnungsabschnitt der Maske 2 nicht nur in dem Elementbildungsbereich sondern auch in dem Umfangsbildungsbereich bereitgestellt.
  • Als nächstes werden Stickstoffatome (N) als n-Typ-Störstoff in die epitaktische n--Typ-Schicht 102 über der Maske 2 ionenimplantiert, so dass der erste n+-Typ-Source-Bereich 106 in dem Elementbildungsbereich ausgebildet wird und ein erster n+-Typ-Schutzring 106a in dem Umfangsbildungsbereich ausgebildet wird. Die Tiefe (dritte Tiefe) des ersten n+-Typ-Source-Bereichs 106 und des ersten n+-Typ-Schutzrings 106a von der Oberfläche der epitaktischen Schicht 102 beträgt beispielsweise etwa 0,05 bis 0,25 µm. Darüber hinaus liegt die Störstoffkonzentration des ersten n+-Typ-Source-Bereichs 106 und des ersten n+-Typ-Schutzrings 106a beispielsweise in einem Bereich von 1 × 1018 bis 1 × 1020 cm-3.
  • Als nächstes wird wie in 6 gezeigt eine Maske 3 gebildet, um die Maske 2 und den ersten n+-Typ-Source-Bereich 106 zu bedecken. Die Filmdicke der Maske 3 beträgt beispielsweise etwa 0,1 bis 0,5 µm und ihr Material ist Siliciumoxid (SiO2).
  • Als nächstes wird wie in 7 gezeigt die Maske 3 durch ein anisotropes Trockenätzverfahren bearbeitet, um eine Seitenwand, die aus der Maske 3 hergestellt ist, auf der Seitenfläche der Maske 2 zu bilden. Da die Seitenwand, die aus der Maske 3 hergestellt ist, gebildet ist, kann eine Fläche des zweiten n++-Typ-Source-Bereichs 107 bei Betrachtung in einer Draufsicht, die in dem nachfolgenden Prozess gebildet werden soll, kleiner als die Fläche des ersten n+-Typ-Source-Bereichs 106 bei Betrachtung in einer Draufsicht ausgebildet werden. Die Breite der Seitenwand der Maske 3 wird durch die Filmdicke der Maske 3 bestimmt und beträgt beispielsweise etwa 0,1 bis 0,5 µm. Phosphoratome (P) werden als n-Typ-Störstoff in die epitaktische n--Typ-Schicht 102 über der Seitenwand der Maske 3 und der Maske 2 ionenimplantiert, wodurch der zweite n++-Typ-Source-Bereich 107 und ein zweiter n++-Typ-Schutzring 107a in dem Elementbildungsbereich gebildet werden. Die Tiefe (vierte Tiefe) des zweiten n++-Typ-Source-Bereichs 107 und des zweiten n++-Typ-Schutzrings 107a von der Oberfläche der epitaktischen Schicht 102 beträgt beispielsweise etwa 0,1 bis 0,35 µm.Darüber hinaus liegt die Störstoffkonzentration des zweiten n++-Typ-Source-Bereichs 107 und des zweiten n++-Typ-Schutzrings 107a beispielsweise in einem Bereich von 1 × 1019 bis 1 × 1021 cm-3.
  • Durch Ausbilden des zweiten n++-Typ-Source-Bereichs 107 und des zweiten n++-Typ-Schutzrings 107a derart, dass sie tiefer als der erste n+-Typ-Source-Bereich 106 und der erste n+-Typ-Schutzring 106a ist, wird der dritte n++-Typ-Source-Bereich 108 in einem überlappenden Abschnitt zwischen dem ersten n+-Typ-Source-Bereich 106 und dem zweiten n++-Typ-Source-Bereich 107 ausgebildet und ein dritter n++-Typ-Schutzring 108a in einem überlappenden Abschnitt zwischen dem ersten n+-Typ-Schutzring 106a und dem zweiten n++-Typ-Schutzring 107a ausgebildet. Die Tiefe (fünfte Tiefe) des dritten Source-Bereichs 108 und des dritten Schutzrings 108a von der Oberfläche der epitaktischen Schicht 102 beträgt beispielsweise etwa 0,05 bis 0,25 µm.
  • Da in der ersten Ausführungsform der Source-Bereich (der erste n+-Typ-Source-Bereich 106, der zweite n++-Typ-Source-Bereich 107 und der dritte n++-Typ-Source-Bereich 108) des Elementbildungsbereichs und der Schutzring (der erste n+-Typ-Schutzring 106a, der zweite n++-Typ-Schutzring 107a und der dritte n++- Typ-Schutzring 108a) des Umfangsbildungsbereichs zur gleichen Zeit gebildet werden, haben der Source-Bereich und der Schutzring die gleiche Störstoffverteilung in Tiefenrichtung.
  • Als nächstes wird wie in 8 gezeigt eine Maske 4 mittels eines SiO2-Films gebildet, nachdem die Maske 2 und die Maske 3 entfernt worden sind. Die Maske 4 wird nur in einem Bereich mit einem Öffnungsabschnitt versehen, in dem der p+-Typ-Körperschicht-Potentialfixierungsbereich 109 zum Fixieren des Potentials der p-Typ-Körperschicht 105 in dem nachfolgenden Prozess gebildet wird. Die Dicke der Maske 4 beträgt beispielsweise etwa 0,5 bis 1,5 µm.
  • Als nächstes wird der p-Typ-Störstoff, beispielsweise Aluminiumatome (Al), in die epitaktische n--Typ-Schicht 102 über der Maske 4 ionenimplantiert, wodurch der p+-Typ-Körperschicht-Potentialfixierungsbereich 109 ausgebildet wird. Die Tiefe (zweite Tiefe) des p+-Typ-Körperschicht-Potentialfixierungsbereichs 109 von der Oberfläche der epitaktischen Schicht 102 beträgt beispielsweise etwa 0,05 bis 0,35 µm. Die Störstoffkonzentration des p+-Typ-Körperschicht-Potentialfixierungsbereichs 109 liegt beispielsweise in einem Bereich von 1 × 1018 bis 1 × 1021 cm-3.
  • Als nächstes wird, obwohl es in der Zeichnung nicht dargestellt ist, nach dem Entfernen der Maske 4 ein Kohlenstofffilm (C-Film) auf der Vorderfläche und der Rückfläche des epitaktischen SiC-Substrats 104 abgeschieden, beispielsweise durch ein Plasma-CVD-Verfahren. Die Dicke des Kohlenstofffilms (C-Films) beträgt beispielsweise etwa 0,03 µm. Nach Bedecken der Vorderfläche und der Rückfläche des epitaktischen SiC-Substrats 104 mit dem Kohlenstofffilm (C-Film) wird die thermische Behandlung an dem epitaktischen SiC-Substrat 104 bei einer Temperatur von 1500 °C oder mehr für ungefähr 2 bis 3 Minuten durchgeführt. Auf diese Weise werden die Störstoffe, die in das epitaktische SiC-Substrat 104 ionenimplantiert worden sind, aktiviert. Nach der thermischen Behandlung wird der Kohlenstofffilm (C-Film) entfernt, beispielsweise durch eine Sauerstoffplasma - Behandlung.
  • Als nächstes wird wie in 9 gezeigt der Gate-Isolierfilm 110 auf der Oberfläche der epitaktischen n--Typ-Schicht 102 ausgebildet. Der Gate-Isolierfilm 110 wird aus einem SiO2-Filmgebildet, beispielsweise durch ein thermisches CVD-Verfahren. Die Dicke des Gate-Isolierfilms 110 beträgt beispielsweise etwa 0,05 bis 0,15 µm.
  • Als nächstes wird wie in 10 gezeigt ein n-Typ-Film aus polykristallinem Silicium (Si) 111A auf dem Gate-Isolierfilm 110 gebildet. Die Dicke des n-Typ-Films aus polykristallinem Silicium (Si) 111A beträgt beispielsweise etwa 0,2 bis 0,5 µm gebildet.
  • Als nächstes wird wie in 11 gezeigt der Film aus polykristallinem Silicium (Si) 111A durch das Trockenätzverfahren unter Verwendung einer Maske 5 (Photoresistschicht) bearbeitet, wodurch die Gate-Elektrode 111 ausgebildet wird.
  • Als nächstes wird wie in 12 gezeigt nach dem Entfernen der Maske 5 der Zwischenschicht-Isolierfilm 112 auf der Oberfläche der epitaktischen n--Typ-Schicht 102 beispielsweise durch das Plasma-CVD-Verfahren so gebildet, dass er die Gate-Elektrode 111 und die Gate-Isolierschicht 110 bedeckt.
  • Als nächstes werden wie in 13 gezeigt der Zwischenschicht-Isolierfilm 112 und der Gate-Isolierfilm 110 durch das Trockenätzverfahren unter Verwendung einer Maske 6 (Photoresistschicht) bearbeitet, wodurch eine Öffnung CNT ausgebildet wird, die einen Teil des dritten n++-Typ-Source-Bereichs 108, einen Teil des ersten n+-Typ-Source-Bereichs 106 und den p+-Typ-Körperschicht-Potentialfixierungsbereich 109 erreicht.
  • Als nächstes werden wie in 14 gezeigt nach dem Entfernen der Maske 6 die Metallsilicidschicht 113 auf den jeweiligen Oberflächen eines Teils des dritten n++-Source-Bereichs 108, eines Teils des ersten n+-Typ-Source-Bereichs 106 und des p+-Typ-Körperschicht-Potentialfixierungsbereichs 109, die auf der Bodenfläche der Öffnung CNT freigelegt sind, ausgebildet.
  • Zunächst wird, obwohl es in der Zeichnung nicht dargestellt ist, ein erster Metallfilm, beispielsweise Nickel (Ni), auf der Oberfläche der epitaktischen n--Typ-Schicht 102 durch beispielsweise ein Sputterverfahren abgeschieden, um den Zwischenschicht-Isolierfilm 112 und die Innenseite der Öffnung CNT (Seitenfläche und Bodenfläche) zu bedecken. Die Dicke des ersten Metallfilms beträgt beispielsweise etwa 0,05 µm. Anschließend wird eine thermische Silicidbehandlung bei 600 bis 1000 °C durchgeführt, um den ersten Metallfilm und die epitaktische n--Typ-Schicht 102 miteinander auf der Bodenfläche der Öffnung CNT reagieren zu lassen, wodurch die Metallsilicidschicht 113, beispielsweise eine Nickelsilicidschicht (NiSi-Schicht) auf den jeweiligen Oberflächen eines Teils des dritten n++-Source-Bereichs 108, eines Teils des ersten n+-Typ-Source-Bereichs 106 und des p+-Typ-Körperschicht-Potentialfixierungsbereichs 109, die auf der Bodenfläche der Öffnung CNT freigelegt sind, ausgebildet wird. Dann wird der nicht umgesetzte erste Metallfilm durch ein Nassätzverfahren entfernt. In dem Nassätzverfahren wird beispielsweise eine Schwefelsäure-/Wasserstoffperoxid-Mischung verwendet.
  • Als nächstes wird wie in 15 dargestellt eine dritte Metallschicht, beispielsweise ein gestapelter Film, der aus einem Titanfilm (Ti-Film), einem Titannitridfilm (TiN-Film) und einem Aluminiumfilm (Al-Film) besteht, auf dem Zwischenschicht-Isolierfilm 112 einschließlich der Innenseite der Öffnung CNT, die den Metallsilicidfilm 113 erreicht, der auf den jeweiligen Oberflächen des dritten n++-Source-Bereichs 108, eines Teils des ersten n+-Typ-Source-Bereichs 106 und des p+-Typ-Körperschicht-Potentialfixierungsbereichs 109 ausgebildet ist, und der Innenseite der Öffnung (nicht dargestellt), die die Gate-Elektrode 111 erreicht, abgeschieden. Eine erwünschte Dicke des Aluminiumfilms (Al-Films) beträgt beispielsweise 2,0 µm oder mehr. Anschließend wird die dritte metallische Schicht bearbeitet, um die Source-Verdrahtungselektrode 7, die mit einem Teil des dritten n++-Typ-Source-Bereichs 108 durch die Metallsilicidschicht 113 elektrisch verbunden ist, und die Gate-Verdrahtungselektrode (nicht dargestellt), die mit der Gate-Elektrode 111 elektrisch verbunden ist, auszubilden. Es ist zu beachten, dass die Gate-Verdrahtungselektrode durch das gleiche Verfahren wie das der Source-Verdrahtungselektrode mit Ausnahme des Films aus polykristallinem Silicium hergestellt wird.
  • Als nächstes wird, obwohl es in der Zeichnung nicht dargestellt ist, ein SiO2-Filmoder ein Polyimid-Film als Passivierungsfilm gestapelt, um die Gate-Verdrahtungselektrode und die Source-Verdrahtungselektrode 7 zu bedecken.
  • Als nächstes wird wie in 15 dargestellt der Passivierungsfilm bearbeitet, um einen Passivierungsfilm 115 zu bilden.
  • Als nächstes wird, obwohl es in der Zeichnung nicht dargestellt ist, ein zweiter Metallfilm auf der Rückfläche des n+-Typ-SiC-Substrats 101 beispielsweise durch das Sputterverfahren abgeschieden. Die Dicke des zweiten Metallfilms beträgt beispielsweise etwa 0,1 µm.
  • Als nächstes wird wie in 16 gezeigt der zweite Metallfilm mit dem n+-Typ-SiC-Substrat 101 durch eine thermische Lasersilicidbehandlung zur Reaktion gebracht, wodurch die MetallsilicidSchicht 116 so ausgebildet wird, dass sie den n+-Drain-Bereich 103, der auf der Rückflächenseite des n+-Typ-SiC-Substrats 101 ausgebildet ist, bedeckt. Anschließend wird die Drain-Verdrahtungselektrode 8 so ausgebildet, dass sie die Metallsilicidschicht 116 bedeckt. Als Drain-Verdrahtungselektrode 8 ist ein Stapelfilm, der aus einem Ti-Film, einem Ni-Film und einem Goldfilm (Au-Film) besteht, so abgeschieden, dass er eine Dicke von 0,5 bis 1 µm aufweist.
  • Danach werden externe Verdrahtungen mit der Source-Verdrahtungselektrode 7, der Gate-Verdrahtungselektrode (nicht gezeigt) und der Drain-Verdrahtungselektrode 8 elektrisch verbunden.
  • Wie oben beschrieben wird gemäß der ersten Ausführungsform der zweite n++-Typ-Source-Bereich 107 innerhalb des ersten n+-Typ-Source-Bereichs 106 so ausgebildet, dass er von dem Endabschnitt des p+-Typ-Körperschicht-Potentialfixierungsbereichs 109 und dem Endabschnitt des Kanalbereichs, der auf der entgegengesetzten Seite davon positioniert ist, getrennt ist. Der Störstoff des ersten n+-Typ-Source-Bereichs 106 ist Nitrid und der Störstoff des zweiten n++-Typ-Source-Bereichs 107 ist Phosphor. Da Phosphor, das elektrisch aktiv ist, als ein Störstoff in einer hohen Konzentration in den zweiten Source-Bereich 107 implantiert wird, kann ein Kontaktwiderstand reduziert werden. Da zusätzlich der zweite n++-Typ-Source-Bereich 107 so ausgebildet ist, dass er von dem p+-Typ-Körperschicht-Potentialfixierungsbereich 109 und dem Kanal getrennt ist, kann selbst dann, wenn der Phosphor als Störstoff des zweiten Source-Bereichs 107 in der Querrichtung diffundiert ist, ein Potential an die p-Typ-Körperschicht 105 angelegt werden, ohne die Konzentration des p+-Typ-Körperschicht-Potentialfixierungsbereichs 109 zu verringern. Zusätzlich tritt, da der Phosphor nicht bis zu der Kanalzone diffundiert ist, ein Kurzkanaleffekt, der eine Verringerung der Schwellenspannung verursacht, nicht auf. Daher ist es möglich, einen SiC-Leistungs-DMOSFET bereitzustellen, dessen Leistungsvermögen nicht aufgrund der Querdiffusion von Phosphor verschlechtert ist, und gleichzeitig einen geringen Kontaktwiderstand zu verwirklichen.
  • Wie oben beschrieben ist es gemäß dieser Ausführungsform möglich, eine hochleistungsfähige und zuverlässige Siliciumcarbid-Halbleitervorrichtung und ein Herstellungsverfahren der Siliciumcarbid-Halbleitervorrichtung selbst in dem Fall bereitzustellen, in dem Stickstoff oder dergleichen, das schwer zu diffundieren ist und eine geringe Feststoff-Löslichkeitsgrenze aufweist, als ein Störstoff einer Source-Diffusionsschicht verwendet wird, und Phosphor, das leicht zu diffundieren ist und eine Feststoff-Löslichkeitsgrenze aufweist, die höher als diejenige von Stickstoff ist, in einer hohen Konzentration als ein Störstoff einer Source-Diffusionsschicht eines Kontaktabschnitts verwendet wird.
  • (Zweite Ausführungsform)
  • Ein Unterschied zwischen der zweiten Ausführungsform und der oben erwähnten ersten Ausführungsform liegt in einem Verfahren zum Ausbilden des Source-Bereichs. In der zweiten Ausführungsform wird nämlich ein zweiter n++-Typ-Source-Bereich 208 flacher gemacht als ein erster n+-Typ-Source-Bereich 206, wie in 17 gezeigt ist, und somit wird der zweite Source-Bereich 208 äquivalent zu dem dritten Source-Bereich. Es ist zu beachten, dass das Bezugszeichen 201 ein n+-Typ-SiC-Substrat (Substrat) angibt, das Bezugszeichen 202 eine epitaktische n--Typ-Schicht angibt, das Bezugszeichen 203 einen n+-Typ-Drain-Bereich angibt, das Bezugszeichen 204 epitaktisches SiC-Substrat angibt, das Bezugszeichen 205 ein p-Typ-Körperschicht (einen Wannenbereich) angibt, das Bezugszeichen 209 einen p+-Typ-Körperschicht-Potentialfixierungsbereich angibt, das Bezugszeichen 210 einen Gate-Isolierfilm angibt, das Bezugszeichen 211 eine Gate-Elektrode angibt, das Bezugszeichen 212 einen Zwischenschicht-Isolierfilm angibt, das Bezugszeichen 213 eine Metallsilicidschicht angibt, das Bezugszeichen 27 eine Source-Verdrahtungselektrode angibt, das Bezugszeichen 216 eine Metallsilicidschicht angibt und das Bezugszeichen 28 eine Drain-Verdrahtungselektrode angibt.
  • << Verfahren zur Herstellung der Siliciumcarbidhalbleitervorrichtung >>
  • Ein Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform wird in der Prozessreihenfolge anhand von 18 bis 21 beschrieben. 18 bis 21 sind Querschnittsansichten, die einen Hauptteil darstellen, wobei ein Teil des SiC-Leistungs-MISFET-Bildungsbereichs (Elementbildungsbereichs) und ein Teil des Umfangsbildungsbereichs der Siliciumcarbid-Halbleitervorrichtung in vergrößerter Weise dargestellt sind.
  • In der gleichen Weise wie in der oben erwähnten ersten Ausführungsform, wird wie in 18 dargestellt die epitaktische n--Typ-Schicht 202 auf der Oberfläche (ersten Hauptfläche) des n+-Typ-SiC-Substrats (Substrats) 201 ausgebildet und das epitaktische SiC-Substrat 204, das aus dem n+-Typ-SiC-Substrat 201 und der epitaktischen n--Typ-Schicht 202 besteht, wird gebildet. Die Störstoffkonzentration des n+-Typ-SiC-Substrat 201 liegt beispielsweise in einem Bereich von 1 × 1018 bis 1 × 1021 cm-3 und die Störstoffkonzentration der epitaktischen n-- Typ-Schicht 202 liegt beispielsweise in einem Bereich von 1 × 1014 bis 1 × 1017 cm-3. Anschließend wird der n+-Typ-Drain-Bereich 203 auf der Rückfläche (zweiten Hauptfläche) des n+-Typ-SiC-Substrats 201 ausgebildet. Die Störstoffkonzentration des n+-Typ-Drain-Bereichs 203 liegt beispielsweise in einem Bereich von 1 × 1019 bis 1 × 1021 cm-3.
  • Als nächstes wird eine Maske (nicht dargestellt), beispielsweise ein SiO2-Film, auf der Oberfläche der epitaktischen n--Typ-Schicht 202 ausgebildet. Anschließend wird der p-Typ-Störstoff, beispielsweise Aluminiumatome (Al), in die epitaktische n--Typ-Schicht 202 über der Maske ionenimplantiert. Auf diese Weise wird die p-Typ-Körperschicht (der Wannenbereich) 205 in dem Elementbildungsbereich auf der Oberflächenseite der epitaktischen n--Typ-Schicht 202 ausgebildet und ein p-Typ-Ring 205a wird in dem Umfangsbildungsbereich ausgebildet. Die Tiefe (erste Tiefe) der p-Typ-Körperschicht 205 und des p-Typ-Rings 205a von der Oberfläche der epitaktischen Schicht 202 beträgt beispielsweise etwa 0,5 bis 2,0 µm. Darüber hinaus liegt die Störstoffkonzentration der p-Typ-Körperschicht 205 und des p-Typ-Rings 205a beispielsweise in einem Bereich von 1 × 1016 bis 1 × 1019 cm-3.
  • Als nächstes wird wie in 18 dargestellt eine Maske 7 (SiO2-Film) gebildet, nachdem die Maske entfernt worden ist. Die Dicke der Maske 7 beträgt beispielsweise etwa 0,5 bis 1,5 µm. Darüber hinaus wird der Öffnungsabschnitt der Maske 7 nicht nur in dem Elementbildungsbereich sondern auch in dem Umfangsbildungsbereich bereitgestellt.
  • Als nächstes werden Stickstoffatome (N) als n-Typ-Störstoff in die epitaktische n--Typ-Schicht 202 über der Maske 7 ionenimplantiert, so dass der erste n+-Typ-Source-Bereich 206 in dem Elementbildungsbereich gebildet wird und ein erster n+-Typ-Schutzring 206a in dem Umfangsbildungsbereich gebildet wird. Die Tiefe (dritte Tiefe) des ersten n+-Typ-Source-Bereichs 206 und des ersten n+-Typ-Schutzrings 206a von der Oberfläche der epitaktischen Schicht 202 ist beispielsweise etwa 0,1 bis 0,35 µm. Darüber hinaus liegt die Störstoffkonzentration des ersten n+-Typ-Source-Bereichs 206 und des ersten n+-Typ-Schutzrings 206a beispielsweise in einem Bereich von 1 × 1018 bis 1 × 1020 cm-3.
  • Als nächstes wird wie in 19 gezeigt eine Maske 8 ausgebildet, um die Maske 7 und den ersten n+-Typ-Source-Bereich 206 zu bedecken und zu umgeben. Die Filmdicke der Maske 8 beträgt beispielsweise etwa 0,1 bis 0,5 µm und das Material davon ist SiO2.
  • Als nächstes wird wie in 20 gezeigt die Maske 8 durch das anisotrope Trockenätzverfahren bearbeitet, um eine Seitenwand, die aus der Maske 8 hergestellt ist, auf der Seitenfläche der Maske 7 auszubilden. Da die Seitenwand, die aus der Maske 8 hergestellt ist, gebildet ist, kann eine Fläche des zweiten n++-Typ-Source-Bereichs 208 bei Betrachtung in einer Draufsicht, die in dem nachfolgenden Prozess gebildet werden soll, kleiner als die Fläche des ersten n+-Typ-Source-Bereichs 206 bei Betrachtung in einer Draufsicht ausgebildet werden. Phosphoratome (P) werden als n-Typ-Störstoff in die epitaktische n-- Typ-Schicht 202 über der Seitenwand der Maske 8 und der Maske 7 ionenimplantiert, wodurch der zweite n++-Typ-Source-Bereich 208 und ein zweiter n++-Typ-Schutzring 208a in dem Elementbildungsbereich ausgebildet werden. Die Tiefe (vierte Tiefe) des zweiten n++-Typ-Source-Bereichs 208 und des zweiten n++-Typ-Schutzrings 208a von der Oberfläche der epitaktischen Schicht 202 beträgt beispielsweise etwa 0,05 bis 0,25 µm. Darüber hinaus liegt die Störstoffkonzentration des zweiten n++-Typ-Source-Bereichs 208 und des zweiten n++-Typ-Schutzrings 208a beispielsweise in einem Bereich von 1 × 1019 bis 1 × 1021 cm-3.
  • Da der zweite n++-Typ-Source-Bereich 208 flacher als der erste n+-Typ-Source-Bereich 206 ausgebildet wird, wird ein dritter n++-Typ-Source-Bereich in einem überlappenden Abschnitt zwischen dem ersten n+-Typ-Source-Bereich 206 und dem zweiten n++-Typ-Source-Bereich 208 ausgebildet. Zu diesem Zeitpunkt werden der dritte Source-Bereich und der zweite Source-Bereich gemeinsam gebildet. Da der zweite n++-Typ-Schutzring 208a flacher als der erste n+-Typ-Schutzring 206a ausgebildet wird, wird ein dritter n++-Typ-Schutzring in einem überlappenden Abschnitt zwischen dem ersten n+-Typ-Schutzring 206a und dem zweiten n++-Typ-Schutzring 208a ausgebildet. Zu diesem Zeitpunkt werden der dritte Schutzring und der zweite Schutzring 208a gemeinsam gebildet. Da in der zweiten Ausführungsform der Source-Bereich (der erste n+-Typ-Source-Bereich 206 und der zweite n++-Typ-Source-Bereich 208) des Elementbildungsbereichs und der Schutzring (der erste n+-Typ-Schutzring 206a und der zweite n++-Typ-Schutzring 208a) des Umfangsbildungsbereichs zur gleichen Zeit gebildet werden, haben der Source-Bereich und der Schutzring die gleiche Störstoffverteilung in Tiefenrichtung.
  • Danach werden wie in 21 gezeigt in der gleichen Weise wie in der oben erwähnten ersten Ausführungsform der p+-Typ-Körperschicht-Potentialfixierungsbereich 209 zum Fixieren des Potentials der p-Typ-Körperschicht 205, der Gate-Isolierfilm 210, die Gate-Elektrode 211 und andere ausgebildet. Anschließend wird, nachdem der Zwischenschicht-Isolierfilm 212 auf der Oberfläche der epitaktischen n--Typ-Schicht 202 ausgebildet ist, die Öffnung CNT in einem gewünschten Bereich des Zwischenschicht-Isolierfilms 212 gebildet und die Metallsilicidschicht 213 auf den jeweiligen Oberflächen eines Teils des dritten n++-Source-Bereichs 208, eines Teils des ersten n+-Typ-Source-Bereichs 206 und des p+-Typ-Körperschicht-Potentialfixierungsbereichs 209, die auf der Bodenfläche der Öffnung CNT freigelegt sind, ausgebildet. Als nächstes werden nach dem Bilden der Öffnung (nicht dargestellt), die die Gate-Elektrode 211 erreicht, in dem Zwischenschicht-Isolierfilm 212 die Source-Verdrahtungselektrode 27, die mit einem Teil des zweiten n++-Typ-Source-Bereichs 208 durch die Metallsilicidschicht 213 elektrisch verbunden ist, und die Gate-Verdrahtungselektrode (nicht dargestellt), die mit der Gate-Elektrode 211 elektrisch verbunden ist, ausgebildet. Es ist zu beachten, dass die Gate-Verdrahtungselektrode durch den gleichen Prozess wie das der Source-Verdrahtungselektrode mit Ausnahme des Films aus polykristallinem Silicium hergestellt wird. Als nächstes wird ein Passivierungsfilm 215 gebildet, um die Elektrode zu schützen. Dann, nachdem die Metallsilicidschicht 216 ausgebildet worden ist, um den n+-Typ Drain-Bereich 203, der auf der Rückflächenseite des n+-Typ-SiC-Substrats 201 ausgebildet ist, zu bedecken, wird die Drain-Verdrahtungselektrode 28 ausgebildet, um die Metallsilicidschicht 216 zu bedecken.
  • Wie oben beschrieben wird gemäß der zweiten Ausführungsform der zweite n++-Typ-Source-Bereich 208 innerhalb des ersten n+-Typ-Source-Bereichs 206 so ausgebildet, dass er von dem Endabschnitt des p+-Typ-Körperschicht-Potentialfixierungsbereichs 209 und dem Endabschnitt des Kanalbereichs, der auf der entgegengesetzten Seite davon positioniert ist, getrennt ist. Der Störstoff des ersten n+-Typ-Source-Bereichs 206 ist Stickstoff und der Störstoff des zweiten n++-Typ-Source-Bereichs 208 ist Phosphor. Da Phosphor, das elektrisch aktiv ist, als Störstoff in einer hohen Konzentration in dem zweiten Source-Bereich 208 implantiert wird, kann ein Kontaktwiderstand reduziert werden. Zusätzlich ist, da der zweite n++-Typ-Source-Bereich 208 flach ausgebildet ist, die für das Implantieren des Phosphors benötigte Energie klein und der Phosphor wird weniger in der Querrichtung diffundiert. Daher wird die Diffusion von Phosphor in der Querrichtung im Vergleich zu der ersten Ausführungsform verringert, so dass eine Verringerung der Konzentration des p+-Typ-Körperschicht-Potentialfixierungsbereichs 209 stärker unterdrückt ist und ein Potential an die p-Typ-Körperschicht 205 angelegt werden kann. Zusätzlich kann, da die Diffusion von Phosphor bis zu dem Kanalbereich zuverlässiger unterdrückt werden kann, der Kurzkanaleffekt, der eine Verringerung der Schwellenspannung verursacht, ebenfalls unterdrückt werden. Daher ist es möglich, einen SiC-Leistungs-DMOSFET bereitzustellen, dessen Leistungsvermögen nicht aufgrund der Querdiffusion von Phosphor verschlechtert ist, und gleichzeitig einen geringen Kontaktwiderstand zu verwirklichen.
  • Wie oben beschrieben ist es gemäß dieser Ausführungsform möglich, eine hochleistungsfähige und zuverlässige Siliciumcarbid-Halbleitervorrichtung und ein Herstellungsverfahren der Siliciumcarbid-Halbleitervorrichtung selbst in dem Fall bereitzustellen, in dem Stickstoff oder dergleichen, das schwer zu diffundieren ist und eine geringe Feststoff-Löslichkeitsgrenze aufweist, als ein Störstoff einer Source-Diffusionsschicht verwendet wird, und Phosphor, das leicht zu diffundieren ist und eine Feststoff-Löslichkeitsgrenze aufweist, die höher als diejenige von Stickstoff ist, in einer hohen Konzentration als ein Störstoff einer Source-Diffusionsschicht eines Kontaktabschnitts verwendet wird. Darüber hinaus ist es, da der zweite Source-Bereich flach ausgebildet ist, möglich, eine höhere Zuverlässigkeit als bei der ersten Ausführungsform zu erzielen.
  • (Dritte Ausführungsform)
  • Ein Unterschied zwischen der dritten Ausführungsform und der ersten und der zweiten Ausführungsform, die oben erwähnt sind, liegt in einem Verfahren zum Bilden des Source-Bereichs. In der dritten Ausführungsform ist nämlich die Tiefe eines zweiten n++-Typ-Source-Bereichs 308 gleich der Tiefe eines ersten n+-Typ-Source-Bereichs 306, wie in 22 gezeigt ist. Es ist zu beachten, dass das Bezugszeichen 301 ein n+-Typ-SiC-Substrat (Substrat) angibt, das Bezugszeichen 302 eine epitaktische n-- Typ-Schicht angibt, das Bezugszeichen 303 einen n+-Typ-Drain-Bereich angibt, das Bezugszeichen 304 ein epitaktisches SiC-Substrat angibt, das Bezugszeichen 305 eine p-Typ-Körperschicht (einen Wannenbereich) angibt, das Bezugszeichen 309 einen p+-Typ-Körperschicht-Potentialfixierungsbereich angibt, das Bezugszeichen 310 einen Gate-Isolierfilm angibt, das Bezugszeichen 311 eine Gate-Elektrode angibt, das Bezugszeichen 312 einen Zwischenschicht-Isolierfilm angibt, das Bezugszeichen 313 eine Metallsilicidschicht angibt, das Bezugszeichen 37 eine Source-Verdrahtungselektrode angibt, das Bezugszeichen 316 einen Metallsilicidfilm angibt und das Bezugszeichen 38 eine Drain-Verdrahtungselektrode angibt.
  • « Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung > >
  • Ein Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der dritten Ausführungsform wird in der Prozessreihenfolge anhand 23 bis 26 beschrieben. 23 bis 26 sind Querschnittsansichten, die einen Hauptteil darstellen, wobei ein Teil des SiC-Leistungs-MISFET-Bildungsbereichs (Elementbildungsbereichs) und ein Teil des Umfangsbildungsbereichs der Siliciumcarbid-Halbleitervorrichtung in vergrößerter Weise dargestellt sind.
  • In der gleichen Weise wie bei der ersten und zweiten Ausführungsform, die oben erwähnt sind, und wie in 23 dargestellt wird die epitaktische n--Typ-Schicht 302 auf der Oberfläche (ersten Hauptfläche) des n+-Typ-SiC-Substrats (Substrats) 301 ausgebildet und das epitaktische SiC-Substrat 304, das aus dem n+-Typ-SiC-Substrat 301 und der epitaktischen n--Typ-Schicht 302 besteht, wird gebildet. Die Störstoffkonzentration des n+-Typ-SiC-Substrats 301 liegt beispielsweise in einem Bereich von 1 × 1018 bis 1 × 1021 cm-3 und die Störstoffkonzentration der epitaktischen n--Typ-Schicht 302 liegt beispielsweise in einem Bereich von 1 × 1014 bis 1 × 1017 cm-3. Anschließend wird der n+-Typ-Drain-Bereich 303 auf der Rückfläche (zweiten Hauptfläche) des n+-Typ-SiC-Substrats 301 ausgebildet. Die Störstoffkonzentration des n+-Typ-Drain-Bereichs 303 liegt beispielsweise in einem Bereich von 1 × 1019 bis 1 × 1021 cm-3.
  • Als nächstes wird eine Maske (nicht dargestellt), die beispielsweise aus einem SiO2-Film besteht, auf der Oberfläche der epitaktischen n--Typ-Schicht 302 ausgebildet. Anschließend wird der p-Typ-Störstoff, beispielsweise Aluminiumatome (Al), in die epitaktische n--Typ-Schicht 302 über der Maske ionenimplantiert. Auf diese Weise wird die p-Typ-Körperschicht (der Wannenbereich) 305 in dem Elementbildungsbereich auf der Oberflächenseite der epitaktischen n--Typ-Schicht 302 ausgebildet und ein p-Typ-Ring 305a wird in dem Umfangsbildungsbereich ausgebildet. Die Tiefe (erste Tiefe) der p-Typ-Körperschicht 305 und des p-Typ-Rings 305a von der Oberfläche der epitaktischen Schicht 302 beträgt beispielsweise etwa 0,5 bis 2,0 µm. Darüber hinaus liegt die Störstoffkonzentration der p-Typ-Körperschicht 305 und des p-Typ-Rings 305a beispielsweise in einem Bereich von 1 × 1016 bis 1 × 1019 cm-3.
  • Als nächstes wird wie in 23 gezeigt eine Maske 9 (SiO2-Film) ausgebildet, nachdem die Maske entfernt worden ist. Die Dicke der Maske 9 beträgt beispielsweise etwa 0,5 bis 1,5 µm. Darüber hinaus wird der Öffnungsabschnitt der Maske 9 nicht nur in dem Elementbildungsbereich, sondern auch in dem Umfangsbildungsbereich bereitgestellt.
  • Als nächstes werden Stickstoffatome (N) als n-Typ-Störstoff in die epitaktische n-- Typ-Schicht 302 über der Maske 9 ionenimplantiert, so dass der erste n+-Typ-Source-Bereich 306 in dem Elementbildungsbereich ausgebildet wird und ein erster n+-Typ-Schutzring 306a in dem Umfangsbildungsbereich ausgebildet wird. Die Tiefe (dritte Tiefe) des ersten n+-Typ-Source-Bereichs 306 und des ersten n+-Typ-Schutzrings 306a von der Oberfläche der epitaktischen Schicht 302 beträgt beispielsweise etwa 0,1 bis 0,35 µm.Darüber hinaus liegt die Störstoffkonzentration des ersten n+-Typ-Source-Bereichs 306 und des ersten n+-Typ-Schutzrings 306a beispielsweise in einem Bereich von 1 × 1018 bis 1 × 1020 cm-3.
  • Als nächstes wird wie in 24 gezeigt eine Maske 10 so ausgebildet, dass sie die Maske 9 und den ersten n+-Typ-Source-Bereich 306 bedeckt. Die Filmdicke der Maske 10 beträgt beispielsweise etwa 0,1 bis 0,5 µm und das Material davon ist SiO2.
  • Als nächstes wird wie in 25 gezeigt die Maske 10 durch das anisotrope Trockenätzverfahren bearbeitet, um eine Seitenwand, die aus der Maske 10 besteht, auf der Seitenfläche der Maske 9 auszubilden. Da die Seitenwand, die aus der Maske 10 besteht, ausgebildet ist, kann eine Fläche des zweiten n++-Typ-Source-Bereichs 308 bei Betrachtung in einer Draufsicht, die in dem nachfolgenden Prozess gebildet werden soll, kleiner als die Fläche des ersten n+-Typ-Source-Bereichs 306 bei Betrachtung in einer Draufsicht ausgebildet werden. Phosphoratome (P) werden als n-Typ-Störstoff in die epitaktische n--Typ-Schicht 302 über der Seitenwand aus der Maske 10 und der Maske 9 ionenimplantiert, wodurch der zweite n++-Typ-Source-Bereich 308 und ein zweiter n++-Typ-Schutzring 308a in dem Elementbildungsbereich ausgebildet werden. Die Tiefe (vierte Tiefe) des zweiten n++-Typ-Source-Bereichs 308 und des zweiten n++-Typ-Schutzrings 308a von der Oberfläche der epitaktischen Schicht 302 beträgt beispielsweise etwa 0,1 bis 0,35 µm. Darüber hinaus liegt die Störstoffkonzentration des zweiten n++-Typ-Source-Bereichs 308 und des zweiten n++-Typ-Schutzrings 308a beispielsweise in einem Bereich von 1 × 1019 bis 1 × 1021 cm-3.
  • Da der zweite n++-Typ-Source-Bereich 308 und der zweite n++-Typ-Schutzring 308a so ausgebildet sind, dass ihre Tiefe gleich der des ersten n+-Typ-Source-Bereichs 306 und des ersten n+-Typ-Schutzrings 306a ist, wird ein dritter n++-Typ-Source-Bereich in einem überlappenden Abschnitt zwischen dem ersten n+-Typ-Source-Bereich 306 und dem zweiten n++-Typ-Source-Bereich 308 ausgebildet. Zu diesem Zeitpunkt werden der dritte Source-Bereich und der zweite Source-Bereich gemeinsam gebildet. Da der zweite n++-Typ-Schutzring 308a mit der gleichen Tiefe wie der erste n+-Typ-Schutzring 306a ausgebildet wird, wird der dritte n++-Typ-Schutzring in einem überlappenden Abschnitt zwischen dem ersten n+-Typ-Schutzring 306a und dem zweiten n++-Typ-Schutzring 308a ausgebildet. Zu diesem Zeitpunkt werden der dritte Schutzring und der zweite Schutzring 308a gemeinsam gebildet. Da in der dritten Ausführungsform der Source-Bereich (der erste n+-Typ-Source-Bereich 306 und der zweite n++-Typ-Source-Bereich 308) des Elementbildungsbereichs und der Schutzring (der erste n+-Typ-Schutzring 306a und der zweite n++-Typ-Schutzring 308a) des Umfangsbildungsbereichs zur gleichen Zeit gebildet werden, haben der Source-Bereich und der Schutzring die gleiche Störstoffverteilung in Tiefenrichtung.
  • Danach werden wie in 26 gezeigt in der gleichen Weise wie in der ersten und zweiten Ausführungsform, die oben erwähnt sind, der p+-Typ-Körperschicht-Potentialfixierungsbereich 309 zum Fixieren des Potentials der p-Typ-Körperschicht 305, der Gate-Isolierfilm 310, die Gate-Elektrode 311 und andere ausgebildet. Anschließend wird, nachdem der Zwischenschicht-Isolierfilm 312 auf der Oberfläche der epitaktischen n--Typ-Schicht 302 ausgebildet ist, die Öffnung CNT in einem gewünschten Bereich des Zwischenschicht-Isolierfilms 312 gebildet und die Metallsilicidschicht 313 auf den jeweiligen Oberflächen eines Teils des dritten n++-Source-Bereichs 308, eines Teils des ersten n+-Typ-Source-Bereichs 306 und des p+-Typ-Körperschicht-Potentialfixierungsbereichs 309, die auf der Bodenfläche der Öffnung CNT freigelegt sind, ausgebildet. Als nächstes werden nach dem Bilden der Öffnung (nicht dargestellt), die die Gate-Elektrode 311 erreicht, in dem Zwischenschicht-Isolierfilm 312 die Source-Verdrahtungselektrode 37, die mit einem Teil des zweiten n++-Typ-Source-Bereichs 308 durch die Metallsilicidschicht 313 elektrisch verbunden ist, und die Gate-Verdrahtungselektrode (nicht dargestellt) mit der Gate-Elektrode 311 elektrisch verbunden ist, ausgebildet. Als nächstes wird ein Passivierungsfilm 315 gebildet, um die Elektrode zu schützen. Dann, nachdem die Metallsilicidschicht 316 ausgebildet worden ist, um den n+-Typ Drain-Bereich 303, der auf der Rückflächenseite des n+-Typ-SiC-Substrats 301 ausgebildet ist, zu bedecken, wird die Drain-Verdrahtungselektrode 38 ausgebildet, um die Metallsilicidschicht 316 zu bedecken.
  • Wie oben beschrieben wird gemäß der zweiten Ausführungsform der zweite n++-Typ-Source-Bereich 308 innerhalb des ersten n+-Typ-Source-Bereichs 306 so ausgebildet, dass er von dem Endabschnitt des p+-Typ-Körperschicht-Potentialfixierungsbereichs 309 und dem Endabschnitt des Kanalbereichs, der auf der gegenüberliegenden Seite davon positioniert ist, getrennt ist. Der Störstoff des ersten n+-Typ-Source-Bereichs 306 ist Stickstoff und der Störstoff des zweiten n++-Typ-Source-Bereichs 308 ist Phosphor. Da Phosphor, das elektrisch aktiv ist, als Störstoff in einer hohen Konzentration in dem zweiten Source-Bereich 308 implantiert wird, kann ein Kontaktwiderstand reduziert werden. Da zusätzlich der erste Source-Bereich 306 und der zweite Source-Bereich 308 so tief ausgebildet sind, dass sie die gleiche Tiefe haben, kann der Flächenwiderstand verringert werden. Zusätzlich kann, da der zweite n++-Typ-Source-Bereich 308 so ausgebildet ist, dass er von dem p+-Typ-Körperschicht-Potentialfixierungsbereich 309 und dem Kanal selbst dann getrennt ist, wenn Phosphor als Störstoff des zweiten Source-Bereichs 308 in der Querrichtung diffundiert ist, ein Potential an der p-Typ-Körperschicht 305 angelegt werden, ohne die Konzentration des p+-Typ-Körperschicht-Potentialfixierungsbereichs 309 zu verringern. Zusätzlich tritt, da der Phosphor nicht bis zu dem Kanalbereich diffundiert wird, ein Kurzkanaleffekt, der eine Verringerung der Schwellenspannung verursacht, nicht auf. Daher ist es möglich, einen SiC-Leistungs-DMOSFET bereitzustellen, dessen Leistungsvermögen nicht aufgrund der Querdiffusion von Phosphor verschlechtert ist, und gleichzeitig einen geringen Kontaktwiderstand zu verwirklichen.
  • Wie oben beschrieben ist es gemäß dieser Ausführungsform möglich, eine hochleistungsfähige und zuverlässige Siliciumcarbid-Halbleitervorrichtung und ein Herstellungsverfahren der Siliciumcarbid-Halbleitervorrichtung bereitzustellen, und zwar auch in dem Fall, in dem Stickstoff oder dergleichen, das schwer zu diffundieren ist und eine geringe Feststoff-Löslichkeitsgrenze aufweist, als ein Störstoff einer Source-Diffusionsschicht verwendet wird, und Phosphor, das leicht zu diffundieren ist und eine Feststoff-Löslichkeitsgrenze aufweist, die höher als diejenige von Stickstoff ist, in einer hohen Konzentration als ein Störstoff einer Source-Diffusionsschicht eines Kontaktabschnitts verwendet wird.
  • Im Vorhergehenden ist die vorliegende Erfindung im Einzelnen beschrieben worden und die Hauptausführungsformen der Erfindung werden im Folgenden aufgezählt.
  • Die Ausführungsform bezieht sich auf einen SiC-Leistungs-MISFET, bei dem eine p-Typ-Körperschicht in einer epitaktischen n-Typ-Schicht ausgebildet ist, die auf einer Vorderflächenseite eines Substrats ausgebildet ist, ein Source-Bereich, ein Körperschicht-Potentialfixierungsbereich und ein Kanalbereich in der p-Typ-Körperschicht ausgebildet sind, ein Gate-Isolierfilm so ausgebildet ist, dass er in Kontakt mit dem Kanalbereich ist, eine Gate-Elektrode so ausgebildet ist, dass sie in Kontakt mit dem Gate-Isolierfilm ist, und ein n-Typ-Drain-Bereich auf einer Rückflächenseite des Substrats ausgebildet ist. Der Source-Bereich besteht aus einem ersten n-Typ-Source-Bereich, der Stickstoff als Störstoff enthält, einem zweiten n-Typ-Source-Bereich, der in dem ersten Source-Bereich an einer Position ausgebildet ist, die von dem Kanal und dem Körperschicht-Potentialfixierungsbereich getrennt ist, und Phosphor als Störstoff enthält, und einem dritten Source-Bereich, in dem der erste Source-Bereich und der zweite Source-Bereich überlappen.
  • Die Ausführungsform bezieht sich auf ein Verfahren zur Herstellung eines SiC-Leistungs-MISFET mit folgenden Schritten. Eine epitaktische n-Typ-Schicht wird auf einer Vorderflächenseite eines Substrats ausgebildet und ein n-Typ-Drain-Bereich wird auf einer Rückflächenseite des Substrats ausgebildet. Nachdem eine p-Typ-Körperschicht, die eine erste Tiefe von einer Oberfläche der epitaktischen Schicht aufweist, in der epitaktischen Schicht mit Hilfe einer ersten Maske ausgebildet worden ist, wird Stickstoff mit Hilfe einer zweiten Maske in die Körperschicht implantiert, um einen ersten Source-Bereich auszubilden, der eine dritte Tiefe von der Oberfläche der epitaktischen Schicht aufweist, wird eine dritte Maske auf der Oberfläche der epitaktischen Schicht ausgebildet, um die zweite Maske zu bedecken, und eine Seitenwand, die aus der dritten Maske hergestellt ist, wird auf einer Seitenfläche der zweiten Maske durch Bearbeiten der dritten Maske durch Trockenätzen ausgebildet. Danach wird Phosphor mit Hilfe der zweiten Maske und der Seitenwand der dritten Maske, die auf der Seitenfläche der zweiten Maske gebildet ist, in den ersten Source-Bereich implantiert, wodurch ein zweiter Source-Bereich, der eine vierte Tiefe von der Oberfläche der epitaktischen Schicht aufweist, ausgebildet wird und gleichzeitig ein dritter Source-Bereich mit einer fünften Tiefe, bei der sich der erste Source-Bereich und der zweite Source-Bereich überlappen, ausgebildet wird. Anschließend wird ein p-Typ-Körperschicht-Potentialfixierungsbereich, der eine zweite Tiefe von der Oberfläche der epitaktischen Schicht aufweist, mit Hilfe einer vierten Maske ausgebildet.
  • Industrielle Anwendbarkeit
  • Die vorliegende Erfindung kann auf eine Siliciumcarbid-Leistungshalbleitervorrichtung, die für hohe Durchbruchspannungen und große Stromstärken verwendet wird, angewendet werden.
  • Bezugszeichenliste
    • 1
    Halbleiterchip
    2
    Aktiver Bereich (SiC-Leistungs-MISFET-Bildungsbereich, Elementbildungsbereich)
    3
    Potentialfreier p-Typ-Feldbegrenzungsring
    4
    n+-Typ-Schutzring
    5
    Gate-Verdrahtungselektrode
    6
    Öffnung
    7
    Source-Verdrahtungselektrode
    8
    Drain-Verdrahtungselektrode
    27
    Source-Verdrahtungselektrode
    28
    Drain-Verdrahtungselektrode
    37
    Source-Verdrahtungselektrode
    38
    Drain-Verdrahtungselektrode
    101
    n+-Typ-SiC-Substrat (Substrat)
    102
    Epitaktische n--Typ-Schicht
    103
    n+-Typ-Drain-Bereich
    104
    Epitaktisches SiC-Substrat
    105
    p-Typ-Körperschicht (Wannenbereich)
    105a
    Potentialfreier p-Typ-Feldbegrenzungsring
    106
    Erster n+-Typ-Source-Bereich
    106a
    Erster n+-Typ-Schutzring
    107
    Zweiter n++-Typ-Source-Bereich
    107a
    Zweiter n++-Typ-Schutzring
    108
    Dritter n++-Typ-Source-Bereich
    108a
    Dritter n++-Typ-Schutzring
    109
    p+-Typ-Körperschicht-Potentialfixierungsbereich
    110
    Gate-Isolierfilm
    111
    Gate-Elektrode
    111A
    n-Typ-Film aus polykristallinem Silicium
    112
    Zwischenschicht-Isolierfilm
    113
    Metallsilicidschicht
    115
    Passivierungsfilm
    116
    Metallsilicidschicht
    201
    n+-Typ-SiC-Substrat (Substrat)
    202
    Epitaktische n--Typ-Schicht
    203
    n+-Typ-Drain-Bereich
    204
    Epitaktisches SiC-Substrat
    205
    p-Typ-Körperschicht (Wannenbereich)
    205a
    Potentialfreier p-Typ-Feldbegrenzungsring
    206
    Erster n+-Typ-Source-Bereich
    206a
    Erster n+-Typ-Schutzring
    208
    Zweiter n++-Typ-Source-Bereich
    208a
    Zweiter n++-Typ-Schutzring
    209
    p+-Typ-Körperschicht-Potentialfixierungsbereich
    210
    Gate-Isolierfilm
    211
    Gate-Elektrode
    212
    Zwischenschicht-Isolierfilm
    213
    Metallsilicidschicht
    215
    Passivierungsfilm
    216
    Metallsilicidschicht
    301
    n+-Typ-SiC-Substrat (Substrat)
    302
    Epitaktische n--Typ-Schicht
    303
    n+-Typ-Drain-Bereich
    304
    Epitaktisches SiC-Substrat
    305
    p-Typ-Körperschicht (Wannenbereich)
    305a
    Potentialfreier p-Typ-Feldbegrenzungsring
    306
    Erster n+-Typ-Source-Bereich
    306a
    Erster n+-Typ-Schutzring
    308
    Zweiter n++-Typ-Source-Bereich
    308a
    Zweiter n++-Typ-Schutzring
    309
    p+-Typ-Körperschicht-Potentialfixierungsbereich
    310
    Gate-Isolierfilm
    311
    Gate-Elektrode
    312
    Zwischenschicht-Isolierfilm
    313
    Metallsilicidschicht
    315
    Passivierungsfilm
    316
    Metallsilicidschicht
    Maske 1-10
    Maske

Claims (12)

  1. Siliciumcarbid-Halbleitervorrichtung, die umfasst: ein Substrat (101) eines ersten Leitfähigkeitstyps, das eine erste Hauptfläche und eine zweite Hauptfläche, die eine der ersten Hauptfläche gegenüberliegende Oberfläche ist, umfasst und aus Siliciumcarbid (SiC) hergestellt ist; eine epitaktische Schicht (102), die auf der ersten Hauptfläche des Substrats (101) ausgebildet ist und aus Siliciumcarbid (SiC) hergestellt ist; eine Körperschicht (105) eines zweiten von dem ersten Leitfähigkeitstyp verschiedenen Leitfähigkeitstyps, die eine erste Tiefe von einer Oberfläche der epitaktischen Schicht aufweist und in der epitaktischen Schicht (102) ausgebildet ist; einen Körperschicht-Potentialfixierungsbereich (109) des zweiten Leitfähigkeitstyps, der eine zweite Tiefe von der Oberfläche der epitaktischen Schicht (102) aufweist und in der epitaktischen Schicht (102) ausgebildet ist; einen ersten Source-Bereich (106) des ersten Leitfähigkeitstyps, der eine dritte Tiefe von der Oberfläche der epitaktischen Schicht (102) aufweist und in der Körperschicht (105) so ausgebildet ist, dass er von einem Endabschnitt der Körperschicht (105) getrennt ist und an den Körperschicht-Potentialfixierungsbereich (109) angrenzt, und in den ein erster Störstoff eingebracht ist; einen zweiten Source-Bereich (107) des ersten Leitfähigkeitstyps, der eine vierte Tiefe von der Oberfläche der epitaktischen Schicht (102) aufweist und innerhalb des ersten Source-Bereichs (106) auf einer Seite des Endabschnitts der Körperschicht (105) ausgebildet ist und ferner in dem ersten Source-Bereich (106) so ausgebildet ist, dass er von dem Körperschicht-Potentialfixierungsbereich (109) auf einer Seite des Körperschicht-Potentialfixierungsbereichs (109) getrennt ist und in den ein zweiter Störstoff, der eine Festkörper-Löslichkeitsgrenze aufweist, die höher als die des ersten Störstoffs ist, und leicht diffundiert, eingebracht ist; einen dritten Source-Bereich (108) des ersten Leitfähigkeitstyps, der eine fünfte Tiefe von der Oberfläche der epitaktischen Schicht (102) aufweist und aus dem ersten Source-Bereich (106) und dem zweiten Source-Bereich (107), die einander überlappen, ausgebildet ist; einen Source-Diffusionsschichtbereich, der den ersten Source-Bereich (106), den zweiten Source-Bereich (107) und den dritten Source-Bereich (108) umfasst; einen Kanalbereich, der in der Körperschicht (105) zwischen dem Endabschnitt der Körperschicht (105) und den ersten Source-Bereich (106) ausgebildet ist; einen Gate-Isolierfilm (210), der in Anlage mit dem Kanalbereich ist; eine Gate-Elektrode (211), die in Anlage mit dem Gate-Isolierfilm (210) ist; und einen Drain-Bereich (203) des ersten Leitfähigkeitstyps, der eine sechste Tiefe von der zweiten Hauptfläche der Oberfläche aufweist und in dem Substrat (101) ausgebildet ist.
  2. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei der erste Störstoff des ersten Source-Bereichs (106) Stickstoff ist, der zweite Störstoff des zweiten Source-Bereichs (107) Phosphor ist und ein Störstoff des dritten Source-Bereichs (108) Stickstoff und Phosphor umfasst.
  3. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei die dritte Tiefe des ersten Source-Bereichs (106) flacher als die vierte Tiefe des zweiten Source-Bereichs (107) ist.
  4. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 3, wobei die dritte Tiefe des ersten Source-Bereichs (106) 0,05 µm bis 0,25 µm beträgt und die vierte Tiefe des zweiten Source-Bereichs (107) 0,1 µm bis 0,35 µm beträgt.
  5. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei eine Konzentration eines elektrisch aktiven Störstoffs in dem dritten Source-Bereich (108) höher als in dem zweiten Source-Bereich (107) ist und in dem zweiten Source-Bereich (107) höher als in dem ersten Source-Bereich (106) ist.
  6. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei ein Störstoff des ersten Source-Bereichs (106) Stickstoff ist und eine Konzentration eines elektrisch aktiven Störstoffs × 1018 cm-3 bis 1 × 1020 cm-3 beträgt, und wobei ein Störstoff des zweiten Source-Bereichs (107) Phosphor ist und eine Konzentration eines elektrisch aktiven Störstoffs 1 × 1019 cm-3 bis 1 × 1021 cm-3 beträgt.
  7. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei der zweite Source-Bereich (107) auf einer Seite des Endabschnitts des Körperschicht (105) von einem Endabschnitt des ersten Source-Bereichs (106) um 0,1 µm bis 0,5 µm getrennt ist und der zweite Source-Bereich (107) auf einer Seite des Körperschicht-Potentialfixierungsbereichs (109) so ausgebildet ist, dass er von dem Endabschnitt des ersten Source-Bereichs (106) um 0,1 µm bis 0,5 µm getrennt ist.
  8. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, die ferner umfasst: einen Schutzring des ersten Leitfähigkeitstyps, der in einem Umfangsabschnitt der epitaktischen Schicht (102) ausgebildet ist, wobei der Source-Diffusionsschichtbereich und der Schutzring die gleiche Störstoffkonzentrationsverteilung aufweisen.
  9. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei die dritte Tiefe des ersten Source-Bereichs (106) tiefer als die vierte Tiefe des zweiten Source-Bereichs (107) ist.
  10. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 9, wobei ein Störstoff des ersten Source-Bereichs (106) Stickstoff ist, sich der zweite Source-Bereich (107) und der dritte Source-Bereich (108) überlappen und die Störstoffe des zweiten Source-Bereichs (107) und des dritten Source-Bereichs (108) Stickstoff und Phosphor sind.
  11. Siliciumcarbid Halbleitervorrichtung nach Anspruch 1, wobei die dritte Tiefe des ersten Source-Bereichs (106) gleich der vierten Tiefe des zweiten Source-Bereichs (107) ist und der zweite Source-Bereich (107) und der dritte Source-Bereich (108) in der gleichen Schicht sind.
  12. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 11, wobei ein Störstoff des ersten Source-Bereichs (106) Stickstoff ist, sich der zweite Source-Bereich (107) und der dritte Source-Bereich (108) überlappen und die Störstoffe des zweiten Source-Bereichs (107) und des dritten Source-Bereichs (108) Stickstoff und Phosphor sind.
DE112013007094.4T 2013-06-26 2013-06-26 Siliciumcarbid-Halbleitervorrichtung und Verfahren für ihre Herstellung Active DE112013007094B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/067576 WO2014207856A1 (ja) 2013-06-26 2013-06-26 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
DE112013007094T5 DE112013007094T5 (de) 2016-03-24
DE112013007094B4 true DE112013007094B4 (de) 2021-08-12

Family

ID=52141260

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112013007094.4T Active DE112013007094B4 (de) 2013-06-26 2013-06-26 Siliciumcarbid-Halbleitervorrichtung und Verfahren für ihre Herstellung

Country Status (4)

Country Link
US (1) US9490328B2 (de)
JP (1) JP6140823B2 (de)
DE (1) DE112013007094B4 (de)
WO (1) WO2014207856A1 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015115202A1 (ja) * 2014-01-28 2015-08-06 三菱電機株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP6274968B2 (ja) * 2014-05-16 2018-02-07 ローム株式会社 半導体装置
US10002941B2 (en) 2015-05-20 2018-06-19 Fairchild Semiconductor Corporation Hybrid gate dielectrics for semiconductor power devices
JP2017188607A (ja) * 2016-04-07 2017-10-12 トヨタ自動車株式会社 ＳｉＣ基板を利用する半導体装置
BR112019002551B1 (pt) * 2016-08-10 2023-01-17 Nissan Motor Co., Ltd Dispositivo semicondutor
US9991379B1 (en) * 2016-11-17 2018-06-05 Sanken Electric Co., Ltd. Semiconductor device with a gate insulating film formed on an inner wall of a trench, and method of manufacturing the same
JP2018186160A (ja) * 2017-04-25 2018-11-22 パナソニックＩｐマネジメント株式会社 半導体素子
JP6858091B2 (ja) * 2017-07-18 2021-04-14 株式会社 日立パワーデバイス 半導体装置およびその製造方法
JP2019075411A (ja) * 2017-10-12 2019-05-16 株式会社日立製作所 炭化ケイ素半導体装置、パワーモジュールおよび電力変換装置
IT201900021204A1 (it) * 2019-11-14 2021-05-14 St Microelectronics Srl Dispositivo mosfet in 4h-sic e relativo metodo di fabbricazione
WO2023051898A1 (en) * 2021-09-29 2023-04-06 Huawei Technologies Co., Ltd. Self-aligned channel metal oxide semiconductor (mos) device and fabrication method thereof
CN116207142B (zh) * 2023-05-04 2023-07-18 合肥晶合集成电路股份有限公司 一种半导体结构及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173584A (ja) 2004-11-16 2006-06-29 Toshiba Corp 半導体装置
JP2009064970A (ja) 2007-09-06 2009-03-26 Toshiba Corp 半導体装置
US20120061682A1 (en) 2010-09-14 2012-03-15 Toyota Jidosha Kabushiki Kaisha Sic semiconductor device and method for manufacturing the same
JP2012142585A (ja) 2012-02-16 2012-07-26 Toshiba Corp 半導体装置の製造方法
US20120223338A1 (en) 2009-09-07 2012-09-06 Rohm Co. Ltd. Semiconductor device and method of manufacturing the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569900B2 (en) 2004-11-16 2009-08-04 Kabushiki Kaisha Toshiba Silicon carbide high breakdown voltage semiconductor device
JP5875334B2 (ja) 2011-11-11 2016-03-02 株式会社日立製作所 炭化珪素半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173584A (ja) 2004-11-16 2006-06-29 Toshiba Corp 半導体装置
JP2009064970A (ja) 2007-09-06 2009-03-26 Toshiba Corp 半導体装置
US20120223338A1 (en) 2009-09-07 2012-09-06 Rohm Co. Ltd. Semiconductor device and method of manufacturing the same
US20120061682A1 (en) 2010-09-14 2012-03-15 Toyota Jidosha Kabushiki Kaisha Sic semiconductor device and method for manufacturing the same
JP2012142585A (ja) 2012-02-16 2012-07-26 Toshiba Corp 半導体装置の製造方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
CAPANO, M. A. [et al.]: Ionization energies and electron mobilities in phosphorus- and nitrogen-implanted 4H-silicon carbide. In: Journal of Applied Physics, Vol. 87, 2000, S. 8773-8777
F. Schmid u. a., „Electrical activation of implanted phosphorus ions in [0001]- and [11-20]- oriented 4H-SiC" Journal of Applied Physics 91, 9182, (2002)
M. A. Capano u. a., „Ionization energies and electron motilities in phosphorus- and nitrogen-implanted 4H-silicon carbide" Journal of Applied Physics 87, 8773, (2000)
SCHMID, F. [et al.]: Electrical activation of implanted phosphorus ions in [0001]- and [11-20]-oriented 4H-SiC. In: Journal of Applied Physics, Vol. 91, 2002, S. 9182-9186

Also Published As

Publication number Publication date
WO2014207856A1 (ja) 2014-12-31
DE112013007094T5 (de) 2016-03-24
JP6140823B2 (ja) 2017-05-31
JPWO2014207856A1 (ja) 2017-02-23
US20160141371A1 (en) 2016-05-19
US9490328B2 (en) 2016-11-08

Similar Documents

Publication Publication Date Title
DE112013007094B4 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren für ihre Herstellung
DE102013007685B4 (de) Siliziumkarbid-halbleiterbauelement und verfahren zu dessen herstellung
DE112013006308B4 (de) Siliziumcarbid - halbleitervorrichtung und verfahren zu ihrer herstellung
DE112013006715B4 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102011086500B4 (de) Siliziumcarbid-Halbleitervorrichtung und deren Herstellungsverfahren
DE102014216989B4 (de) Siliziumcarbid-Halbleitervorrichtung
DE112012007275T5 (de) Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren dafür
DE102013217225B4 (de) Halbleiterbauelement mit einer Passivierungsschicht und Verfahren zu dessen Herstellung
DE102014208306B4 (de) Halbleitervorrichtung
DE102017209017A1 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung
DE102011082289A1 (de) SiC-Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102005018638A1 (de) Halbleitervorrichtung und Herstellungsverfahren von dieser
DE102010037889B4 (de) LDMOS-Vorrichtungen und Verfahren zum Ausbilden eines Grabenisolationsbereichs in einer LDMOS-Vorrichtung
DE102008051245A1 (de) Hochvolttransistor mit hoher Stromtragfähigkeit und Verfahren zur Herstellung
DE102014211903B4 (de) Halbleitervorrichtung mit breiter Bandlücke
DE112014001050T5 (de) Halbleitereinrichtung
DE102011006220B4 (de) Leistungshalbleitervorrichtung
DE112012005837T5 (de) Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung
DE102018118875B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112020002535T5 (de) Siliziumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE112006001280B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102009023417B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102020115655B4 (de) Halbleiterbauteil und Verfahren zum Herstellen eines Halbleiterbauteils
DE112013003623B4 (de) Halbleiterbauelement und Verfahren zum Herstellen von diesem
DE112021000105T5 (de) Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R083 Amendment of/additions to inventor(s)
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021336000

Ipc: H01L0029780000

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final