DE102022209801A1 - Halbleiterelement mit Abschirmung - Google Patents

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Kevin Dannecker
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Muhammad Alshahed
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Abstract

Halbleiterbauelement, das als Trench-MISFET (100) ausgebildet ist, aufweisend ein Substrat (14) aus Gallium-Nitrid (GaN), eine darauf angeordnete Driftlage (15), eine Sperrschicht (16) und eine darüber liegende Source-Region (17), wobei die Source-Region (17) einen sich von dieser in die darunterliegende Sperrschicht (16) erstreckenden Gatetrench (23) aufweist.

Description

  • Technisches Gebiet
  • Die Erfindung betrifft ein Halbleiterbauelement in vertikaler Bauweise, welches als Trench-MISFET auf Basis von Gallium-Nitrid ausgebildet ist und einen in einer Sperrschicht ausgebildeten Gatetrench mit p-implantfreier Abschimung aufweist. Ferner betrifft die Erfindung ein Verfahren zur Herstellung eines Trench-MISFETs auf Basis vom Gallium-Nitrid.
  • Stand der Technik
  • Für Halbleiterbauelemente ist Gallium-Nitrid ein bevorzugtes Materialsystem oder Substratmaterial, da diese einen niedrigen elektrischen Widerstand in Durchlassrichtung oder in einem Durchlassbetriebszustand (On-Widerstand) bei gleichzeitig höheren Durchbruchspannungen oder Durchbruchfeldstärken im Sperrzustand des Halbleiterbauteils aufweisen, als vergleichbare Bauteile auf Basis von Silizium oder Siliziumkarbid. Weiterhin ist bezüglich der Gestaltung von Halbleiterbauelementen neben einer klassischen, im Wesentlichen horizontalen Anordnung der Elektroden auch eine vertikale Übereinanderanordnung von wenigstens zwei Elektroden eines Bauteils eine verbreitete Gestaltungs- oder Designalternative, um entsprechend miniaturisierte Halbleiterbauelemente bereitstellen zu können.
  • Eine bekannte mögliche Bauart ist der sogenannte Trench-MISFET, in welche eine vertikale Übereinanderanordnung eines stark n-dotierten Substrats, einer schwach n-dotierten Driftlage, sowie p-dotierten Gebieten, in welchen sich ein Inversionskanal an der Grenzfläche zu einem Gate-Dielektrikum ausbildet, das sich in einem mit dem Gate-Metall gefülltem Trench befindet.
  • Um das Gate-Dielektrikum im Trenchboden von den im Sperrfall auftretenden hohen Feldstärken zu schützen, welche ansonsten das Bauteil zerstören würden, werden im Vergleich zum Trenchboden tieferliegende p-dotierte Gebiete am Übergang zwischen der Driftlage und den p-dotierten Gebieten bereitgestellt, welche im Sperrfall zu einer schnelleren Ausbreitung der Raumladungszone zwischen p- und n-Gebiet führen und diese tieferliegend im Halbleiter erzeugen, wodurch die Feldstärkenbelastung im Gate-Dielektrikum reduziert wird.
  • Die Herstellung derartiger p-dotierten Gebiete zu Abschirmungszwecken ist grundsätzlich mittels Epitaxie oder Ionenimplantation möglich. Im Gegensatz zur p-Implantation sind epitaktisch gewachsene p-Gebiete zwar deutlich zuverlässiger realisierbar, aber um die tiefreichenden Abschirmstrukturen zu erzeugen, werden auch hier hochenergetische lonenimplantationen benötigt. Hierbei muss die implantierte Spezies effektiv in den Halbleiterkristall eingebaut und aktiviert werden, was für Halbleiter auf Gallium-Nitrid Basis jedoch problematisch ist.
  • Weiterhin sind aufgrund der hohen Ionisationsenergie des als Dotierstoff verwendeten Magnesiums p-Regionen mittels Implantation nur bedingt realisierbar, insbesondere da die p-Dotierung für die gewünschten Abschirmungsstrukturen hoch sein soll und gleichzeitig tief in den Halbleiter eingebracht werden muss. Nachteilig ist weiterhin, dass die hohe Ionisationsenergie zu einer Temperaturabhängigkeit der Löcherkonzentration im p-Gebiet und damit zu einer Temperaturabhängigkeit der Sperrfähigkeit führt.
  • Offenbarung der Erfindung
  • Das als Trench-MISFET ausgebildete erfindungsgemäße Halbleiterbauelement auf Basis von Gallium-Nitrid mit den Merkmalen des Anspruchs 1 hat den Vorteil, dass durch die n-Implantation im Bereich unter dem Gatetrench eine effektive Abschirmung, unter Vermeidung der aus dem Stand der Technik bekannten teuren und unzuverlässigen Magnesium-Hochenergie-Implantation bereitgestellt wird. Hierbei werden deutlich geringere Implantationsenergien benötigt, wodurch eine Reduktion der Herstellungskosten sowie eine bessere Kontrolle der Geometrie des resultierenden Implantationsprofils ermöglicht wird. Insbesondere kann durch den Verzicht auf die im Stand der Technik zusätzlich zum Gatetrench bereitgestellten tieferliegenden p-Gebiete der Zellenpitch. d.h. der minimale Abstand zwischen zwei sich wiederholenden Merkmalen im Zellenfeld des Transistors, reduziert werden.
  • Vor dem Hintergrund ist es daher bei einem erfindungsgemäßen, als Trench-MISFET ausgebildeten, Halbleiterbauelement vorgesehen, dass dieses ein Substrat aus Gallium-Nitrid (GaN), eine darauf angeordnete Driftlage, eine Sperrschicht bzw. Sperr-Region und eine darüber liegende Source-Region aufweist, wobei die Source-Region einen sich von dieser in die darunterliegende Sperrschicht erstreckenden Gatetrench aufweist. Erfindungsgemäß ist ein Trenchboden des Gatetrenches in der Sperrschicht angeordnet, wobei unterhalb des Trenchbodens und den Gatetrench wenigstens teilweise seitlich umgebend ein mittels Implantation erzeugtes n-dotiertes Gebiet vorgesehen ist, welches sich bis in die Driftlage erstreckt.
  • Vorteilhafte Weiterbildungen des erfindungsgemäßen Halbleiterbauelements sind in den Unteransprüchen aufgeführt. Die Erfindung wird im Folgenden insbesondere für eine Einheitszelle eines Transistors beschrieben.
  • Durch die unterhalb und wenigstens teilweise seitliche angeordnete Ausbildung des implantierten n-dotierten Gebiets endet das Ende des Inversionskanals im n-dotierten Bereich, wodurch ein Stromfluss von der Source-Region in die Driftlage gewährleistet wird. Besonders bevorzugt ist dabei vorgesehen, dass das implantierte n-dotierte Gebiet einen unteren Abschnitt des Gatetrenches seitlich bis zu einer vordefinierten Höhe umgibt, die in Seitenansicht des Halbleiterbauelements oberhalb einer im Trenchboden ausgebildeten Gate-Oxidschicht liegt und diese somit seitlich überragt.
  • Vorteilhaft ist die n-Dotierung des implantierten Bereichs derart hoch gewählt, dass diese eine p-Dotierung der epitaktischen Sperrschicht überkompensiert. Weiter vorteilhaft ist das n-dotierte Gebiet bevorzugt an einer Grenzregion zwischen Sperrschicht und der Driftlage ausgebildet, wobei das n-dotierte Gebiet eine größere Breitenerstreckung als der Gatetrench aufweist. Eine Breitenerstreckung des n-dotierten Gebiets, d.h. die maximale Breite, kann hierbei 5 bis 50%, weiter bevorzugt bei 10 bis 40% der Breitenerstreckung des Gatetrenches betragen. Weiterhin kann das n-dotierte Gebiet sich in die Driftlage bis zu einer vordefinierten Tiefe erstrecken, welche bei 15 bis 50%, weitere bevorzugt bei 20 bis 40% der Breitenerstreckung des n-dotierten Gebiets liegt. Durch die Wahl der Breite und Tiefe des implantierten n-Gebietes kann die Effektivität der Abschirmung mit dem elektrischen Widerstand im eingeschalteten Zustand abgeglichen werden.
  • Vorteilhaft ist die Sperrschicht gegenüber dem aus dem Stand der Technik bekannten Epitaxiestapel dicker ausgebildet. Besonders vorteilhaft kann dabei vorgesehen sein, dass die Sperrschicht einen benachbart zur Driftlage angeordneten Bereich mit gegenüber der restlichen Sperrschicht erhöhter p-Dotierung aufweist.
  • Die Driftlage ist vorteilhaft frei von darin angeordneten, insbesondere tieferliegenden p-dotierten Gebieten. Diese sind gemäß der vorliegenden Erfindung nicht notwendig, um die gewünschte Abschirmung zu erreichen. Hierdurch kann der Zellenpitch des Transistors reduziert und die Anzahl an MOS-Kanälen pro Fläche erhöht werden.
  • Ein erstes erfindungsgemäßes Verfahren betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere eines Trench-MISFETs, der nach einer der vorangehenden Ausführungsformen ausgebildet ist, wobei das erfindungsgemäße Verfahren zumindest folgende Verfahrensschritte umfasst: Ausbilden einer Driftlage auf einem Gallium-Nitrid-Substrat; Ausbilden einer p-dotierten Sperrschicht, wobei die Sperrschicht optional eine zur Driftlage benachbart angeordnete Lage mit gegenüber der restlichen Sperrschicht erhöhter p-Dotierung aufweist; Ausbilden einer darüber angeordneten n-dotierten Source-Region; Anlegen eines Gatetrenches in einer Oberfläche der n-dotierten Schicht, derart, dass ein Trenchboden in einem unteren Bereich der Sperrschicht oder der darin optional ausgebildeten Lage mit erhöhter p-Dotierung angeordnet ist; Implantation, insbesondere Siliziumimplantation, eines n-dotierten Gebiets unterhalb des Trenchbodens derart, dass das n-dotierte Gebiet unterhalb des Trenchbodens und den Gatetrench wenigstens teilweise seitlich umgebend angeordnet ist und sich bis in die Driftlage erstreckt.
  • Durch dieses Verfahren, welches im Hinblick auf das Schichtwachstum, die Schichtstrukturierung und die evtl. Beeinflussung und Bearbeitung von ausgebildeten, insbesondere aufgewachsenen Schichten, auf grundsätzlich bekannte Verfahren und Techniken der Halbleitertechnik zurückgreift, kann in besonders vorteilhafter Weise ein Trench-MISFET bereitgestellt werden, welcher eine gewünschte Abschirmung insbesondere des Gatedielektrikums im Trenchboden vor hohen Feldstärken im Sperrfall des Transistors ermöglicht. Gemäß dem vorbeschriebene Verfahren erfolgt eine Implantation, insbesondere eine flache Implantation in den zuvor angelegten Gatetrench. Durch die flache Implantation in den Gatetrench werden sehr geringe Implantationsenergien benötigt, so dass die Herstellungskosten äußerst geringgehalten werden und die Geometrie eines gewünschten Implantationsprofils der n-dotierten Gebiets optimal kontrolliert werden kann.
  • In einer alternativen Ausführungsform betrifft das erfindungsgemäße Verfahren ein Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere eines Trench-MISFETs, der nach einer der vorangehenden Ausführungsformen ausgebildet ist, wobei das erfindungsgemäße Verfahren zumindest folgende Verfahrensschritte umfasst: Ausbilden einer Driftlage auf einem Gallium-Nitrid-Substrat; Ausbilden einer p-dotierten Sperrschicht, wobei die Sperrschicht optional eine zur Driftlage benachbart angeordnete Lage mit gegenüber der restlichen Sperrschicht erhöhter p-Dotierung aufweist; Ausbilden einer darüber angeordneten n-dotierten Source-Region; Implantation, insbesondere Siliziumimplantation, eines n-dotierten Gebiets in eine Grenzregion zwischen Sperrschicht und Driftlage, derart, dass sich das implantierte Gebiet wenigstens teilweise in die Driftlage erstreckt und eine Breitenerstreckung aufweist, welche größer als ein anzulegender Gatetrench gewählt ist; Anlegen eines Gatetrenches in einer Oberfläche der n-dotierten Schicht, derart, dass ein Trenchboden und wenigstens ein unterer Abschnitt des Gatetrenches innerhalb des implantierten Gebiets angeordnet ist.
  • Bei diesem alternativen Verfahren findet nunmehr zunächst eine tiefe Implantation des n-dotierten Bereichs ausgehend von der Oberfläche der Source-Region statt, bevor der Gatetrench in der Source-Region ausgebildet bzw. angelegt wird.
  • Die erfindungsgemäße flache oder tiefe Siliziumimplantation gemäß einem der vorgehend beschriebenen Verfahren erfolgt vorteilhaft derart, dass eine Überimplantation der bereits vorhandenen p-Dotierung der Sperrschicht stattfindet. Das resultierende implantierte Gebiet weist demnach eine derart hohe n-Dotierung auf, dass die p-Dotierung der epitaktischen Sperrschicht überkompensiert wird. Durch die Wahl einer geeigneten Breite und Tiefe des implantierten n-Gebiets kann zudem die Effektivität der Abschirmung mit dem elektrischen Widerstand im eingeschalteten Zustand abgeglichen werden.
  • Weiter vorteilhaft umfassen die vorgenannten alternativen Verfahren den weiteren Schritt der Realisierung einer an sich bekannten Gatestruktur am Halbleiterbauelement. Besonders vorteilhaft umfassen die vorgenannten alternativen Verfahren den weiteren Schritt der Ausbildung einer Gate-Oxidschicht im angelegten Gatetrench, derart, dass die Gate-Oxidschicht im Trenchboden in Seitenansicht innerhalb einer Höhenerstreckung des implantierten n-dotierten Gebiets am Trench bzw. seitlich des Trenches angeordnet ist.
  • Weitere Vorteile, Merkmale und Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung bevorzugter Ausführungsformen der Erfindung sowie anhand der Zeichnungen.
  • Kurze Beschreibung der Zeichnungen
    • 1 zeigt einen Schnitt durch eine Schichtstruktur eines Trench-MISFETs gemäß dem Stand der Technik,
    • 2a-c zeigen jeweils einen Schnitt durch eine Schichtstruktur beim Herstellungsverfahren eines erfindungsgemäßen Trench-MISFETs gemäß einer ersten Ausführungsform,
    • 3a-c zeigen jeweils einen Schnitt durch eine Schichtstruktur beim Herstellungsverfahren eines erfindungsgemäßen Trench-MISFETs gemäß einer zweiten Ausführungsform
  • Ausführungsformen der Erfindung
  • Gleiche Elemente beziehungsweise Elemente mit gleicher Funktion sind in den Figuren mit den gleichen Bezugszeichen versehen.
  • 1 zeigt den prinzipiellen Aufbau eines aus dem Stand der Technik bekannten Trench-MISFETs 100 für drei Einheitszellen. Der gattungsgemäße Transistor umfasst ein stark n-dotiertes GaN Substrat 14, eine darüber angeordnete schwach n-dortierte Driftlage 15, darüber angeordnete p-dotierte GaN Gebiete 16 als Sperrschicht, sowie eine darüber angeordnete Source-Region 17 mit stark n-dotierten Gebieten, mit einer sich von dieser in die darunterliegende Sperrschicht 16 und Driftlage 15 erstreckenden Grabenstruktur bzw. Gatetrench 23. Der Inversionskanal bildet sich hierbei an der Grenzfläche zu einem Gate-Dielektrikum 22 aus, welches sich in dem mit Gate-Metall 21 gefüllten Gatetrench 23 befindet.
  • Eine Source-Elektrode 41 kontaktiert sowohl die p-Gebiete 16, 18 als auch die n-Gebiete 17 und ist vom Gate-Metall über eine Isolationsschicht 31 getrennt. Auf der Unterseite des GaN Substrats 14 befindet sich die Drain-Elektrode 42. Ohne Anlage einer Gate-Spannung ist das p-dotierte GaN Gebiet 16 sperrend, es findet kein Stromfluss statt und der Transistor sperrt bis zu seiner Durchbruchsspannung. Bei Anlegen einer positiven Gate-Spannung an das Gate-Metall 21 bildet sich ein leitfähiger n-Kanal unterhalb des GateDielektrikums 22 innerhalb des p-dotierten GaN Gebiets 16, wodurch Strom von Drain zu Source fließt.
  • Zu Abschirmungszwecken des Trenchbodens 23a gegen die im Sperrfall auftretenden hohen Feldstärken, umfasst der gattungsgemäße Transistor gegenüber dem Trenchboden zusätzlich tiefer liegende p-Gebiete 18, welche insbesondere für Bauteile aus Silizium oder Siliziumkarbid durch tiefes Implantieren erzeugt werden.
  • Eine Designgröße hierbei ist der sogenannte Pitch P, welcher den minimalen Abstand zwischen zwei sich wiederholenden Features im Zellenfeld des Transistors 100 darstellt. Je geringer der Pitch, umso mehr Inversionskanäle können pro Flächeneinheit parallelgeschaltet werden, wodurch sich der elektrische Widerstand im eingeschalteten Zustand reduziert und die Bauteilleistung erhöht wird.
  • 2a-c zeigen anhand von Schnitten durch die jeweilige Schichtstruktur eine bevorzugte Ausführungsform des erfindungsgemäßen Herstellungsverfahrens und des erfindungsgemäßen Halbleiterbauelements 100, für jeweils eine Einheitszelle.
  • Der grundsätzliche Aufbau des Epitaxiestapels entspricht dem Aufbau gemäß 1, wobei die p-dotierte Schicht 16 nunmehr dicker ausgeführt wird. Optional kann diese in einem unteren Bereich eine Lage bzw. Schicht 20 mit gegenüber der restlichen Schicht 16 erhöhten p-Dotierung aufweisen. Die Tiefe der p-Gebiete 16,20 kann hierbei der Tiefe der im Stand der Technik zu Abschirmungszwecken vorgesehenen p-Gebiete 18 entsprechen (vgl. 1).
  • Wie in 2a gezeigt, werden die einzelnen Schichten des Epitaxiestapels, d.h. eine Driftlage 15, eine p-dotierte Sperrschicht 16 mit einer darin optional vorgesehenen Lage 20 mit erhöhter p-Dotierung, benachbart zur Driftlage 15, sowie eine darüber liegende n-dotierte Source Region 17 in an sich bekannter Weise auf einem GaN-Substrat 14 ausgebildet.
  • Weiterhin erfolgt die Anlage eine Gatetrenches 23 in einer Oberfläche der n-dotierten Schicht 17, derart, dass ein Trenchboden 23a in einem unteren Bereich der Sperrschicht 16 oder der darin optional ausgebildeten Lage 20 mit erhöhter p-Dotierung angeordnet ist. Der Gatetrench 23 reicht damit im Gegensatz zum Stand der Technik nicht bis in die Driftlage 15, sondern endet in der p-dotierten Lage 16 oder 20.
  • Wie in 2b gezeigt erfolgt anschließend eine flache Implantation, insbesondere eine Siliziumimplantation, eines n-dotierten Gebiets 19 unterhalb des Trenchbodens 23a, um die notwendige elektrische Verbindung zwischen der Source-Region 17 und der Driftlage 15 bereitzustellen. Diese Implantation erfolgt derart, dass das n-dotierte Gebiet 19 unterhalb des Trenchbodens 23a und den Gatetrench 23 wenigstens teilweise seitlich umgebend angeordnet ist, und bis in die Driftlage 15 reicht. Das n-dotierte Gebiet 19 ist dabei so hoch n-dotiert, dass die p-Dotierung der epitaktischen Schicht 16 und 20 überkompensiert wird. Weiterhin erstreckt sich das implantierte n-dotierte Gebiet 19 jeweils seitlich des Gatetrenches 23 bis zu einer Höhe h19 und dabei höher als eine im Trenchboden 23a vorzusehende Gate-Dielektrikum Lage 22. Insbesondere reicht das n-dotierte Gebiet 19 bis über die Markierung 19a (vgl. 2c). Durch Wahl der Breite b19 und Tiefe t19 des implantierten n-Gebietes 19 in der Driftlage 15 kann zudem die Effektivität der Abschirmung mit dem elektrischen Widerstand im eingeschalteten Zustand abgeglichen werden.
  • Wie in 2c dargestellt, erfolgt anschließend eine Ausbildung einer an sich bekannten Gate-Struktur am Halbleiterbauelement, insbesondere einer im Trench 23 angeordneten Dieletrikum Lage 22 und eines Gate-Metalls 21 im Trench 23, sowie die Anordnung einer Isolationsschicht 31 und einer Source-Elektrode 41.
  • Im Gegensatz zum p-dotierten Gebiet 16 im gattungsgemäßen Transistordesign in 1, reicht das epitaktisch gewachsene p-Gebiet 16,20 im erfindungsgemäßen Halbleiterbauelement nun bis unter den Trench 23 und ersetzt damit das tieferliegende p-Gebiet 18 in 1. Durch das Weglassen der tieferliegenden p-Gebiete 18 aus dem Stand der Technik wird eine deutliche Reduktion des Zellenpitches P erzielt.
  • 3a-c zeigen anhand von Schnitten durch die jeweilige Schichtstruktur eine weitere bevorzugte Ausführungsform des erfindungsgemäßen Herstellungsverfahrens und des erfindungsgemäßen Halbleiterbauelements 100, für jeweils eine Einheitszelle.
  • In Übereinstimmung mit der Ausführungsform gemäß 2a-c erfolgt zunächst eine Ausbildung der jeweiligen Schichten des Epitaxiestapels auf einem GaN-Substrat 14, wobei die grundsätzliche Anordnung der epitaktischen Schichten der Anordnung gemäß 2a-c entspricht. In Abweichung vom vorherigen Ausführungsbeispiel wird dabei jedoch vor der Ausbildung des Gatetrenches 23 eine Implantation eines n-dotierten Gebiets 19 ausgehend von der Source Region 17 vorgenommen, wie in 3a dargestellt. Hierbei erfolgt insbesondere eine tiefe Implantation des n-dotierten Gebiets 19 in eine Grenzregion zwischen Sperrschicht 16,20 und Driftlage 15, derart, dass sich das implantierte Gebiet wenigstens teilweise in die Driftlage 15 erstreckt und eine Breitenerstreckung b19 aufweist, welche größer als ein später anzulegender Gatetrench 23 gewählt ist.
  • Das implantierte Gebiet 19 ist so hoch dotiert, dass die p-Dotierung der epitaktischen Schicht 16 und 20 überkompensiert wird.
  • Anschließend, wie in 3b dargestellt, erfolgt das Anlegen eines Gatetrenches 23 in einer Oberfläche der n-dotierten Schicht 17, derart, dass der Trenchboden 23a in der implantierten n-dotierten Region 19 liegt und der Trench somit nicht bis in die Driftlage 15 reicht. Insbesondere wird der Trench 23 derart angelegt, dass ein Trenchboden 23a und wenigstens ein unterer Abschnitt 23b des Gatetrenches 23 innerhalb des implantierten Gebiets 19 angeordnet ist.
  • Anschließend wird, wie in 3c gezeigt, eine an sich bekannte Gatestruktur am Halbleiterbauelement 100 ausgebildet. Dies umfasst wenigstens das Ausbilden einer Gate-Oxidschicht 22 im angelegten Gatetrench 23 derart, dass die Gate-Oxidschicht im Trenchboden 23a in Seitenansicht innerhalb einer Höhenerstreckung h19 des implantierten n-dotierten Gebiets 19 seitlich des Trenches 23 angeordnet ist. Wie in 3c gezeigt, wird der Gatetrench 23 und die Gatestruktur dabei derart ausgebildet, dass das Gate-Dielektrikum 22 im Trenchboden 23a auf gleicher Höhe oder tiefer (vgl. Markierung 19a) als das n-dotierte Gebiet 19 liegt, welches am unteren Abschnitt 23b des Trenches bis zu einer Höhe h19 seitlich anliegt.

Claims (11)

  1. Halbleiterbauelement, das als Trench-MISFET (100) ausgebildet ist, aufweisend ein Substrat (14) aus Gallium-Nitrid (GaN), eine darauf angeordnete Driftlage (15), eine Sperrschicht (16) und eine darüber liegende Source-Region (17), wobei die Source-Region (17) einen sich von dieser in die darunterliegende Sperrschicht (16) erstreckenden Gatetrench (23) aufweist, dadurch gekennzeichnet, dass ein Trenchboden (23a) des Gatetrenches (22) in der Sperrschicht (16) angeordnet ist, und dass unterhalb des Trenchbodens (23a) und den Gatetrench (23) wenigstens teilweise seitlich umgebend ein mittels Implantation erzeugtes n-dotiertes Gebiet (19) angeordnet ist, welches sich bis in die Driftlage (15) erstreckt.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das n-dotierte Gebiet (19) einen unteren Abschnitt (23b) des Gatetrenches (23) seitlich bis zu einer vordefinierten Höhe (h19) umgibt, die oberhalb einer im Trenchboden (23a) ausgebildeten Gate-Oxidschicht (22) liegt.
  3. Haltleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das n-dotierte Gebiet (19) an einer Grenzregion zwischen Sperrschicht (16) und der Driftlage (15) ausgebildet ist, und dass dieses eine größere Breitenerstreckung (b19) als der Gatetrench (23) aufweist.
  4. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Sperrschicht (16) einen benachbart zur Driftlage (15) angeordneten Bereich (20) mit gegenüber der restlichen Sperrschicht (16) erhöhter p-Dotierung aufweist.
  5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die n-Dotierung des n-dotierten Gebiets (19) derart hoch gewählt ist, dass diese die p-Dotierung der Sperrschicht (16,20) überkompensiert.
  6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Driftlage (15) außer den sich in die Driftlage erstreckenden n-dotierten Gebieten (19) frei von darin angeordneten, insbesondere tieferliegenden p-dotierten Gebieten (18) ist.
  7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das n-dotierte Gebiet (19) mittels Siliziumimplantation erzeugt ist.
  8. Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere eines Trench-MISFETs (100), der nach einem der Ansprüche 1 bis 7 ausgebildet ist, umfassend zumindest folgende Schritte: - Ausbilden einer Driftlage (15) auf einem Gallium-Nitrid-Substrat (14), - Ausbilden einer p-dotierten Sperrschicht (16), wobei die Sperrschicht (16) optional eine zur Driftlage (15) benachbart angeordnete Lage (20) mit gegenüber der restlichen Sperrschicht erhöhter p-Dotierung aufweist, - Ausbilden einer darüber angeordneten n-dotierten Source-Region (17), - Anlegen eines Gatetrenches (23) in einer Oberfläche der n-dotierten Schicht (17), derart, dass ein Trenchboden (23a) in einem unteren Bereich der Sperrschicht (16) oder der darin optional ausgebildeten Lage (20) mit erhöhter p-Dotierung angeordnet ist, - Implantation, insbesondere Siliziumimplantation, eines n-dotierten Gebiets (19) unterhalb des Trenchbodens (23a) derart, dass das n-dotierte Gebiet (19) unterhalb des Trenchbodens (23a) und den Gatetrench (23) wenigstens teilweise seitlich umgebend angeordnet ist und sich bis in die Driftlage (15) erstreckt.
  9. Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere eines Trench-MISFETs (100), der nach einem der Ansprüche 1 bis 7 ausgebildet ist, umfassend zumindest folgende Schritte: - Ausbilden einer Driftlage (15) auf einem Gallium-Nitrid-Substrat (14), - Ausbilden einer p-dotierten Sperrschicht (16), wobei die Sperrschicht (16) optional eine zur Driftlage (15) benachbart angeordnete Lage (20) mit gegenüber der restlichen Sperrschicht erhöhter p-Dotierung aufweist, - Ausbilden einer darüber angeordneten n-dotierten Source-Region (17), - Implantation, insbesondere Siliziumimplantation, eines n-dotierten Gebiets (19) in eine Grenzregion zwischen Sperrschicht (16) und Driftlage (15), derart, dass sich das implantierte Gebiet wenigstens teilweise in die Driftlage (15) erstreckt und eine Breitenerstreckung (b19) aufweist, welche größer als ein anzulegender Gatetrench (23) gewählt ist, - Anlegen eines Gatetrenches (23) in einer Oberfläche der n-dotierten Schicht (17), derart, dass ein Trenchboden (23a) und wenigstens ein unterer Abschnitt (23b) des Gatetrenches (23) innerhalb des implantierten Gebiets (19) angeordnet ist.
  10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass das Verfahren den weiteren Schritt umfasst: - Ausbilden einer Gate-Oxidschicht (22) im angelegten Gatetrench (23) derart, dass die Gate-Oxidschicht im Trenchboden (23a) in Seitenansicht innerhalb einer Höhenerstreckung (h19) des implantierten n-dotierten Gebiets (19) am Trench (23) angeordnet ist.
  11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass die Siliziumimplantation derart erfolgt, dass das resultierende implantierte Gebiet (19) eine derart hohe n-Dotierung aufweist, welche die p-Dotierung der Sperrschicht (16,20) überkompensiert.
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