KR20140047527A - 횡형 고내압 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 고내전압성과 저리크 전류를 양립한 횡형 고내압 트랜지스터의 제공을 목적으로 한다. 횡형 고내압 트랜지스터는, 제1도전형의 반도체 기판(1)과, 반도체 기판(1)의 한쪽 주면에 설치된 제2도전형의 반도체층(3)과, 반도체층(3)의 표면에 선택적으로 설치된 제1도전형의 소스 영역(6)과, 반도체층(3)의 표면에 선택적으로 설치된 제1도전형의 드레인 영역(5)과, 소스 영역(6)과 상기 드레인 영역(5) 사이의 반도체층(3) 위에 게이트 절연막을 개재하여 설치된 게이트 전극(8)과, 반도체층(3)의 표면에 선택적으로 설치된 제1도전형의 드리프트 영역(13)을 구비하고, 드리프트 영역(13)은, 드레인 영역(5)으로부터 소스 영역(6) 방향으로 평행하게 뻗는 스트라이프 형상의 확산층으로 구성되고, 스트라이프 형상의 확산층을 구성하는 선형의 확산층(5b)의 각각은, 서로 인접하고 또한 인접 부분이 2중으로 확산하는 스트라이프 형상의 확산 영역(5e)에 의해 형성되어 있다.

Description

횡형 고내압 트랜지스터 및 그 제조방법{LATERAL HIGH-VOLTAGE TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 횡형 고내압 트랜지스터 및 그 제조방법에 관한 것이다.
고내전압성이 요구되는 전력 용도 등의 반도체 소자로서, 횡형 MOSFET 등의 횡형 고내압 트랜지스터가 알려져 있다.
종래의 횡형 고내압 트랜지스터는, 오프 상태에서 고전압을 인가했을 때에, 드리프트 영역의 공핍화가 불충분하여, 내전압성이 낮은 문제가 있었다. 따라서, 예를 들면 특허문헌 1은, 스트라이프 형상의 확산층에 의해 드리프트 영역을 형성함으로써, 드리프트 영역을 확실하게 공핍화하여, 내전압성을 향상시키고 있다.
일본국 특개 2000-114520호 공보
종래의 횡형 고내압 트랜지스터는, 드레인·소스 사이에 고전압을 인가한 상태에서, 게이트에 임계전압 이상의 전압을 인가하여 온 상태로 한 경우, 채널을 통과하는 전류가 기판으로 리크하여, 드레인 전류가 감소하는 문제가 있었다.
본 발명은 이상의 과제를 해결하기 위해 이루어진 것으로, 고내전압성과 저리크 전류를 양립한 횡형 고내압 트랜지스터의 제공을 목적으로 한다.
본 발명에 관한 횡형 고내압 트랜지스터는, 제1도전형의 반도체 기판과, 반도체 기판의 한쪽 주면에 설치된 제2도전형의 반도체층과, 이 반도체층의 표면에 선택적으로 설치된 제1도전형의 소스 영역과, 이 반도체층의 표면에 선택적으로, 소스 영역과 간격을 두고 설치된 제1도전형의 드레인 영역과, 소스 영역과 드레인 영역 사이의 상기 반도체층 위에, 일단이 소스 영역과 평면에서 볼 때 겹치고, 게이트 절연막을 개재하여 설치된 게이트 전극과, 반도체층의 표면에 선택적으로, 일단이 드레인 영역과 접속하고, 타단이 게이트 전극의 타단과 평면에서 볼 때 겹쳐서 설치된 제1도전형의 드리프트 영역을 구비하고, 드리프트 영역은, 드레인 영역으로부터 소스 영역 방향으로 평행하게 뻗는 스트라이프 형상의 확산층으로 구성되고, 스트라이프 형상의 확산층을 구성하는 선형의 확산층의 각각은, 서로 인접하고 또한 인접 부분이 2중으로 확산하는 스트라이프 형상의 확산 영역에 의해 형성되는 것을 특징으로 한다.
본 발명에 따르면, 이상의 구성으로 함으로써, 스트라이프 형상의 확산층을 구성하는 선형의 확산층의 각각에 있어서, 임팩트 이온화가 발생하기 어려워지기 때문에, 리크 전류를 줄이는 것이 가능하다. 본 발명에 있어서의 횡형 고내압 트랜지스터에 따르면, 내전압성을 저하시키지 않고 리크 전류를 감소시키는 것이 가능한 것이, 실험에 의해 확인되고 있다. 본 발명에 있어서의 횡형 고내압 트랜지스터에 있어서, 임팩트 이온화가 발생하기 어려운 이유로서는, 드리프트 영역을 흐르는 드레인 전류는, 불순물 농도가 높은 2중으로 확산하는 영역의 표면 부분에 집중하는 한편, 각 확산층에 걸리는 전계는 드레인 전류가 집중하는 부분에 집중하지 않기 때문이라고 생각된다.
도 1은 실시형태 1에 관한 횡형 고내압 트랜지스터를 포함하는 집적회로의 부분적인 평면도 및 단면도다.
도 2는 실시형태 1에 관한 횡형 고내압 트랜지스터의 단면 사시도다.
도 3은 도 2의 선분 A-A'에 있어서의 단면도다.
도 4는 실시형태 1에 관한 횡형 고내압 트랜지스터의 제조방법을 설명하기 위한 도면이다.
도 5는 실시형태 1에 관한 횡형 고내압 트랜지스터의 드레인 전류와 기판 전류의 측정 방법을 도시한 도면이다.
도 6은 실시형태 1에 관한 횡형 고내압 트랜지스터의 드레인 전류와 기판 전류의 드레인·소스간 전압 의존성을 도시한 도면이다.
도 7은 실시형태 1에 관한 횡형 고내압 트랜지스터의 제조에 사용하는 마스크의 슬릿의 폭과 내압의 관계를 도시한 도면이다.
도 8은 실시형태 1에 관한 횡형 고내압 트랜지스터의 드리프트 영역에 있어서의 불순물 농도 분포를 도시한 도면이다.
도 9는 도 8보다도 마스크의 슬릿 간격 L1을 크게 한 경우의 불순물 농도 분포를 도시한 도면이다.
도 10은 전제기술에 관한 횡형 고내압 트랜지스터의 드리프트 영역에 있어서의 불순물 농도 분포를 도시한 도면이다.
도 11은 실시형태 2에 관한 횡형 고내압 트랜지스터의 구조 및 제조방법을 도시한 도면이다.
도 12는 실시형태 3에 관한 횡형 고내압 트랜지스터의 제조방법을 도시한 도면과 구조를 도시한 도면이다.
도 13은 실시형태 4에 관한 횡형 고내압 트랜지스터의 단면 사시도다.
도 14는 실시형태 5에 관한 횡형 고내압 트랜지스터의 단면 사시도다.
도 15는 전제기술로서의 횡형 고내압 트랜지스터의 단면 사시도다.
도 16은 도 15의 선분 B-B'에 있어서의 단면도다.
도 17은 전제기술로서의 횡형 고내압 트랜지스터의 동작을 설명하는 도면이다.
도 18은 전제기술로서의 횡형 고내압 트랜지스터의 동작중의 단면도다.
<전제기술>
<구성>
도 15에, 전제기술로서의 횡형 고내압 트랜지스터의 단면 사시도를 나타낸다. 종래의 횡형 고내압 트랜지스터의 예로서, P 채널 MOSFET에 대해 설명한다. 제1도전형, 즉 P-형의 반도체 기판(1)의 주면측에는, 리서프(RESURF) 영역으로서 제2도전형, 즉 N형의 반도체층(3)이 형성된다. N형의 반도체층(3)의 표면에는, P+형 확산층으로서의 소스 영역(6) 및 드레인 영역(5)이, 서로 거리를 두고 형성되어 있다.
그리고, 소스 영역(6)과 드레인 영역(5) 사이의 반도체층(3) 위에는, 일단이 소스 영역(6)과 평면에서 볼 때 겹치고, 게이트 절연막(미도시)을 개재하여 설치된 게이트 전극(8)이 형성된다. 게이트 절연막은, 예를 들면, 다결정 실리콘으로 이루어진다.
더구나, 일단이 드레인 영역(5)과 접속하고, 타단이 게이트 전극(8)의 타단과 평면에서 볼 때 겹쳐서 설치된 P형의 드리프트 영역(13)이 형성된다. 드리프트 영역(13)은, 드레인 영역(5)으로부터 소스 영역(6) 방향으로 평행하게 뻗는 스트라이프 형상의 P형의 확산층으로 구성되고, 이 스트라이프 형상의 확산층은, 복수의 선형의 확산층(5f)으로 구성된다. 또한, 반도체층(3)의 표면에는, 소스 영역(6)에 인접하여 N+형의 확산층(7)이 형성된다.
또한, 드레인 영역(5)의, 드리프트 영역(13)과 반대측의 영역에는, 반도체 기판(1)에 이르는 P형의 확산층(4)이 형성되어 있다. 또한, 반도체층(3)은, 소스 영역(6) 하부의, 반도체 기판(1)과의 사이에, N+형의 매립 확산층(2)을 구비한다.
이상에서 설명한 횡형 고내압 트랜지스터를 덮도록 절연층(미도시)이 형성되어 있다. 이 절연층에 설치된 콘택홀을 통해, 소스 전극(11)이 소스 영역(6) 및 N+형의 확산층(7)과, 드레인 전극(10)이 드레인 영역(5)과, 배선(9)이 P형의 확산층(4)과, 각각 전기적으로 접속되도록 형성되어 있다. 소스 전극(11), 드레인 전극(10) 및 배선(9)과의 전기적 접속을 행한다.
도 16에, 도 15에 나타낸 선분 B-B'에 있어서의 단면도를 나타낸다. 각 확산층(5f)은, 확산에 의해 연결되지 않는 간격으로 형성되어 있다.
본 전제기술에 있어서의 횡형 고내압 트랜지스터의 드리프트 영역(13)은, 도 15에 나타낸 것과 같이, 스트라이프 형상의 확산층으로 형성된다. 드리프트 영역(13)을 스트라이프 형상으로 하지 않고, 똑같은 P형 확산층으로 형성한 경우와 비교하면, 스트라이프 형상으로 함으로써, 드리프트 영역(13)을 완전 공핍화하기 쉬워진다. 이것은, 확산층(5f)의 불순물 농도를 보다 높게 하는 것을 가능하게 하는 것으로, 소스·드레인 사이의 저항을 줄여, 온 저항을 저감하는 것이 가능하다.
<동작>
도 17에 나타낸 것과 같이, 배선(9)과 드레인 전극(10)을 동전위로 한 상태에서, 소스 전극(11)에 고전압이 인가되면, 점선의 내측 영역에 공핍 영역(20)이 퍼진다. 즉, 드레인 영역(5)과, 각 확산층(5f)과, 반도체층(3)의 대부분이, 공핍화됨으로써, 고내압이 유지된다. 이 상태에서, 게이트 전극(8)에 임계전압 이상의 전압이 인가되면, 게이트 절연막 바로 아래의 반도체층 표면에 반전층(채널)이 형성되어, 횡형 고내압 트랜지스터는 온 상태가 되어, 드레인 전류가 흐른다.
온 상태에 있어서의 드리프트 영역(13)의 단면도를 도 18에 나타낸다. 각 확산층(5f)에 있어서, 불순물 농도가 높기 때문에 저저항이 되는 확산층(5f) 표면의 중앙부에 있어서 전류 밀도가 높아진다. 한편, 도면 중에 화살표로 나타낸 것과 같이, 전계는 PN 접합의 계면에 수직 방향으로 발생하기 때문에, 확산층(5f)의 표면에 걸리는 전계(강도)는, 확산층(5f)의 중앙부에 집중한다. 이것은, 각 확산층(5f)에 있어서, 고전류 밀도 위치와, 전계(강도) 집중 위치가 일치하고 있는 것을 나타낸 것이다.
여기에서, 고전류 및 고전계를 기초로 전자·정공 쌍이 발생하는 현상인 임팩트 이온화에 대해 설명한다. 임팩트 이온화에 의해 발생하는 전자·정공 쌍의 양 G는, 이하의 식으로 표시된다.
G=A·Jexp(-B/E)
여기에서, J는 전류 밀도, E는 전계강도를 나타낸다. 또한, A, B는 물리 상수이다. 상기 식으로부터, 전류 밀도와 전계강도가 높은 영역이 겹치면 임팩트 이온화가 발생하기 쉬운 것을 알 수 있다. 즉, 각 확산층(5f)의 중앙 영역에 있어서, 특히 임팩트 이온화가 발생하기 쉽다.
임팩트 이온화에 의해 발생한 전자·정공 쌍의 정공은, 드레인 영역(5)과 소스 영역(6) 사이에 인가된 고전압에 의해 반도체 기판(1) 방향으로 가속되어, 리크 전류로 된다.
그 때문에, 고전압 인가 상태에 있어서, 본 전제기술에 있어서의 횡형 고내압 트랜지스터를 온시키면, 오프 내압 이하의 전압에 있어서도 전류가 반도체 기판(1)으로 리크해 버리고, 그 결과, 예를 들면, 내압이 600V를 초과하는 횡형 고내압 트랜지스터에 있어서는, 드레인 전류가 감소해 버리는 문제가 있었다. 본 발명은 이상의 문제를 해결하기 위한 것이다.
<실시형태 1>
<구성>
우선, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 사용예에 대해 설명한다. 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)가 형성되는 집적회로의 부분적인 평면도를 도 1a에 나타낸다. 또한, 도 1a의 파선부에 있어서의 단면도를 도 1b에 나타낸다. 이 집적회로는, 저전위 회로부(50)와, 고내압 섬 영역(30) 내부에 형성되는 고전위 회로부를 1개의 칩 내부에 구비하는 집적회로이다.
본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)는, 고전위 회로부와 저전위 회로부(50) 사이의 신호 전달에 필요하게 되는 레벨 시프트용의 트랜지스터로서 사용된다.
횡형 고내압 트랜지스터(100)는 도 1a에 있어서, 고내압 분리 영역(40)의 일부에 형성되고, 고내압 섬 영역(30) 내부의 고전위 회로부와 고내압 분리 영역(40)의 외측에 설치된 저전위 회로부(50) 사이의 신호 전달을 실현하고 있다.
고내압 섬 영역(30) 내부에는, 고전위 회로부로서 N 채널 MOSFET와 P 채널 MOSFET 등이 형성되고, 그것의 하부에는 반도체 기판(1)과의 사이에 N+형의 매립 확산층(2)을 구비한다. 고내압 섬 영역(30) 내부의 회로는, 반도체 기판(1)과 N+형의 매립 확산층(2)의 PN 접합에 의해, 반도체 기판(1)의 전압과 고내압으로 전기적으로 분리되어 있다.
또한, 횡방향에 있어서는 반도체층(3)의 하부에 N+형의 매립 확산층(2)이 존재하지 않는 영역, 즉 고내압 분리 영역(40)이 고내압 분리 구조로서 고내압 섬 영역(30)의 주변을 둘러싸고, 이 영역이 공핍화함으로써 반도체 기판(1) 및 P형 확산층(4)과 고내압으로 전기적으로 분리되어 있다.
통상, 고전위 회로부측으로부터 저전위 회로부(50)측으로의 신호 전달에 있어서의 레벨 시프트용 트랜지스터로서는 고내압 P 채널 MOSFET가 사용된다. 한편, 역방향으로 신호를 전달하는 경우에는 N 채널 MOSFET가 사용된다.
고전위 회로부가 형성되는 고내압 섬 영역(30)에는, 고전압이 인가되지만, 전술한 고내압 분리 영역(40)에 있어서 PN 접합이 이용되는 관계로, 고내압 섬 영역(30)에는 N형의 반도체층(3)이 사용된다. 그 때문에, 고내압 N 채널 MOSFET를 형성하는 경우, 그것의 드리프트층에는 이 N형 반도체층이 이용된다. 한편, 고내압 P 채널 MOSFET를 형성하는 경우에는, N형 반도체층은 드리프트층으로는 되지 않으므로, 그것의 표면에 P형 확산층을 설치할 필요가 있어, 본 발명은 이와 같은 구조를 갖는 횡형 고내압 트랜지스터를 대상으로 하고 있다.
도 2에, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 단면 사시도를 나타낸다. 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)는, P 채널 MOSFET이다. 본 실시형태의 횡형 고내압 트랜지스터(100)에 있어서, 드리프트 영역(13) 이외의 구성은, 종래기술(도 15)과 같기 때문에, 설명을 생략한다.
드리프트 영역(13)은 제1도전형, 즉 P형이고, 드리프트 영역(13)의 일단은 드레인 영역(5)과 접속하고, 타단은 게이트 전극(8)의 타단과 평면에서 볼 때 겹쳐서 설치된다. 드리프트 영역(13)은, 반도체층(3) 위에 형성된, 드레인 영역(5)으로부터 소스 영역(6) 방향으로 평행하게 뻗는 스트라이프 형상의 P형의 확산층으로 구성된다. 이 스트라이프 형상의 확산층은, 복수의 선형의 확산층(5b)으로 구성된다.
도 3에, 도 2에 나타낸 선분 A-A'에 있어서의 드리프트 영역(13)의 단면도를 나타낸다. 도 3에 나타낸 것과 같이, 각 확산층(5b)은, 서로 인접하고 또한 인접 부분이 오버랩 확산 영역(5d)으로 되는 스트라이프 형상의 확산 영역(5e)에 의해 형성된다. 이때, 본 명세서에 있어서, 오버랩 확산 영역(5d)이란, 인접하는 확산 영역(5e)이 겹치는 영역, 즉 2중으로 확산하는 영역을 말한다.
<제조방법>
본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 제조방법을 설명한다. 특히, 드리프트 영역(13)의 제조공정에 대해 상세히 서술한다.
우선, P형의 반도체 기판(1)으로서, 예를 들면, P형의 실리콘 기판을 준비한다. 다음에, 반도체 기판(1)의 주면에 불순물을 이온주입하고, 제2도전형 즉 N형의 반도체층(3)을 형성한다. 이때, P형 실리콘 기판 위에 에피택셜층을 형성하여, 반도체층(3)으로 해도 된다.
다음에, 반도체층(3)의 표면에, 마스크(12)를 통해 선택적으로 이온주입을 행하고, 이어서 열처리를 행함으로써, 확산층(5b)을 형성한다(도 4 참조). 이 공정에 대해 더 설명한다.
도 4에 나타낸 것과 같이, 이온주입에 사용하는 마스크(12)에는, 복수의 슬릿 군(12b)이 일정한 간격 L2로 형성되어 있다. 각 슬릿 군(12b)은, 일정한 간격 L1로 형성된 2개의 슬릿(12a)으로 구성된다. 이때, 각 슬릿(12a)은, 도 4의 깊이 방향으로, 드리프트 영역(13)의 길이만큼 연속되어 형성되어 있는 것으로 한다.
상기한 마스크(12)를 통해, 반도체층(3)에 이온주입을 행한다. 그 결과, 반도체층(3) 표면의 슬릿(12a)에 대응하는 위치에, 이온 주입 영역(5c)이 형성된다.
다음에, 열처리를 행함으로써, 이온 주입 영역(5c)의 불순물을 확산시켜, 도 3에 나타낸 것과 같은 확산층(5b)을 형성한다. 이때, 각각의 이온 주입 영역(5c)의 불순물이 확산함으로써, 확산 영역(5e)을 형성하고, 그리고 그것의 일부가 겹쳐, 오버랩 확산 영역(5d)을 형성한다.
즉, 각 슬릿 군(12b)에 있어서의 슬릿(12a)의 간격 L1은, 인접하는 확산 영역(5e)이 연결되는 간격이다. 또한, 인접하는 슬릿 군(12b)의 간격 L2는, 인접하는 확산층(5b)이 연결되지 않는 간격이다.
이때, 본 실시형태에서는, 인접하는 슬릿 군(12b)의 간격을 L2로 일정하게 했지만, 인접하는 확산층(5b)이 연결되지 않는 간격이면, 이 간격은 일정하지 않아도 된다. 또한, 본 실시형태에서는, 각 슬릿 군(12b)에 있어서의 인접하는 슬릿(12a)의 간격을 L1로 일정하게 고 했지만, 인접하는 확산 영역(5e)이 연결되는 간격이면, 이 간격은 일정하지 않아도 된다.
이때, 드리프트 영역(13) 이외의 영역의 제조공정에 대해서는, 종래 일반적인 P 채널 MOSFET의 제조공정과 같기 때문에, 설명을 생략한다.
<동작>
본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 동작에 대해 설명한다. 이때, 횡형 고내압 트랜지스터(100)의 기본 동작은, 종래기술에서 설명했기 때문에 생략한다.
도 3 및 도 4의 각 확산층(5b)에 있어서, 오버랩 확산 영역(5d)은 불순물 농도가 높기 때문에, 오버랩 확산 영역(5d)의 표면 부분에 있어서 드레인 전류의 전류 밀도가 높아지는 것으로 생각된다. 한편, 전계는 PN 접합 계면에 대해 수직 방향으로 발생하지만, 전제기술(도 18)과 비교하여, 특정한 영역에의 전계의 집중이 완화되고 있다고 생각된다.
즉, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)는, 각 확산층(5b)에 있어서, 전류 밀도가 높은 영역에, 전계가 집중하고 있지 않다고 추측되기 때문에, 전제기술과 비교하여 임팩트 이온화가 발생하기 어렵다고 생각된다. 따라서, 이와 같은 이유로, 본 실시형태에 따르면, 드레인 전류가 기판으로 리크하는 것을 경감하는 것이 가능하다고 생각된다.
발명자들은, 전술한 발명의 효과를 확인하기 위해, 기판 전류 즉 리크 전류의 측정을 행하였다. 도 5에, 측정 방법의 개략을 나타낸다. 도 5에 나타낸 것과 같이, 소스 영역(6)에 대해, 드레인 영역(5) 및 반도체 기판(1)에 동전위의 고전압을 인가한 상태에서, 게이트 전극(8)에 펄스 전압을 인가하여 P 채널 MOSFET를 온시킨다. 이때에, 드레인 영역(5) 및 확산층(5b)을 경유하여 흐르는 드레인 전류 Id와, 반도체 기판(1) 및 확산층(4)을 경유하여 흐르는 기판 전류 Isub, 즉 리크 전류를 측정하였다.
도 6에, 측정에서 얻은, 드레인 전류 Id 및 기판 전류 Isub의 드레인·소스간 전압 Vds 의존성을, 본 실시형태와 전제기술의 각각에 대해 나타낸다.
전제기술에 있어서는, 드레인·소스간 전압 Vds가 500V를 초과한 부근으로부터, 그것의 증가에 따라, 드레인 전류 Id가 감소하고, 1000V 부근에서는 제로가 되는 것을 알 수 있다. 또한, 드레인 전류 Id의 감소에 따라 기판 전류 Isub, 즉 리크 전류가 증가하고 있다.
한편, 본 실시형태에 있어서는, 드레인·소스간 전압 Vds가 증가해도, 전제기술과 같이 드레인 전류 Id는 감소하고 있지 않다. 또한, 드레인·소스간 전압 Vds에 상관없이, 기판 전류 Isub, 즉 리크 전류는, 거의 제로이다.
이상의 측정 결과로부터, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)는, 전제기술과 비교하여, 드레인·소스간 전압 Vds가 예를 들면 600V를 초과하는 고전압인 경우에 있어서도 리크 전류를 저감시키는 것이 가능한 것이 확인되었다.
또한, 발명자들은, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 제조에 사용한 마스크(12)의 슬릿(12a)의 폭과, 횡형 고내압 트랜지스터(100)의 내압의 관계를 조사하기 위해 측정을 행하였다. 그 결과를 도 7에 나타낸다.
도 7로부터, 슬릿(12a)의 폭의 감소에 따라 내압이 향상되고 있고, 슬릿(12a)의 폭을 1㎛ 이하로 하면, 600V 이상의 높은 내압이 얻어지는 것을 알 수 있다.
또한, 발명자들은, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)와, 전제기술에 있어서의 횡형 고내압 트랜지스터의 각각에 대해, 드리프트 영역(13)에 있어서의 확산층(5b)의 불순물 농도 분포를 시뮬레이션에 의해 조사하였다. 그 결과를 도 8∼도 10에 나타낸다.
도 8은, 도 3에 대응한 불순물 농도 분포이다. 도 8에 있어서, 인접하는 확산 영역(5e)이 연결되어 확산층(5b)이 되고, 또한, 오버랩 확산 영역(5d)(도 8에 있어서 인접하는 슬릿(12a)의 중간의 영역)에 있어서 불순물 농도가 가장 높아지도록 슬릿(12a)의 간격 L1이 설정되어 있다. 또한, 백색 영역과 회색 영역의 경계가 PN 접합 계면을 표시하고, 이것은 도 9, 도 10에 있어서도 동일하다. 도 8과 같은 불순물 농도 분포 및 PN 접합 계면 형상으로 되는 경우에, 양호한 리크 전류의 저감 효과가 얻어진다.
도 9는, 오버랩 확산 영역(5d)보다도, 각 슬릿(12a)의 하부의 영역에 있어서 불순물 농도가 높아지도록, 슬릿(12a)의 간격 L1을 설정한 경우의 불순물 농도 분포이다. 이 경우, 슬릿(12a)의 간격 L1은 도 8의 경우보다도 커진다. 도 9와 같은 불순물 농도 분포로 되는 경우, 리크 전류를 저감하는 효과는 얻어지기는 하지만, 도 8과 같은 불순물 농도 분포로 되는 경우와 비교하여 그것의 효과는 작아진다. 따라서, 도 8과 같은 불순물 농도 분포가 되도록 슬릿(12a)의 간격 L1을 설정하는 것이 바람직하다.
또한, 도 10은, 전제기술에 있어서의 횡형 고내압 트랜지스터의 드리프트 영역(13)의 불순물 농도 분포이다(도 16 및 도 18의 모식도에 대응). 전제기술에 있어서는, 본 실시형태와 달리, 1개의 슬릿에 의해 1개의 확산층(5f)이 형성된다. 도 10과 같은 농도 분포로 되는 경우, 전제기술에 있어서 서술한 것과 같이, 예를 들면, 600V 이상의 고전압에 있어서, 리크 전류가 발생한다.
<효과>
본 실시형태에 있어서의 고내압 트랜지스터는, 제1도전형의 반도체 기판(1)과, 반도체 기판(1)의 한쪽 주면에 설치된 제2도전형의 반도체층(3)과, 반도체층(3)의 표면에 선택적으로 설치된 제1도전형의 소스 영역(6)과, 반도체층(3)의 표면에, 소스 영역(6)과 간격을 두고 선택적으로 설치된 제1도전형의 드레인 영역(5)과, 소스 영역(6)과 드레인 영역(5) 사이의 반도체층(3) 위에, 일단이 소스 영역(6)과 평면에서 볼 때 겹치고, 게이트 절연막을 개재하여 설치된 게이트 전극(8)과, 반도체층(3)의 표면에, 일단이 드레인 영역(5)과 접속되고, 타단이 게이트 전극(8)의 타단과 평면에서 볼 때 겹쳐서 선택적으로 설치된 제1도전형의 드리프트 영역(13)을 구비하고, 드리프트 영역(13)은, 드레인 영역(5)으로부터 소스 영역(6) 방향으로 평행하게 뻗는 스트라이프 형상의 확산층으로 구성되고, 스트라이프 형상의 확산층을 구성하는 선형의 확산층(5b)의 각각은, 서로 인접하고 또한 인접 부분이 2중으로 확산하는 스트라이프 형상의 확산 영역(5e)에 의해 형성되는 것을 특징으로 한다.
따라서, 이상의 구성으로 함으로써, 각 확산층(5b)에 있어서 임팩트 이온화가 발생하기 어려워지기 때문에, 리크 전류를 줄이는 것이 가능하다. 내전압성을 저하시키지 않고 리크 전류를 감소시키는 효과가 얻어지는 것이, 실험에 의해 확인되고 있다. 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)에 있어서, 임팩트 이온화가 발생하기 어려운 이유로서는, 드리프트 영역(13)의 각 확산층(5b)을 흐르는 드레인 전류는 불순물 농도가 높은 오버랩 확산 영역(5d)의 표면 부분에 집중하는 한편, 각 확산층(5b)에 걸리는 전계는 드레인 전류가 집중하는 부분에 집중하지 않기 때문이라고 생각된다.
또한, 본 실시형태에 있어서의 고내압 트랜지스터에 있어서, 반도체층(3)은, 전술한 것과 같이 에피택셜층이어도 된다.
따라서, 반도체층(3)을 에피택셜층으로 한 경우에는, P형의 반도체 기판(1) 위에 N형의 반도체층(3)을, 이온주입이 아니라, 에피택셜 성장에 의해 형성하기 때문에, 이온주입공정을 생략하는 것이 가능하다.
또한, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)에 있어서, 제1도전형이란, P형이고, 제2도전형이란, N형인 것을 특징으로 한다.
따라서, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)는, P 채널형의 트랜지스터로 된다. 따라서, 고전위 회로로부터 저전위 회로에의 신호 전달에 적합한 트랜지스터로서 사용하는 것이 가능해진다. 이 때문에, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)를 이용 가능한 회로의 범위가 확대하고, 또한 회로 구성의 간략화에도 이어진다. 이것에 의해, 폭넓은 회로 구성을 1개의 칩에 집적 가능해지기 때문에, 전체로서 부품수의 삭감이 가능하고, 특히, 횡형 고내압 트랜지스터(100)를 고전위 회로 및 저전위 회로와 동일한 칩에 집적하는 경우에 유용하다.
또한, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 제조방법은, 반도체 기판(1)을 준비하는 공정(a)과, 반도체 기판(1)의 한쪽 주면에 반도체층(3)을 형성하는 공정(b)과, 반도체층(3)에 마스크(12)를 씌워서 이온주입을 행하는 공정(c)과, 공정 (c)의 후에 열처리에 의해 확산층(5b)을 형성하는 공정(d)을 구비한다. 또한, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 제조방법에 있어서, 마스크(12)는, 간격 L2 이상으로 형성되는 복수의 슬릿 군(12b)을 구비하고, 슬릿 군(12b)의 각각은, 간격 L1 이하로 형성되는 복수의 슬릿(12a)을 구비하고, 간격 L1은, 공정 (d)에 있어서, 인접하는 슬릿(12a) 사이에서 확산 영역(5e)이 연결되는 간격이고, 간격 L2는, 공정 (d)에 있어서, 인접하는 슬릿 군(12b) 사이에서 확산층(5b)이 연결되지 않는 간격인 것을 특징으로 한다.
따라서, 상기 공정에 의해, 드리프트 영역(13)의 형성이 가능하기 때문에, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 제조가 가능하다.
또한, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 제조방법에 있어서, 슬릿 군(12b)의 간격은, L2 이상의 일정값이고, 슬릿(12a)의 간격은, L1 이하의 일정값인 것을 특징으로 한다.
따라서, 슬릿 군(12b)의 간격 및 슬릿(12a)의 간격을 일정값으로 함으로써, 드리프트 영역(13)에 있어서 확산층(5b)이 주기적으로 형성된다. 따라서, 확산층(5b)의 간격이 일정하지 않는 경우와 비교하여, 횡형 고내압 트랜지스터(100)의 설계가 용이해진다.
또한, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 제조방법에 있어서, 마스크(12)에 구비되는 슬릿(12a)의 폭이, 1㎛ 이하인 것을 특징으로 한다.
따라서, 상기 슬릿(12a)의 폭을 1㎛ 이하로 함으로써, 600V 이상의 고내전압성을 갖는 횡형 고내압 트랜지스터를 제조하는 것이 가능하다.
<실시형태 2>
<구성>
실시형태 1에서는, 각 확산층(5b)은, 인접하는 2개의 스트라이프 형상의 확산 영역(5e)으로 구성되었다. 한편, 본 실시형태에서는, 각 확산층(5b)은, 인접하는 3개의 스트라이프 형상의 확산 영역(5e)으로 구성된다. 그 밖의 구성은 실시형태 1(도 2)과 같기에 때문, 설명을 생략한다.
도 11에, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 드리프트 영역(13)의 단면도를 나타낸다. 각 확산층(5b)은, 스트라이프 형상의 3개의 확산 영역(5e)이 인접하여 형성된다. 인접하는 확산 영역(5e)의 사이에는 오버랩 확산 영역(5d)이 존재한다.
본 실시형태에 있어서의 고내압 트랜지스터(100)의 제조공정에 있어서, 이온주입공정시에 사용하는 마스크(12)에는, 실시형태 1과 마찬가지로, 복수의 슬릿 군(12b)이 일정한 간격 L2로 형성되어 있다. 또한, 각 슬릿 군(12b)은, 일정한 간격 L1으로 형성된 3개의 슬릿(12a)으로 구성된다. 그 밖의 제조공정은, 실시형태 1과 같기 때문에, 설명을 생략한다.
이때, 본 실시형태에서는, 각 확산층(5b)에 있어서의 확산 영역(5e)의 개수를 3으로 했지만, 확산 영역(5e)의 개수는, 복수이면 이것에 한정되지 않는다. 이상의 구성으로고 한 경우에도, 실시형태 1에서 서술한 효과와 동일한 효과를 얻는 것이 가능하다.
<실시형태 3>
<구성>
본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 제조공정에 있어서, 드리프트 영역(13)에 이온을 주입할 때에 사용하는 마스크(12)에 형성되는 복수의 슬릿(12a)은, 실시형태 1에 있어서 슬릿이 뻗는 방향, 즉 도 2의 x 방향으로 단속적으로 형성되어 있다. 각 슬릿(12a)의 슬릿이 뻗는 방향의 단속 간격은, 열처리 공정에 있어서, 적어도 확산 영역이 슬릿이 뻗는 방향으로 연결되는 간격인 것을 특징으로 한다.
도 12a에, 본 실시형태의 고내압 트랜지스터(100)의 제조공정에 있어서 이온 주입공정 후의 드리프트 영역(13)의 평면도를 나타낸다. 이온 주입공정에 의해, 이온 주입 영역(5c)이, 슬릿이 뻗는 방향, 즉 x 방향으로 단속적으로 형성된다. 이때, 이온 주입 영역(5c)의 불순물 농도는, 실시형태 1보다도 고농도이다. 또한, 이온 주입 영역(5c)의 x 방향의 간격은, 나중의 열처리에 의한 확산후에 원하는 농도가 되도록 조정되어 있다.
그후, 열처리를 행함으로써 이온 주입 영역(5c)이 확산하여, 도 12b에 나타낸 것과 같이, 스트라이프 방향으로 확산 영역이 연결되고, 확산층(5b)을 형성한다. 또한, 실시형태 1과 마찬가지로, 각 확산층(5b)에 있어서, 인접하는 단속하는 스트라이프 형상의 확산 영역(5c)이 연결되어, 오버랩 확산 영역(5d)이 형성된다. 따라서, 도 12b에 있어서의 선분 C-C'의 단면도는, 실시형태 1에 있어서의 도 3과 같아진다.
<효과>
본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 제조방법에 있어서, 복수의 슬릿(12a)은, 슬릿(12a)이 뻗는 방향으로 단속적으로 형성되어 있고, 슬릿(12a)이 단속하는 간격은, 열처리 공정에 있어서, 적어도 확산층(5b)이, 슬릿(12a)이 뻗는 방향으로 연결되는 간격인 것을 특징으로 한다. 따라서, 확산층(5b)은, 슬릿(12a)이 뻗는 방향으로 연결되기 때문에, 실시형태 1에서 서술한 효과와 동일한 효과를 얻는 것이 가능하다.
<실시형태 4>
실시형태 1∼3에 있어서의 횡형 고내압 트랜지스터(100)에 있어서는, 소스 영역(6)이 형성되는 반도체층(3)과, 고내압 섬 영역(도 1 참조)은, 동일한 반도체층(3)으로 형성되어 있기 때문에, 이것들은 전기적으로 분리되어 있지 않았다.
한편, 본 실시형태에서는, 도 13에 나타낸 것과 같이, 고내압 섬 영역의 N형의 반도체층 15와, 횡형 고내압 트랜지스터의 N형의 반도체층 3은, 에피택셜층으로서의 P형의 반도체층 14에 의해 분리되어 있다.
즉, 반도체층 3은, 소스 영역(6)의 게이트 전극(8)과는 반대측의 영역에 있어서, 제1도전형, 즉 P형의 반도체층 14에 의해 분리되기 때문에, 소스 영역(6)과 고내압 섬 영역 내의 반도체층 15는 전기적으로 분리된다.
이때, P형의 반도체층 14에 의해, 반도체층 3이 분리됨으로써 반도체층 3에 구비되는 N+형의 매립 확산층도, 매립 확산층 2와 매립 확산층 16으로 분리된다.
본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)에 있어서, 반도체층 3은, 소스 영역(6)의 게이트 전극(8)과는 반대측의 영역에 있어서, 제1도전형, 즉 P형의 반도체층 14에 의해 분리되는 것을 특징으로 한다.
따라서, 반도체층 14를 형성함으로써, 소스 영역(6)과 고내압 섬 영역(30) 내부의 반도체층 15(도 13)는 전기적으로 분리되기 때문에, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)를 도 1에 있어서의 고내압 분리 영역(40)에 형성한 경우에도, 고내압 섬 영역(30) 내부에 형성되는 고전압 회로부의 전원 전위와, 횡형 고내압 트랜지스터(100)의 소스 전위에서, 다른 전위를 이용할 수 있다. 이것에 의해, 예를 들면, 횡형 고내압 트랜지스터(100)의 소스 전극(11)과 고전위 회로부의 전원 사이에, 정전류원등의 회로의 삽입이 가능해지기 때문에, 집적회로에 있어서의 설계상의 자유도가 높아진다. 또한, 이것에 의해, 1개의 집적회로에 보다 많은 반도체 소자를 집적 가능해지기 때문에, 전체로서 부품수의 삭감이 가능하다.
<실시형태 5>
도 14에, 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)의 단면 사시도를 나타낸다. 본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)는, 드레인 영역(5)의 표면에 N형의 확산층(17)을 더 구비한다. 그 이외의 구성은, 실시형태 1(도 2)과 같기 때문에, 설명을 생략한다.
도 14에 나타낸 것과 같이, P형의 드레인 영역(5)의 표면에 N형의 확산층(17)을 설치하고, P 채널 IGBT로 함으로써, 도전율 변조에 의해 드레인 영역(5)의 저항을 저감시켜, 횡형 고내압 트랜지스터의 온 저항을 저감시킬 수 있다.
본 실시형태에 있어서의 횡형 고내압 트랜지스터(100)는, 드레인 영역(5)의 표면에 제2도전형, 즉 N형의 확산층(17)을 더 구비하는 것을 특징으로 한다.
따라서, 드레인 영역(5)의 표면에 제2도전형, 즉 N형의 확산층(17)을 설치하여, P 채널 IGBT로 함으로써, 온 저항을 저감하는 것이 가능하다.
이때, 본 발명의 실시형태로서, P 채널 MOSFET 혹은 P 채널 IGBT를 예로 들어 구조 및 제조방법을 설명했지만, 도전형이 반대의 관계에 있는 N 채널 MOSFET 혹은 N 채널 IGBT에도 본 발명을 적용하는 것이 가능하다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 각 실시형태를 자유롭게 조합하거나, 각 실시형태를 적절히, 변형, 생략하는 것이 가능하다.
1 반도체 기판, 2,16 매립 확산층, 3,14,15 반도체층, 4,5b,5f,7,17 확산층, 5 드레인 영역, 5c 이온 주입 영역, 5d 오버랩 확산 영역, 5e 확산 영역, 6 소스 영역, 8 게이트 전극, 9 배선, 10 드레인 전극, 11 소스 전극, 12 마스크, 12a 슬릿, 12b 슬릿 군, 13 드리프트 영역, 20 공핍 영역, 30 고내압 섬 영역, 40 고내압 분리 영역, 50 저전위 회로부, 100 횡형 고내압 트랜지스터.

Claims (9)

  1. 제1도전형의 반도체 기판과,
    상기 반도체 기판의 한쪽 주면에 설치된 제2도전형의 반도체층과,
    상기 반도체층의 표면에 선택적으로 설치된 제1도전형의 소스 영역과,
    상기 반도체층의 표면에 선택적으로, 상기 소스 영역과 간격을 두고 설치된 제1도전형의 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체층 위에, 일단이 상기 소스 영역과 평면에서 볼 때 겹치고, 게이트 절연막을 개재하여 설치된 게이트 전극과,
    상기 반도체층의 표면에 선택적으로, 일단이 상기 드레인 영역과 접속하고, 타단이 상기 게이트 전극의 타단과 평면에서 볼 때 겹쳐서 설치된 제1도전형의 드리프트 영역을 구비하고,
    상기 드리프트 영역은, 상기 드레인 영역으로부터 상기 소스 영역 방향으로 평행하게 뻗는 스트라이프 형상의 확산층으로 구성되어,
    상기 스트라이프 형상의 확산층을 구성하는 선형의 확산층의 각각은, 서로 인접하고 또한 인접 부분이 2중으로 확산하는 스트라이프 형상의 확산 영역에 의해 형성되는 것을 특징으로 하는, 횡형 고내압 트랜지스터.
  2. 제 1항에 있어서,
    상기 반도체층은, 에피택셜층인 것을 특징으로 하는, 횡형 고내압 트랜지스터.
  3. 제 1항에 있어서,
    상기 반도체층은, 상기 소스 영역의 상기 게이트 전극과는 반대측의 영역에 있어서, 제1도전형 반도체층에 의해 분리되어 있는 것을 특징으로 하는, 횡형 고내압 트랜지스터.
  4. 제 1항에 있어서,
    상기 드레인 영역의 표면에 제2도전형의 확산층을 한층 더 구비한 것을 특징으로 하는, 횡형 고내압 트랜지스터.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 제1도전형은, P형이고,
    상기 제2도전형은, N형인 것을 특징으로 하는, 횡형 고내압 트랜지스터.
  6. 제1도전형의 반도체 기판과,
    상기 반도체 기판의 한쪽 주면에 설치된 제2도전형의 반도체층과,
    상기 반도체층의 표면에 선택적으로 설치된 제1도전형의 소스 영역과,
    상기 반도체층의 표면에 선택적으로, 상기 소스 영역과 간격을 두고 설치된 제1도전형의 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체층 위에, 일단이 상기 소스 영역과 평면에서 볼 때 겹치고, 게이트 절연막을 개재하여 설치된 게이트 전극과,
    상기 반도체층의 표면에 선택적으로, 일단이 상기 드레인 영역과 접속하고, 타단이 상기 게이트 전극의 타단과 평면에서 볼 때 겹쳐서 설치된 제1도전형의 드리프트 영역을 구비하고,
    상기 드리프트 영역은, 상기 드레인 영역으로부터 상기 소스 영역 방향으로 평행하게 뻗는 스트라이프 형상의 확산층으로 구성되어,
    상기 스트라이프 형상의 확산층을 구성하는 선형의 확산층의 각각은, 서로 인접하고 또한 인접 부분이 2중으로 확산하는 스트라이프 형상의 확산 영역에 의해 형성되는 것을 특징으로 하는, 횡형 고내압 트랜지스터의 제조방법으로서,
    (a) 상기 반도체 기판을 준비하는 공정과,
    (b) 상기 반도체 기판의 한쪽 주면에 상기 반도체층을 형성하는 공정과,
    (c) 상기 반도체층에 마스크를 씌워서 이온주입을 행하는 공정과,
    (d) 상기 공정 (c)의 후에 열처리에 의해 상기 확산층을 형성하는 공정을 구비하고,
    상기 마스크는, 간격 L2 이상으로 형성되는 복수의 슬릿 군을 구비하고,
    상기 슬릿 군의 각각은, 간격 L1 이하로 형성되는 복수의 슬릿을 구비하고,
    상기 간격 L1은, 상기 공정 (d)에 있어서, 인접하는 상기 슬릿 사이에서 상기 확산 영역이 연결되는 간격이고,
    상기 간격 L2는, 상기 공정 (d)에 있어서, 인접하는 상기 슬릿 군 사이에서 상기 확산층이 연결되지 않는 간격인 것을 특징으로 하는, 횡형 고내압 트랜지스터의 제조방법.
  7. 제 6항에 있어서,
    상기 슬릿 군의 간격은, L2 이상의 일정값이고,
    상기 슬릿의 간격은, L1 이하의 일정값인 것을 특징으로 하는, 횡형 고내압 트랜지스터의 제조방법.
  8. 제 6항에 있어서,
    상기 복수의 슬릿은, 상기 슬릿이 뻗는 방향으로 단속적으로 형성되어 있고,
    상기 슬릿이 단속하는 간격은, 상기 공정 (d)에 있어서, 적어도 상기 확산층이, 상기 슬릿이 뻗는 방향으로 연결되는 간격인 것을 특징으로 하는, 횡형 고내압 트랜지스터의 제조방법.
  9. 제 6항 내지 제 8항 중 어느 한 항에 있어서,
    상기 슬릿의 폭이, 1㎛ 이하인 것을 특징으로 하는, 횡형 트랜지스터의 제조방법.
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