KR20100066964A - Ｌｄｍｏｓ 소자 - Google Patents

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Abstract

실시예에 따른 LDMOS 소자는 반도체 기판 상측 일부에 형성된 제1 웰; 상기 제1 웰의 상측 일부에 형성된 제2 웰; 상기 제1 웰의 상측 일부 및 상기 제2 웰의 옆에 형성된 제3 웰; 상기 제2 웰의 상측 일부에 형성되어 소스 컨택 영역으로 기능되는 제1 이온주입영역; 및 상기 제 3웰의 상측 일부에 형성되어 드리프트 영역으로 기능되는 제2 이온주입영역을 포함한다.
실시예에 의하면, P형 웰의 도핑 농도를 높게 유지할 수 있으므로, 누설 전류를 최소화하고 항복 전압을 높게 유지할 수 있다. 따라서, 전류의 흐름 경로를 분산시켜 LDMOS 소자의 전류 특성 및 내압 특성을 향상시킬 수 있는 효과가 있다.
LDMOS, P형 바디, P형 웰, 소자분리막, 도핑 농도, 항복 전압

Description

ＬＤＭＯＳ 소자{Lateral Double diffused Metal Oxide Semiconductor device}
실시예는 LDMOS 소자에 관한 것이다.
스위칭 모드 전력 공급장치, 램프 안정화 및 모터 구동회로 등의 분야에서 이용되는 반도체 소자 중 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Depletion type MOSFET)가 있으며, 특히 LDMOS(Laterally Diffused Metal Oxide Semiconductor) 트랜지스터가 개발된 바 있다.
LDMOS(Lateral Double diffused Metal Oxide Semiconductor)는 다수 캐리어 소자로서 빠른 스위칭 응답, 높은 입력 임피던스를 갖는 대표적인 수평형 전력소자인데, 도 2는 소자분리막 구조에 의하여 P형 웰의 도핑 농도가 낮아지는 경우 LDMOS 소자의 항복 전압 특성을 측정한 그래프이다.
LDMOS 소자는 고전압 소자로 동작되기 위하여, 항복 전압(break down voltage)이 높게 유지되고 동시에 동작 저항(Ron; on-resestance)이 낮게 유지되어야 한다.
그러나, 고전압에 대항하여 역바이스(reverse bias) 인가 시의 펀치스루 브 레이크다운(Punch-through breakdown) 현상이 발생되지 않도록 P형 바디(body)의 도핑 농도가 충분히 높도록 설계되는 반면, P형 바디와 P형 웰 사이를 이격시키는 소자분리막을 형성하는 과정에서의 고온 열처리 공정의 영향으로 인하여 P형 웰의 농도가 낮아지게 된다.
따라서 도핑 농도가 낮은 P형 웰로 인하여 누설 전류가 발생되고, 도 2의 그래프와 같이 정상적인 항복 전압을 얻기 힘든 문제점이 있다.
이에, P형 웰의 도핑 농도를 일정하게 유지하여 항복 전압이 높아지고 내압 특성이 우수한 LDMOS 소자에 대한 기술이 요구되고 있다.
실시예는 P형 웰의 도핑 농도가 일정하게 유지됨으로써 누설전류의 발생을 최소화하고 항복 전압을 높일 수 있는 구조의 LDMOS 소자를 제공한다.
실시예에 따른 LDMOS 소자는 반도체 기판 상측 일부에 형성된 제1 웰; 상기 제1 웰의 상측 일부에 형성된 제2 웰; 상기 제1 웰의 상측 일부 및 상기 제2 웰의 옆에 형성된 제3 웰; 상기 제2 웰의 상측 일부에 형성되어 소스 컨택 영역으로 기능되는 제1 이온주입영역; 및 상기 제 3웰의 상측 일부에 형성되어 드리프트 영역으로 기능되는 제2 이온주입영역을 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, LDMOS 소자의 P형 바디와 P형 웰 영역 사이에 소자분리막 구조를 제거함으로써 P형 웰의 도핑 농도가 낮아지는 현상을 방지할 수 있다.
둘째, 상기 P형 웰의 도핑 농도를 높게 유지할 수 있으므로, 누설 전류를 최소화하고 항복 전압을 높게 유지할 수 있다. 따라서, 전류의 흐름 경로를 분산시켜 LDMOS 소자의 전류 특성 및 내압 특성을 향상시킬 수 있는 효과가 있다.
첨부된 도면을 참조하여, 실시예에 따른 LDMOS 소자에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 2는 실시예에 따른 LDMOS 소자의 구조를 도시한 도면인데, 도 2의 (a) 도면은 LDMOS 소자의 상면도이고 도 2의 (b) 도면은 LDMOS 소자의 측단면도이다.
도 2의 (a) 및 (b) 도면의 대응되는 각 영역은 점선으로 표시되었다.
도 2를 참조하면, 실시예에 따른 LDMOS 소자는 제1 웰(100), 제2 웰(110), 제3 웰(115), 제1 이온주입영역(120), 제2 이온주입영역(125), 소자분리영역(130), 폴리 게이트(105)를 포함하여 구성된다.
상기 제1 웰(100)은 반도체 기판(미도시)의 상부에 고농도의 N형 불순물 이온이 주입된 N형 웰(HVNWELL; High Voltage NWELL)로 형성될 수 있으며, 상기 제2 웰(110)과 상기 반도체 기판 사이의 펀치 스루(punch-through) 현상을 방지한다.
상기 제2 웰(110)은 상기 제1 웰(100)의 상측 일부에 P형 불순물 이온이 주입되어 P형 바디로 형성될 수 있다.
사이 제3 웰(115)은 상기 제1 웰(100)의 상측 일부, 그리고 상기 제2 웰(110)의 옆에 P형 불순물 이온이 주입된 P형 웰로 형성될 수 있으며, 상기 제2 웰(110)와 이격되어 형성된다.
상기 제2 웰(110)은 불순물 이온이 고농도로 도핑되며, 상기 제3 웰(115)과 이격됨으로써 역바이스(reverse bias) 인가 시의 펀치스루 브레이크다운(Punch-through breakdown) 현상이 발생되지 않고 고전압에 대항성을 가질 수 있다.
상기 제2 웰(110)의 상측 일부에 상기 제1 이온주입영역(120)이 형성되는데, 상기 제1 이온주입영역(120)은 P형 불순물 이온이 주입되어 형성될 수 있고, 소스 컨택 영역으로 기능된다.
또한, 상기 제3 웰(115)의 상측 일부에 상기 제2 이온주입영역(125)이 형성되는데, 상기 제2 이온주입영역(135)은 N형 불순물 이온이 주입되어 형성될 수 있고, 드리프트 영역(drift region)으로 기능된다.
가령, 상기 제2 이온주입영역(135)은 As 이온이 주입되어 형성될 수 있다.
상기 제2 웰(110)과 상기 제2 이온주입영역(125)은 함께 실시예에 따른 LDMOS 소자의 활성 영역을 이룬다.
상기 소자분리영역(130)은 상기 제1 이온주입영역(120)과 상기 제2 웰(110)의 일측에 형성되고, 상기 소자분리영역(130)의 위에는 폴리 게이트(105)가 형성된다.
도면에 도시되지 않았으나, 상기 소자분리영역(130)이 형성되지 않은 상기 폴리 게이트(105)의 타측에는 드레인 영역이 형성되며, 상기 소자분리영역(130)은 소스 컨택 영역으로 기능되는 상기 제1 이온주입영역(120)과 드레인 영역 사이의 거리를 멀게 함으로써 고전압 전류가 흐르도록 하는 채널 확장용 소자분리막으로 기능될 수 있다.
실시예에 따른 LDMOS 소자의 채널 영역은 상기 제2 웰(110)과 상기 제2 이온주입영역(125) 사이의 상기 제3 웰(115)의 표면을 따라 형성된다.
도 2의 (a) 도면에 도시된 것처럼, 상기 제2 웰(110)과 상기 제3 웰(115)의 일부를 제외한 나머지 기판 위에는 폴리실리콘 게이트(105)가 형성된다.
이와 같은 실시예에 따른 LDMOS 소자에 의하면, LDMOS 소자의 상기 제2 웰(110)과 상기 제3 웰(115) 사이에 소자분리막 구조를 형성할 필요가 없으므로 열처리 과정에서 상기 제3 웰(115)의 도핑 농도가 낮아지는 현상을 방지할 수 있다.
또한, 상기 제3 웰(115)의 도핑 농도를 높게 유지할 수 있으므로, 누설 전류를 최소화하고 항복 전압을 높게 유지할 수 있다. 따라서, 전류의 흐름 경로를 분산시켜 LDMOS 소자의 전류 특성 및 내압 특성을 향상시킬 수 있게 된다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에 서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 소자분리막 구조에 의하여 P형 웰의 도핑 농도가 낮아지는 경우 LDMOS 소자의 항복 전압 특성을 측정한 그래프.
도 2는 실시예에 따른 LDMOS 소자의 상면도 및 측단면도를 도시한 도면.

Claims (9)

  1. 반도체 기판 상측 일부에 형성된 제1 웰;
    상기 제1 웰의 상측 일부에 형성된 제2 웰;
    상기 제1 웰의 상측 일부 및 상기 제2 웰의 옆에 형성된 제3 웰;
    상기 제2 웰의 상측 일부에 형성되어 소스 컨택 영역으로 기능되는 제1 이온주입영역; 및
    상기 제 3웰의 상측 일부에 형성되어 드리프트 영역으로 기능되는 제2 이온주입영역을 포함하는 LDMOS 소자.
  2. 제1항에 있어서, 상기 제1 웰은
    고농도의 N형 불순물 이온이 주입된 N형 웰을 포함하는 것을 특징으로 하는 LDMOS 소자.
  3. 제1항에 있어서, 상기 제2 웰은
    P형 불순물 이온이 주입된 P형 바디를 포함하여 이루어지는 것을 특징으로 하는 LDMOS 소자.
  4. 제1항에 있어서, 상기 제3 웰은
    P형 불순물 이온이 주입된 P형 웰을 포함하는 것을 특징으로 하는 LDMOS 소 자.
  5. 제1항에 있어서, 상기 제3 웰은
    상기 제2 웰과 이격되어 형성된 것을 특징으로 하는 LDMOS 소자.
  6. 제1항에 있어서, 상기 제1 이온주입영역은
    P형 불순물 이온이 주입되어 형성된 것을 특징으로 하는 LDMOS 소자.
  7. 제1항에 있어서, 상기 제2 이온주입영역은
    N형 불순물 이온이 주입되어 형성된 것을 특징으로 하는 LDMOS 소자.
  8. 제1항에 있어서,
    상기 제3 웰이 형성되지 않은 상기 제1 이온주입영역 및 상기 제2 웰의 일측에 형성된 소자분리영역을 더 포함하는 것을 특징으로 하는 LDMOS 소자.
  9. 제8항에 있어서,
    상기 소자분리영역을 포함하는 상기 반도체 기판 위에 형성된 폴리 게이트를 더 포함하는 것을 특징으로 하는 LDMOS 소자.
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