TWI458095B - 半導體裝置 - Google Patents

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Manji Obatake
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Toshiba Kk
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Description

半導體裝置
本發明係主張JP2010-71060(申請日：2010/03/25)之優先權，內容亦引用其全部內容。
本發明關於半導體裝置。
橫型之DMOS(Double Diffused Metal Oxide Semiconductor)場效電晶體為功率MOS(Metal Oxide Semiconductor)場效電晶體之一。
於DMOS場效電晶體，通常採取延長飄移區域之長度(飄移長度)來提升元件之耐壓。另外，相較於元件之內部區域(元件活化區域)，在元件佈局上大多採取更提升元件終端區域之耐壓的對策。此乃基於即使嚴密進行元件特性相關之內部區域(元件活化區域)之設計，在對元件特性無影響的元件終端部分之元件耐壓有可能降低之情況下，元件特性之控制亦變為困難。但是，欲提升元件終端區域之耐壓，而如上述說明採取增長飄移長度之對策時，橫型之DMOS場效電晶體會有元件面積增加之問題。
本發明欲解決之問題在於提供可抑制元件面積之增加的半導體裝置。
實施形態之半導體裝置，其特徵為具備：第2導電型之基極區域，其設有第1導電型之源極區域；第1導電型之飄移區域，鄰接於上述基極區域；絕緣體層，由上述飄移區域之表面到達內部而設；第1導電型之汲極區域，其與上述源極區域呈對向而挾持上述基極區域以及上述絕緣體層，被設於上述飄移區域之表面；閘極氧化膜，設於上述基極區域之表面；閘極電極，設於上述閘極氧化膜上；第1主電極，連接於上述源極區域；及第2主電極，連接於上述汲極區域；由上述基極區域表面之垂直方向看時，上述基極區域之周圍係被上述飄移區域及上述絕緣體層包圍；上述源極區域與上述汲極區域之至少一部分係以線狀呈大略平行延伸；上述絕緣體層與上述基極區域所挾持部分之上述飄移區域之長度，上述呈大略平行延伸之方向之長度，係短於上述呈大略平行延伸之方向之大略垂直方向之長度；上述呈大略平行延伸之方向中之被上述絕緣體層與上述基極區域所挾持的上述飄移區域之長度為1.8μm以下。
另一實施形態之半導體裝置，其特徵為具備：第2導電型之基極區域，其設有第1導電型之源極區域；第1導電型之飄移區域，鄰接於上述基極區域；絕緣體層，由上述飄移區域之表面到達內部而設；第1導電型之汲極區域，其與上述源極區域呈對向而挾持上述基極區域以及上述絕緣體層，被設於上述飄移區域之表面；閘極氧化膜，設於上述基極區域之表面；閘極電極，設於上述閘極氧化膜上；第1主電極，連接於上述源極區域；及第2主電極，連接於上述汲極區域；由上述基極區域表面之垂直方向看時，上述基極區域，係包圍上述飄移區域、上述絕緣體層、以及上述汲極區域；上述汲極區域與上述源極區域之至少一部分，係以線狀呈大略平行延伸；上述絕緣體層與上述基極區域所挾持部分之上述飄移區域之長度，上述呈大略平行延伸之方向之長度，係短於上述呈大略平行延伸之方向之大略垂直方向之長度；上述呈大略平行延伸之方向中之被上述絕緣體層與上述基極區域所挾持的上述飄移區域之長度為1.8μm以下。
以下參照圖面說明本發明之實施形態。
(第1實施形態)
圖1表示本實施形態之半導體裝置之重要部分平面圖。
圖2表示本實施形態之半導體裝置之重要部分斷面圖。圖2(a)表示圖1之A-A’斷面，圖2(b)表示圖1之B-B’斷面，圖2(c)表示圖1之C-C’斷面。於圖1，為半導體裝置1之內部構成說明之方便，而未表示圖2之層間絕緣膜40、源極電極31及汲極電極33。
如圖1、2所示半導體裝置1為橫型之DMOS，係具備：第1導電型之半導體層11n；第2導電型之基極區域12，其設於半導體層11n之表面；第1導電型之源極區域13，其設於基極區域12之表面；第1導電型之飄移區域15，由半導體層10之表面深及內部而設，鄰接於基極區域12；及第1導電型之汲極區域14，其設於飄移區域15之表面。本實施形態中，例如第1導電型設為n型，第2導電型設為p型。另外，半導體裝置1具備：絕緣體層之STI(Shallow Trench Isolation)區域16，由汲極區域14外之飄移區域15之表面深及內部而設；閘極電極20，用於控制基極區域12之通電路徑；第1主電極之源極電極31，連接於源極區域；及第2主電極之汲極電極33，連接於汲極區域14。該半導體裝置1係作為例如功率用元件(同步整流電路裝置等)。
首先，使用平面圖(圖1)說明半導體裝置1之概要。
如圖1所示，於半導體裝置1之平面(主面)內，源極區域13以線狀延伸。於源極區域13內，以週期性配置例如導電型不同於源極區域13的背閘極區域13c。源極區域13，係透過源極接觸區域30連接於源極電極31。背閘極區域13c係透過背閘極接觸區域34連接於源極電極31。本實施形態中，將背閘極區域13c包含於源極區域13，稱呼源極區域13及背閘極區域13c為源極區域。
於半導體裝置1之平面內，以相對於源極區域13呈大 略平行的方式使汲極區域14以線狀延伸。汲極區域14，係透過汲極接觸區域32連接於汲極電極33。線狀之源極區域13與汲極區域14，係在互呈對向而大略平行延伸之方向的大略垂直方向，被交互重複配置。該交互配置之方向如箭頭P所示。以包圍源極區域13的方式配置閘極電極20。
於半導體裝置1，稱呼源極區域13與汲極區域14所挾持區域為半導體裝置1之元件活化區域90，稱呼元件活化區域90以外之區域為半導體裝置1之元件終端區域91。亦即，於元件活化區域90，源極區域13與汲極區域14係互呈對向而大略平行，於源極區域13與汲極區域14之間配置閘極電極20。通過閘極接觸區域23而控制閘極電極20之電位，如此則可將源極/汲極間之通電設為ON/OFF。
使用半導體裝置1之斷面圖(圖2)詳細說明半導體裝置1之構造。如圖2所示半導體裝置1之區域，於圖2(a)、(b)為元件活化區域90，於圖2(c)為元件終端區域91。
如圖2所示，於半導體裝置1，例如於N+ 型半導體層(單晶矽基板)10之上，設置磊晶成長之N- 型半導體層11n。關於半導體層11n亦可替換為N- 型之阱區域。本實施形態中，以N- 型之半導體層11n為例說明實施形態。
於半導體層11n之表面設置P型基極區域12。基極區域12亦可稱為P型本體區域或P型阱區域。於基極區域12之表面設有N+ 型之源極區域13，以及鄰接於源極區域13的P+ 型之背閘極區域13c(參照圖2(a)、2(b))。另外，於半導體層11n之表面設有和基極區域12呈隔離之N+ 型汲極區域14。如上述說明，源極區域13與汲極區域14，由半導體層10表面之垂直方向看時係以線狀延伸(參照圖1)。於源極區域13及背閘極區域13c之上設置矽化物層18。於汲極區域14之上設置矽化物層19。
由飄移區域15之表面深及內部設置絕緣體層之STI區域16。STI區域16之底面係位於較汲極區域14之底面更下方。汲極區域14側之STI區域16之側面之一部分，係相接於汲極區域14。亦即，STI區域16之側面及底面，係被飄移區域15及汲極區域14包圍。面對源極區域13挾持基極區域12及STI區域16而設置汲極區域14。由半導體裝置1之上方看時，源極區域13係被STI區域16包圍(參照圖1)。
在源極區域13(或背閘極區域13c)與STI區域16之間的基極區域12，基極區域12與STI區域16之間的飄移區域15，以及STI區域16之一部分之正上方區域，設有閘極電極20。閘極電極20，係連接於圖1之閘極接觸區域23。在閘極電極20、基極區域12、飄移區域15與STI區域16之間設置閘極氧化膜21。於閘極氧化膜21之上設置閘極電極20，於閘極電極20上設置矽化物層22。
本實施形態中，源極區域13朝向STI區域16之方向的閘極電極20之長度被稱為閘極長，和上述閘極長呈大略正交之閘極長被稱為閘極寬。半導體裝置1之閘極長例如為10μm以下。
又，本實施形態中，基極區域12與STI區域16之對向之距離設為d1(圖2(a))、d2(圖2(b))、d3(圖2(c))。d1、d2、d3為基極區域12與STI區域16所挾持部分之飄移區域15之長度。於半導體裝置1，距離d1、d2構成為大略相等，距離d3構成為短於d1、d2。
源極區域13與汲極區域14，由半導體層10表面之垂直方向看時至少以線狀呈大略平行延伸。絕緣體層之STI區域16與基極區域12所挾持部分之飄移區域之長度d，相較於上述呈大略平行延伸方向之大略垂直方向之長度d1、d2，上述呈大略平行延伸之方向之長度d3係較短。換言之，絕緣體層之STI區域16與基極區域12所挾持部分之飄移區域15之長度d，相較於源極區域13與汲極區域14交互重複方向(箭頭P)之大略平行方向之長度d1、d2，該交互重複方向之大略垂直方向之長度d3係較短。亦即，元件終端區域91之距離d3係較元件活化區域90之距離d1、d2為短。
於此種構成，半導體裝置1亦具有高的源極/汲極間耐壓(BVdss )。
另外，於源極區域13與源極接觸區域30之間存在矽化物層18。於背閘極區域13c與背閘極接觸區域34之間存在矽化物層18。於汲極區域14與汲極接觸區域32之間存在矽化物層19。於源極區域13(或背閘極區域13c)、汲極區域14、閘極電極20、與由閘極電極20突出之STI區域16之間設置層間絕緣膜40。
在源極區域13及背閘極區域13c，與飄移區域15之間的基極區域12之表面，為調整DMOS之臨限值電壓(Vth)，而設置雜質濃度和基極區域12不同的離子植入區(未圖示)。或者，藉由基極區域12來調整臨限值電壓而予以設計亦可。
於半導體裝置1，各源極接觸區域30係藉由共通之源極電極31被並聯連接，各汲極接觸區域32係藉由共通之汲極電極33被並聯連接(未圖示)。亦即，包含基極區域12、源極區域13、汲極區域14、飄移區域15及閘極電極20的1個單位MOSFET，其之複數個係藉由配線(未圖示)予以連接，於半導體裝置1內可通電大電流。
以下說明半導體裝置1之作用效果。
將半導體裝置1之源極區域13與閘極電極20間之電位差設為低於臨限值之電壓(例如0V)，相對於源極區域13，對汲極區域14施加正的電壓(逆偏壓)。如此則，空乏層將由閘極電極20下側之飄移區域15與基極區域12之接合部分(pn接合界面)，延伸至飄移區域15側及基極區域12側。
本實施形態之半導體裝置1，係以施加上述逆偏壓時，使STI區域16與基極區域12所挾持部分之飄移區域15成為完成空乏化的方式，而調整飄移區域15之雜質濃度(摻雜量)。例如，如圖2(a)、(b)所示距離d1、d2間之飄移區域15，被施加上述逆偏壓時係成為完成空乏化。圖2(c)所示距離d3間之飄移區域15，亦和圖2(a)、(b)所示飄移區域15同一電位，因此被施加上述逆偏壓時係成為完成空乏化。空乏化之空乏層可以近似介電體層。
因此，施加之逆偏壓被產生於飄移區域15之空乏層以及鄰接於飄移區域15的STI區域(絕緣層)16分擔。此時，飄移區域15之長度d越短，絕緣層之STI區域16負擔之逆偏壓比例變高。於半導體裝置1，相較於半導體層，絕緣層之STI區域16之耐壓較高，因此空乏層與STI區域16連通時，飄移區域15之長度d設為越短時，施加於STI區域16之電壓之分擔比例變高。因此，本實施形態之半導體裝置1之中，並非利用增長STI區域16與基極區域12所挾持之元件終端區域91中之飄移區域15之長度d3，來提升耐壓，相反地，係使元件終端區域91中之STI區域16與基極區域12所挾持部分之飄移區域15之長度d3，相較於元件活化區域90中之STI區域16與基極區域12所挾持部分之飄移區域之長度d1、d2變短，而使源極/汲極間耐壓(BVdss )更增加。
圖3表示源極/汲極間耐壓(BVdss )，和基極區域與STI區域所挾持部分之飄移區域之長度間之關係說明圖。該結果係由發明人藉由實驗模擬算出者。
圖3之橫軸表示基極區域12與STI區域16所挾持部分之飄移區域15之長度d(d1～d3)，縱軸表示源極/汲極間耐壓(BVdss )。
圖3(a)表示飄移區域15之雜質摻雜量設為(1)：1.0×1012 (/cm2 )、(2)：3.0×1012 (/cm2 )、(3)：5.5×1012 (/cm2 )、(4)：9.0×1012 (/cm2 )時之長度d與BVdss 之關係之模擬圖表。依據該圖表可知，和飄移區域15之雜質摻雜量無關，至少長度為1.8μm以下之區域，長度d越短，BVdss 變為越大。此可推測為，逆偏壓之施加比例被空乏層(介電體層)與STI區域16分擔，因此長度d越短，耐壓高的STI區域(絕緣層)16分擔之逆偏壓之比例變高。
通常，作為提升BVdss 之手段，可考慮增長基極區域12與STI區域16所挾持部分之飄移區域15之長度d。此乃因為，藉由增長長度d，基極區域12與STI區域16所挾持部分之飄移區域15內之電壓斜率被緩和，BVdss 會增加之作用之方法。但是，該方法存在著，長度d越增加，元件面積變為越大之缺點。
相對於此，於半導體裝置1並非更增長長度d，增加BVdss ，而是縮短STI區域16與基極區域12所挾持部分之飄移區域15之長度，增加源極/汲極間耐壓(BVdss )。
於本實施形態之半導體裝置1，對元件特性帶來影響的元件活化區域90之距離d1、d2由元件特性之條件而被決定為特定值時，係如圖3(b)所示，以使對元件特性不帶來影響的元件終端區域91之距離d3小於距離d1、d2的方式予以設計。換言之，於STI區域16與基極區域12所挾持部分之飄移區域15之長度，相較於源極區域13與汲極區域14交互重複方向之大略平行方向，係使交互重複方向之大略垂直方向構成為較短。
結果，在不增加元件終端區域91之面積情況下，元件終端區域91之BVdss 可以設為高於元件活化區域90之BVdss 。於此種構造，於元件活化區域90，在未發生貫穿之前，於無關元件動作之元件終端區域91難以發生貫穿。
於本實施形態之半導體裝置1，距離d(d1、d2、d3)設為1.8μm以下，可抑制元件面積之增大之同時，可提升元件耐壓。藉由對半導體裝置1之源極/汲極間施加電壓，使源極區域13與閘極電極20間之電位差設為臨限值以上，則於如圖2(a)、(b)所示基極區域12之表面被形成通道層，可於源極/汲極間流入電流。
基極區域12與STI區域16所挾持部分之飄移區域15之長度d(d1、d2、d3)過短時，該部分之飄移區域之電流路徑變窄，ON(導通)電阻(RonA)有增加之現象，但是僅針對對元件特性無影響的元件終端區域91縮短上述長度d，因此不會增加元件全體之ON電阻(RonA)。
接著，說明本實施形態之變形例。以下說明中同一構件附加同一位置之符號，說明過之構件，針對該構件之作用效果，必要時省略說明。
(第2實施形態)
圖4表示本實施形態之半導體裝置之重要部分平面圖。
圖5表示本實施形態之半導體裝置之重要部分斷面圖。圖5(a)表示圖4之A-A’斷面，圖5(b)表示圖4之B-B’斷面，圖5(c)表示圖4之C-C’斷面。於圖4，為半導體裝置2之內部構成說明之方便，而未表示圖5之層間絕緣膜40、源極電極31及汲極電極33。
半導體裝置2之基本構成係和半導體裝置1相同。但是，於半導體裝置2，由半導體層10表面之垂直方向看時，汲極區域14係以包圍源極區域13、閘極電極20的方式被配置。以下說明半導體裝置2。
首先，使用圖4說明半導體裝置2。
於半導體裝置2，於其平面內，源極區域13係以線狀延伸。於源極區域13內以週期性配置例如導電型不同於源極區域13的背閘極區域13c。另外，於半導體裝置2之平面內，相對於源極區域13，於元件活化區域90之部分以互呈對向呈大略平行的方式，使汲極區域14以線狀延伸。另外，由半導體層10表面之垂直方向看時，汲極區域14係以包圍源極區域13、閘極電極20的方式被配置。源極區域13與汲極區域14，係於互呈對向而大略平行延伸之方向的大略垂直方向被交互配置。半導體裝置2之閘極長例如為10μm以下。
使用圖5詳細說明半導體裝置2之構造。
如圖5(a)、(b)所示構成係和如圖2(a)、(b)所示構成相同，因此省略說明。
於圖5(c)，例如於半導體層10之上設置半導體層11n。於該半導體層11n之表面設置基極區域12。於基極區域12之表面設置源極區域13。於圖5(c)，為方便汲極區域14以包圍閘極電極20的方式予以迂迴配置，而表示和基極區域12呈隔離配置之汲極區域14。
於基極區域12與汲極區域14之間設置飄移區域15。飄移區域15之底面，於半導體層10側係位於較基極區域12之底面更下方。於飄移區域15內設置STI區域16。STI區域16之底面係位於較汲極區域14之底面更下方。汲極區域14側之STI區域16之側面之一部分，係相接於汲極區域14。STI區域16之側面及底面，係被飄移區域15及汲極區域14包圍。對間隔施加電壓，經由閘極接觸區域23控制閘極電極20之電位，而可設定源極/汲極間之通電成為ON/OFF。
於半導體裝置2，距離d1、d2為1.8μm以下大略相等之構成，距離d3係較距離d1、d2構成為較短。
於此一構成，藉由和半導體裝置1同樣之作用效果，半導體裝置2具有高的源極/汲極間耐壓(BVdss )。另外，源極區域13之延伸方向之距離更減少。如此則，於半導體裝置2，並非利用增長STI區域16與基極區域12所挾持之元件終端區域91中之飄移區域15之長度d3，來提升耐壓，而是使元件終端區域91中之STI區域16與基極區域12所挾持部分之飄移區域15之長度d3，相較於元件活化區域90中之STI區域16與基極區域12所挾持部分之飄移區域之長度d1、d2變短，而使源極/汲極間耐壓(BVdss )更增加。亦即，於半導體裝置2，可以在不增大元件面積情況下，提升元件終端區域91之耐壓。
另外，於半導體裝置2，係以使汲極區域14包圍閘極電極20的方式進行迂迴配置，流入主電極間之電流相較於半導體裝置1變為更大。
另外，於半導體裝置2，如圖5(c)所示距離d3變窄，C-C’斷面中之源極/汲極間之ON電阻有可能增加。但是，半導體裝置2之ON時之通電路徑，其之主路徑為平行配列於源極區域13與汲極區域14之間之路徑。因此，C-C’斷面中之源極/汲極間之ON電阻增加不成為問題。
(第3實施形態)
圖6表示本實施形態之半導體裝置之重要部分斷面圖。其中圖6(a)相當於圖1之A-A’之斷面圖，圖6(b)相當於圖1之B-B’之斷面圖，圖6(c)相當於圖1之C-C’之斷面圖。
於半導體裝置3，係取代半導體裝置1、2之N- 型半導體層11n，改於半導體層10之上設置第2導電型之P- 型半導體層11p。半導體層11p，例如可藉由磊晶成長形成，亦可為阱區域。於半導體裝置3，該半導體層11p係作為RESURF(RESURF: Reduced Surface Field(降低表面電場))層之機能。
依據具有RESURF構造之半導體裝置3，將源極區域13與閘極電極20間之電位差設為低於臨限值之電壓，相對於源極區域13，對汲極區域14施加正電壓，則空乏層會由閘極電極20之下側之飄移區域15，與基極區域12以及半導體層11p間之接合部，向飄移區域15側及基極區域12側及半導體層11p側延伸，另外，空乏層亦由STI區域16之下方之飄移區域15與半導體層11p間之接合部，向飄移區域15側及半導體層11p側延伸。
於半導體裝置3，並非利用增長STI區域16與基極區域12所挾持之元件終端區域91中之飄移區域15之長度d3，來提升耐壓，而是使元件終端區域91中之STI區域16與基極區域12所挾持部分之飄移區域15之長度d3，相較於元件活化區域90中之STI區域16與基極區域12所挾持部分之飄移區域之長度d1、d2變短，而使源極/汲極間耐壓(BVdss )更增加。關於距離d1、d2為1.8μm以下之大略相等構成，關於距離d3為較距離d1、d2短之構成。亦即，於半導體裝置3，可以在不增大元件面積情況下，提升元件終端區域91之耐壓。
特別是，於半導體裝置3，藉由RESURF構造使空乏層較半導體裝置1、2更容易擴大，因此，飄移區域15之雜質濃度較半導體裝置1、2可以設為更高。如此則，於半導體裝置3，更能減低源極/汲極間之ON電阻。
(第4實施形態)
圖7表示本實施形態之半導體裝置之重要部分平面圖。
如圖7所示半導體裝置4a、4b之基本構造係和半導體裝置2相同，於半導體裝置4a、4b之平面(主面)內，源極區域13係以線狀延伸。於源極區域13內以週期性配置例如導電型不同於源極區域13的背閘極區域13c。源極區域13係透過源極接觸區域30連接於源極電極31。背閘極區域13c係透過背閘極接觸區域34連接於源極電極31。
另外，於半導體裝置4a、4b之平面內，汲極區域14相對於源極區域13以呈大略平行的方式被以線狀延伸。汲極區域14係透過汲極接觸區域32連接於汲極電極33。線狀之源極區域13與汲極區域14被交互配置。閘極電極20係以包圍源極區域13的方式被配置。
於半導體裝置4a，由半導體層10表面之垂直方向看時，虛線95所示基極區域12及飄移區域15之角部(端部)之側面被施予所謂去角處理(參照圖7(a))。或者，於半導體裝置4b，由半導體層10表面之垂直方向看時，虛線95所示基極區域12及飄移區域15之角部(端部)之側面成為曲面(參照圖7(b))。
於半導體裝置4a、4b，並非利用增長STI區域16與基極區域12所挾持之元件終端區域91中之飄移區域15之長度d3，來提升耐壓，而是使元件終端區域91中之STI區域16與基極區域12所挾持部分之飄移區域15之長度d3，相較於元件活化區域90中之STI區域16與基極區域12所挾持部分之飄移區域之長度d1、d2變短，而使源極/汲極間耐壓(BVdss )更增加。於半導體裝置4a、4b，關於距離d1、d2亦為1.8μm以下之大略相等構成，關於距離d3為較距離d1、d2短之構成。亦即，於半導體裝置4a、4b，可以在不增大元件面積情況下，提升元件終端區域91之耐壓。
特別是，於半導體裝置4a，基極區域12及飄移區域15之角部(端部)之側面被施予所謂去角處理，於半導體裝置4b，基極區域12及飄移區域15之角部(端部)之側面成為曲面，因此，可以抑制基極區域12及飄移區域15之角部(端部)之電場集中，更能提升元件終端區域91之源極/汲極間耐壓(BVdss )
(第5實施形態)
於上述半導體裝置之構成，係說明使用閘極電極20包圍源極區域13之佈局，但是閘極電極20包圍汲極區域14之佈局亦可獲得同樣效果。
例如圖8表示本實施形態之半導體裝置之重要部分平面圖。
於半導體裝置5，於其平面內，汲極區域14係以線狀延伸。於源極區域13內以週期性配置例如導電型不同於源極區域13的背閘極區域13c。另外，由半導體層10表面之垂直方向看時，汲極區域14係被源極區域13、閘極電極20包圍。亦即，由半導體層10表面之垂直方向看時，源極區域13係以包圍汲極區域14的方式配置。源極區域13與汲極區域14係被交互配置。
此時，關於基極區域12與STI區域16所挾持部分之飄移區域15之長度d，係設為縮短元件終端區域中之d3，來提升元件終端區域91之耐壓之關係。亦即，於半導體裝置5，並非利用增長STI區域16與基極區域12所挾持之元件終端區域91中之飄移區域15之長度d3，來提升耐壓，而是使元件終端區域91中之STI區域16與基極區域12所挾持部分之飄移區域15之長度d3，相較於元件活化區域90中之STI區域16與基極區域12所挾持部分之飄移區域之長度d1、d2變短，而使源極/汲極間耐壓(BVdss )更增加。於半導體裝置5，關於距離d1、d2亦為1.8μm以下之大略相等構成，關於距離d3為較距離d1、d2短之構成。亦即，於半導體裝置5，亦可以在不增大元件面積情況下，提升元件終端區域91之耐壓。於此一構成，亦可以在不增大元件面積情況下，提升元件終端區域91之耐壓。
以上參照具體例說明本發明實施形態，但是彼等具體例並非用來限定本發明之範圍。亦即，業者對彼等具體例施予適當之設計變更者，只要具備本發明之特徵則亦包圍於本發明之範圍。例如上述各具體例具備之各要素及其配置、材料、條件、形狀、尺寸等，不限定於例示者，可適當變更。
另外，本實施形態中說明第1導電型設為N型，第2導電型設為P型之例，但第1導電型設為P型，第2導電型設為N型之構造亦包含於實施形態中，可獲得同樣效果。其他在不脫離本發明要旨情況下可做各種變形實施。
另外，上述各實施形態具備之各要素，在技術可能範圍內可以複合，組合彼等而成者只要包含本發明之特徵則亦包含於本發明之範圍。
另外，於本發明之思想範圍內，業者想到之各種變形例及修正例，關於彼等變形例及修正例亦屬於本發明之範圍。
(發明效果)
依據上述構成之半導體裝置，可抑制元件面積之增加。
1、2、3、4、5．．．半導體裝置
10．．．半導體層
11n、11p．．．半導體層
12．．．基極區域
13．．．源極區域
13c．．．背閘極區域
14．．．汲極區域
15．．．飄移區域
16．．．STI區域
18、19、22．．．矽化物層
20．．．閘極電極
21．．．閘極氧化膜
23．．．閘極接觸區域
30．．．源極接觸區域
31．．．源極電極
33．．．汲極電極
32．．．汲極接觸區域
34．．．背閘極接觸區域
40．．．層間絕緣膜
90．．．元件活化區域
91．．．元件終端區域
95．．．虛線
圖1表示本實施形態之半導體裝置之重要部分平面圖。
圖2表示本實施形態之半導體裝置之重要部分斷面圖。
圖3表示源極-汲極間耐壓，和源極區域以及STI區物所挾持部分之飄移區域之長度間之關係說明圖。
圖4表示本實施形態之半導體裝置之重要部分平面圖。
圖5表示本實施形態之半導體裝置之重要部分斷面圖。
圖6表示本實施形態之半導體裝置之重要部分斷面圖。
圖7表示本實施形態之半導體裝置之重要部分平面圖。
圖8表示本實施形態之半導體裝置之重要部分平面圖。
1．．．半導體裝置
12．．．基極區域
13．．．源極區域
13c．．．背閘極區域
14．．．汲極區域
15．．．飄移區域
16．．．STI區域
20．．．閘極電極
23．．．閘極接觸區域
30．．．源極接觸區域
32．．．汲極接觸區域
34．．．背閘極接觸區域
90．．．元件活化區域
91．．．元件終端區域
d1、d2、d3．．．基極區域12與STI區域16之對向距離
P．．．箭頭

Claims (20)

  1. 一種半導體裝置，其特徵為：具備：第2導電型之基極區域，其設有第1導電型之源極區域；第1導電型之飄移區域，鄰接於上述基極區域；絕緣體層，由上述飄移區域之表面深及內部而設；第1導電型之汲極區域，其與上述源極區域呈對向而挾持上述基極區域以及上述絕緣體層，被設於上述飄移區域之表面；閘極氧化膜，設於上述基極區域之表面；閘極電極，設於上述閘極氧化膜上；第1主電極，連接於上述源極區域；及第2主電極，連接於上述汲極區域；由上述基極區域表面之垂直方向看時，上述基極區域之周圍係被上述飄移區域及上述絕緣體層包圍；上述源極區域與上述汲極區域之至少一部分係以線狀呈大略平行延伸；上述絕緣體層與上述基極區域所挾持部分之上述飄移區域之長度，上述呈大略平行延伸之方向之長度，係短於上述呈大略平行延伸之方向之大略垂直方向之長度；上述呈大略平行延伸之方向中之被上述絕緣體層與上述基極區域所挾持的上述飄移區域之長度為1.8μm以下。
  2. 如申請專利範圍第1項之半導體裝置，其中上述源極區域以及上述汲極區域，由上述基極區域表面之垂直方向看時，至少以線狀呈大略平行延伸、而且交互重複被配置。
  3. 如申請專利範圍第1項之半導體裝置，其中於上述基極區域之表面設有第2導電型之背閘極區域。
  4. 如申請專利範圍第3項之半導體裝置，其中上述背閘極區域係連接於上述第1主電極。
  5. 如申請專利範圍第1項之半導體裝置，其中上述閘極電極，由上述基極區域表面之垂直方向看時，係包圍上述源極區域而設。
  6. 如申請專利範圍第1項之半導體裝置，其中上述絕緣體層之底面，係較上述汲極區域底面位於更下方。
  7. 如申請專利範圍第1項之半導體裝置，其中上述絕緣體層之側面及底面，係被上述飄移區域及上述汲極區域包圍。
  8. 如申請專利範圍第1項之半導體裝置，其中上述絕緣體層，由上述基極區域表面之垂直方向看時，係包圍上述源極區域而設。
  9. 如申請專利範圍第1項之半導體裝置，其中在上述源極區域與上述絕緣體層之間之上述基極區域、上述基極區域與上述絕緣體層之間之上述飄移區域、 以及上述絕緣體層之一部分之上，被設有上述閘極電極。
  10. 如申請專利範圍第1項之半導體裝置，其中由上述源極區域朝上述絕緣體層之方向之上述閘極電極之長度，為10μm以下。
  11. 如申請專利範圍第1項之半導體裝置，其中於上述基極區域及上述飄移區域之下，另設有第1導電型之半導體層。
  12. 如申請專利範圍第1項之半導體裝置，其中於上述基極區域及上述飄移區域之下，另設有第2導電型之半導體層。
  13. 如申請專利範圍第1項之半導體裝置，其中由上述基極區域表面之垂直方向看時，上述基極區域之周圍係更被上述汲極區域包圍。
  14. 如申請專利範圍第13項之半導體裝置，其中在上述呈大略平行延伸之方向之上述大略垂直方向，在和上述源極區域呈對向挾持上述基極區域以及上述絕緣體層的上述飄移區域之表面，設有上述汲極區域。
  15. 如申請專利範圍第13項之半導體裝置，其中上述絕緣體層之底面，係較上述汲極區域之底面位於更下方。
  16. 如申請專利範圍第13項之半導體裝置，其中上述絕緣體層之側面及底面，係被上述飄移區域及上述汲極區域包圍。
  17. 如申請專利範圍第1項之半導體裝置，其中 由上述基極區域表面之垂直方向看時，上述飄移區域所包圍之上述基極區域之角係被去角處理，或被設為曲面。
  18. 如申請專利範圍第1項之半導體裝置，其中由上述基極區域表面之垂直方向看時，上述絕緣層所包圍之上述飄移層之角係被去角處理，或被設為曲面。
  19. 一種半導體裝置，其特徵為：具備：第2導電型之基極區域，其設有第1導電型之源極區域；第1導電型之飄移區域，鄰接於上述基極區域；絕緣體層，由上述飄移區域之表面深及內部而設；第1導電型之汲極區域，其與上述源極區域呈對向而挾持上述基極區域以及上述絕緣體層，被設於上述飄移區域之表面；閘極氧化膜，設於上述基極區域之表面；閘極電極，設於上述閘極氧化膜上；第1主電極，連接於上述源極區域；及第2主電極，連接於上述汲極區域；由上述基極區域表面之垂直方向看時，上述基極區域，係包圍上述飄移區域、上述絕緣體層、以及上述汲極區域；上述汲極區域與上述源極區域之至少一部分，係以線狀呈大略平行延伸； 上述絕緣體層與上述基極區域所挾持部分之上述飄移區域之長度，上述呈大略平行延伸之方向之長度，係短於上述呈大略平行延伸之方向之大略垂直方向之長度；上述呈大略平行延伸之方向中之被上述絕緣體層與上述基極區域所挾持的上述飄移區域之長度為1.8μm以下。
  20. 如申請專利範圍第19項之半導體裝置，其中於上述基極區域之表面設有半導體區域，其具有和上述基極區域之雜質濃度不同的第2導電型之雜質濃度。
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