WO2019012813A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2019012813A1
WO2019012813A1 PCT/JP2018/019926 JP2018019926W WO2019012813A1 WO 2019012813 A1 WO2019012813 A1 WO 2019012813A1 JP 2018019926 W JP2018019926 W JP 2018019926W WO 2019012813 A1 WO2019012813 A1 WO 2019012813A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
end line
longitudinal direction
body region
insulator
Prior art date
Application number
PCT/JP2018/019926
Other languages
English (en)
French (fr)
Inventor
晃久 生田
浩司 桜井
悟 金井
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to JP2018545253A priority Critical patent/JP7153559B2/ja
Priority to CN201880002960.8A priority patent/CN109564877B/zh
Publication of WO2019012813A1 publication Critical patent/WO2019012813A1/ja
Priority to US16/273,398 priority patent/US10756172B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical

Definitions

  • the present disclosure relates to a semiconductor device, and more particularly to a lateral high-breakdown voltage MOS transistor.
  • BICs semiconductor integrated circuits
  • BMSs battery management systems
  • An on-vehicle battery mounted on an EV or hybrid car is configured by connecting a plurality of lithium ion battery cells in series.
  • MOS Metal Oxide Semiconductor
  • channel conductivity type is N type or P type.
  • lateral P-channel MOS transistors are taken as an example in this specification, the same holds true for lateral N-channel MOS transistors if the conductivity type of each configuration is changed.
  • the breakdown voltage is likely to be reduced due to the breakdown at the end of the body region in plan view.
  • Patent Documents 1 to 3 propose semiconductor devices capable of improving the withstand voltage.
  • Patent No. 5456147 gazette International Publication No. 2012/107998 JP, 2011-204924, A
  • Patent Document 1 to Patent Document 3 assume the layout of the element terminal end portion of a device having a withstand voltage of several tens of V, and the target withstand voltage assumed in the application of the present disclosure In a device of 100 V or more, the electric field to the boundary between the gate insulating film and the STI region becomes stronger because a higher voltage is applied. It is enough.
  • the present disclosure has been made in view of the above problems, and it is an object of the present invention to provide a semiconductor device of high breakdown voltage MOS transistor structure which can alleviate the concentration of electric field at the element end in plan view to improve the high breakdown voltage. To aim.
  • a first semiconductor device of the present disclosure is formed on a semiconductor layer formed on the upper surface side of one main surface of a semiconductor substrate via a buried insulating film, and on the semiconductor layer.
  • a drift region of the second conductivity type formed between the drain region and the body region in the semiconductor layer, and the body region and the drain region on the surface of the semiconductor layer
  • An insulator region formed to overlap the drift region, a gate insulating film formed from a portion of the surface of the semiconductor layer on the body region to an end of the insulator region;
  • a gate electrode formed on the film and the insulator region, and an electrode formed on the source region and the drain region, respectively, and the source region and the drain region face each other in a plan view Are arranged along the short direction, which is a direction perpen
  • the distance between the insulator region and the body region in the lateral direction becomes narrower as going from the center to the end in the longitudinal direction of the body region.
  • the insulator region and the body region are in contact with each other.
  • the width of the region in which the insulator region is open narrows in a plan view from the central portion toward the end in the longitudinal direction of the body region. It is preferable that the space
  • a semiconductor layer formed on the upper side of one main surface of a semiconductor substrate via a buried insulating film, and a body region of a first conductivity type formed on the upper side of the semiconductor layer A drain region of a second conductivity type formed above the semiconductor layer and separated from the body region, a source region of a second conductivity type formed on the surface of the body region, and the semiconductor layer A drift region of the second conductivity type formed between the drain region and the body region, an insulator region formed between the body region and the drain region on the surface of the semiconductor layer, and the semiconductor A gate insulating film formed from a part of the surface of the layer over the body region to an end of the insulator region, a gate electrode formed over the gate insulating film and the insulator region, and A source region and an electrode formed on the drain region, and the source region and the drain region extend in the longitudinal direction in which the opposing length is the longest in plan view; The body region and the insulator region extend in the longitudinal direction so
  • each area end has a first end line of the insulator area passing below the gate electrode and a second end line of the body area, the second end line being the body area And the semiconductor layer to form a boundary line different in impurity concentration or conductivity type, and in a plan view, the first end line and the second end line are both straight portions opposed in the longitudinal direction; Said longitudinal Between the ends of the straight sections facing each other at an obtuse angle, a curved line or a curved section connected by an arc, and in the straight section, the second end line of the body area is the first end line of the insulator area.
  • the first end line of the insulator area is longer than the second end line of the body area in the longitudinal direction in the curvilinear portion.
  • the first end and the second end have an intersection, and the first end and the second end have an intersection, and the first end and the second end have a narrow distance toward the longitudinal direction at the intersection.
  • the angle between the line and the second end line is an acute angle.
  • Gate A pole, and electrodes respectively formed on the source region and the drain region, and the source region and the drain region extend in the longitudinal direction in which the opposing length is the longest in plan view
  • the drift region and the drift region and the drift region and the
  • the third end line forms a boundary of different conductivity types between the drift region and the semiconductor layer, and the first end line and the third end line both extend along the longitudinal direction in a plan view. opposite And a curved portion connecting the end of the longitudinal linear portion at an obtuse angle with a broken angle or an arc; at the linear portion, the third end line of the drift region is the insulator region.
  • the first end line of the insulator region is the third end line of the drift region in the curved portion, the first end line of the insulator region being the third end line of the drift region
  • the first end line and the third end line have an intersection point in the longitudinal direction, and the distance between the first end line and the third end line becomes narrower toward the longitudinal direction at the intersection point.
  • the angle between the first end line and the third end line is an acute angle.
  • the acute angle at the intersection is preferably 30 ° or more and 60 ° or less in plan view.
  • an interval at which the body region and the gate electrode overlap in plan view is an interval of the longitudinal direction at the curved portion of the second end line of the body region. It is preferable that the width of the second end line of the second end line of the body region is wider than the distance in the short direction.
  • the distance from the gate electrode end to the insulator region end on the gate insulating film is the curve of the first end line of the insulator region. It is preferable that the dimension in the longitudinal direction in the portion is narrower than the dimension in the short direction in the straight portion of the first end line of the insulator region.
  • the width of the straight portion in the lateral direction of the second end line of the body region and the first end line of the insulator region in plan view is equal to It is preferable that the position of the longitudinal direction of the terminal end of the straight portion in the longitudinal direction be the source region side in the case of the thicker end line.
  • the width in the short direction of the straight portion at the second end line of the body region and the first end line of the insulator region is at the source region side, at least half the dimensional difference of the width in the lateral direction of the linear portion.
  • a distance between the second end line of the body region or the third end line of the drift region and the first end line of the insulator region in plan view With respect to the above, the longitudinal interval of the curved portion of the first end line of the insulator region is narrower than the interval of the lateral direction of the straight portion of the first end line of the insulator region. Is preferred.
  • the width dimension in the longitudinal direction is narrower than the width dimension in the width direction with respect to the width dimension of the ring-shaped gate electrode in plan view preferable.
  • the curved portion of the second end line of the body region with respect to the dimension of the region not covering the upper side of the body region in the gate electrode. It is preferable that the dimension in the longitudinal direction is narrower than the dimension in the transverse direction of the straight portion of the second end line of the body region.
  • the semiconductor device of the present disclosure it is possible to provide a high breakdown voltage MOS transistor having an excellent effect on the high breakdown voltage required for in-vehicle device applications.
  • FIG. 1A is a plan view schematically showing a configuration of a semiconductor device in the first embodiment
  • FIG. 1B is a schematic plan view enlarging an essential part in FIG.
  • FIG. 2 is a schematic cross-sectional view taken along the line II-II ′ of (A) of FIG. 1 and (B) of FIG.
  • FIG. 3 is a schematic cross-sectional view taken along the line III-III ′ of (A) of FIG. 1 and (B) of FIG.
  • FIG. 4 is a current-voltage characteristic diagram showing the result of comparing the withstand voltage between the drain and the source of the lateral P-channel MOS transistors of the first embodiment and the comparative example.
  • FIG. 1A is a plan view schematically showing a configuration of a semiconductor device in the first embodiment
  • FIG. 1B is a schematic plan view enlarging an essential part in FIG.
  • FIG. 2 is a schematic cross-sectional view taken along the line II-II ′ of (A) of FIG
  • FIG. 5A is a plan view schematically showing the configuration of the semiconductor device in the second embodiment
  • FIG. 5B is a schematic plan view enlarging an essential part in FIG.
  • FIG. 6 is a cross-sectional view schematically showing a configuration of a lateral P-channel MOS transistor of the comparative example, and is a schematic cross-sectional view taken along the line I-I 'of FIG.
  • FIG. 7 is a plan view schematically showing a configuration of a lateral P-channel MOS transistor of the comparative example.
  • FIG. 6 shows a cross-sectional view of a lateral P-channel MOS transistor in the comparative example.
  • an SOI substrate in which the buried insulating film 2 and the low concentration n ⁇ -type semiconductor layer 3 are bonded and formed on the support substrate 1 is used.
  • An n-type body region 4, a p-type drift region 5, an n-type buried region 6 and a p-type drain region 7 are formed in the low concentration n ⁇ -type semiconductor layer 3 of the SOI substrate.
  • a high concentration p + -type drain region 8 is formed on the surface of the p-type drain region 7.
  • a high concentration p + -type source region 9 and a high concentration n + -type body contact region 10 are formed in the upper part of the n-type body region 4.
  • STI Silicon
  • STI Silicon
  • a trench isolation region 11 is formed.
  • a relatively thin gate insulating film 12 is formed so as to extend from n-type body region 4 to a part of p-type drift region 5, which is another portion of the surface of low concentration n ⁇ -type semiconductor layer 3. Is formed.
  • a gate electrode 13 is formed to extend from above the gate insulating film 12 to a part above the STI region 11. Sidewall spacers 14 are formed on the side walls of the gate electrode 13, and an interlayer insulating film 15 is formed to cover the gate electrode 13.
  • a source electrode 16 penetrating the interlayer insulating film 15 and electrically connected to these is formed on the high concentration p + -type source region 9 and the high concentration n + -type body contact region 10.
  • a drain electrode 17 which penetrates the interlayer insulating film 15 and is electrically connected is formed.
  • FIG. 7 shows a plan view of a lateral P-channel MOS transistor in the comparative example, and FIG. 6 described above is a cross-sectional view taken along the line I-I 'in FIG.
  • the n-type body region 4 has a rectangular shape elongated in the longitudinal direction, and the corners of the four corners are chamfered.
  • a high concentration p + -type source region 9 and a high concentration n + -type body contact region 10 are disposed adjacent to each other on the inner side thereof.
  • the STI region 11 is arranged in a ring shape so as to surround the n-type body region 4 at a distance from the n-type body region 4.
  • a p-type drain region 7 and a high concentration p + -type drain region 8 are arranged in a ring shape outside the STI region 11 and surround the n-type body region 4.
  • the p + -type source region 9 and the p + -type drain region 8 are arranged to face each other at intervals in the lateral direction, and the opposing lengths extend along the longitudinal direction which is the longest direction. There is.
  • the gate insulating film 12 is formed in an inner region surrounded by the ring-shaped STI region 11, and the gate electrode 13 is formed on the gate insulating film 12 on the high concentration p + type source region 9 and the high concentration n + type body ⁇
  • the contact region 10 is arranged in a ring shape so as to extend from the end of the rectangular region of the contact region 10 to a part of the STI region 11.
  • the high concentration p + -type source region 9, the n-type body region 4, the p-type drift region 5, the p-type drain region along the lateral direction orthogonal to the longitudinal direction. 7 and the high concentration p + -type drain region 8 are arranged linearly in this order, and the drain current mainly flows in this direction when the transistor is operated.
  • each area described above is surrounded by a line (hereinafter referred to as an end line) indicating the end.
  • an end line indicating the end.
  • the end line is shown by a single line indicating the outer periphery thereof;
  • the n-type buried region 6, the p-type drain region 7, the high concentration p + -type drain region 8, the STI region 11 and the gate electrode 13 are indicated by double lines indicating the inner circumference and the outer circumference, respectively. There is no region inside the inner circumference, and the portion shown by double lines is ring-shaped.
  • an end line indicating the outer periphery of the n-type body region 4, an end line indicating the inner periphery of the p-type drift region 5, and an end line indicating the inner periphery of the STI region 11 are longitudinal from inside in all directions in plan view.
  • the end line indicating the outer periphery of the n-type body region 4, the end line indicating the inner periphery of the p-type drift region 5, and the end line indicating the inner periphery of the STI region 11 in all directions They are arranged at substantially constant intervals and do not cross each other.
  • the high voltage MOS transistor of the comparative example when the layout in which the periphery of the body region is surrounded by the drain region is used, when the drain current flows in the on state, the current density on the drain side can be reduced. The withstand voltage between source and source can be improved.
  • Patent Document 1 as a planar layout method for alleviating the electric field in the vicinity of the terminal end, the dimension at the element terminal end with respect to the distance between the gate insulating film and the drift region overlaps other than the element terminal end. It has been made to be shorter than the size of.
  • the corresponding portions other than the element end portion and the element end portion are orthogonal to each other in plan view.
  • Patent Document 1 and Patent Document 2 assume the layout of the element terminal end portion of a device with a withstand voltage of several tens of V, and the target withstand voltage assumed in the application of the present disclosure In a device of 100 V or more, the electric field to the boundary between the gate insulating film and the STI region becomes stronger because a higher voltage is applied, so the improvement in breakdown voltage can not be obtained only by the measures disclosed in Patent Document 1 and Patent Document 2. It is enough.
  • the present disclosure has been made in view of the above problems, and it is an object of the present invention to provide a semiconductor device of high breakdown voltage MOS transistor structure which can alleviate the concentration of electric field at the element end in plan view to improve the high breakdown voltage. To aim.
  • each area described in the following embodiment refers to a line indicating the end as an end line, and more specifically, an end line connecting the outer edge of each area as an outer peripheral end line, an end connecting the inner edge of each area The line is called an inner circumferential end line.
  • FIG. 2 shows a cross-sectional view taken along the line II-II ′ in FIG. 1
  • FIG. 3 shows a cross-sectional view taken along the line III-III ′ in FIG.
  • the cross-sectional view along the line I-I 'in FIG. 1 is the same as FIG. 6 described in the comparative example.
  • the substantially square n-type body region 4 located at the central portion of the lateral p-channel MOS transistor is formed by the ring p-type drift region 5 and the ring p + drain region 8. It is surrounded by its surroundings. Further, both the rectangular p + -type source region 9 and the ring-shaped p + -type drain region 8 are arranged to be opposed to each other in the linear portion along the longitudinal direction.
  • the distance from the STI region 11 in the lateral direction narrows as the n-type body region 4 proceeds from the center to the end in the longitudinal direction.
  • interval a2 corresponds in the enlarged view of FIG. 1 (B).
  • the I-I 'line and the II-II' line in FIG. 1A correspond to the transverse direction of the central portion and the end portion in the longitudinal direction
  • the cross-sectional view along the I-I 'line is shown in FIG. 6 is a cross-sectional view taken along the line II-II 'in FIG.
  • An interval a2 between the n-type body region 4 at the longitudinal end shown in FIG. 2 and the STI region 11 in the lateral direction is narrower than an interval a2 at the center shown in FIG.
  • the distance between the n-type body region 4 and the STI region 11 in the lateral direction narrows toward the end of the n-type body region 4, the n-type body region 4 and the STI region 11 contact with each other. ing.
  • the III-III 'line in FIG. 1 (A) corresponds to the transverse direction line on the end side in the longitudinal direction further than the II-II' line, and the cross-sectional view along the III-III 'line is shown in FIG. Shown in.
  • the distance a2 between the n-type body region 4 and the STI region 11 in the lateral direction is a cross-sectional view along the line II-II 'in FIG.
  • the n-type body region 4 and the STI region 11 are substantially in contact with each other.
  • the display is made to have a slight width to represent the interval a2, the interval a2 is substantially zero.
  • the depletion layer of the lateral PN junction formed of n-type body region 4, low concentration n-type semiconductor layer 3 and p-type drift region 5 Will expand.
  • the impurity concentration of n-type body region 4 is higher than the impurity concentration of low concentration n-type semiconductor layer 3 and p-type drift region 5
  • the spread of the depletion layer toward n-type body region 4 is relatively suppressed
  • the depletion layer mainly spreads to the low concentration n-type semiconductor layer 3 and the p-type drift region 5.
  • the interval a2 shown in FIG. 2 is narrower than the interval a2 shown in FIG. 6, and the potential difference generated in the depletion layer is reduced by this narrowed portion.
  • the electric field is reduced.
  • the electric potential is further reduced because the potential difference generated in the depletion layer is smaller.
  • the width f in the short side direction of the rectangular shape (layout) of the n-type body region 4 is constant from the central part in the longitudinal direction of the n-type body region 4 toward the end.
  • the width e of the region where the STI region 11 is opened is narrowed while maintaining the width d, so that the distance a2 in the width direction between the STI region 11 and the n-type body region 4 is narrowed.
  • the width f of the n-type body region 4 in the lateral direction is expanded to reduce the distance a2 between the STI region 11 and the n-type body region 4 in the lateral direction.
  • the area required near the longitudinal end of the body region 4 can be reduced.
  • the end lines (first end lines) indicating the inner periphery of the STI region 11 are M point, N point, B point and P point
  • the apex angles of the N point and the B point are 135 °.
  • End lines (second end lines) indicating the outer periphery of the n-type body region 4 connect the points C, E, F and G, and the apex angle of the points E and F is 135 °.
  • the end line (third end line) indicating the inner periphery of the p-type drift region 5 connects the H point, the J point, the K point and the L point, and the apex angle between the J point and the K point is 135 °. .
  • the first end line indicating the inner circumference of the STI region 11, the second end line indicating the outer circumference of the n-type body region 4, and the third end line indicating the inner circumference of the p-type drift region 5 are all It is composed of a straight part passing under the gate electrode 13 and opposed along the longitudinal direction at each end line, and a curved part connecting at the end of the straight part in the longitudinal direction with a broken line or arc bent at an obtuse angle It is done.
  • the second end line indicating the outer periphery of n-type body region 4 forms a boundary between n-type body region 4 and semiconductor layer 3 where the impurity concentration changes from high concentration to low concentration, and the inner periphery of STI region 11
  • An end line connecting points M to N which is a linear portion in the longitudinal direction of the first end line indicating the inner periphery of the STI region 11, and a linear portion in the longitudinal direction of the second end line indicating the outer periphery of the n-type body region 4.
  • the second end line of the n-type body region 4 is closer to the p + -type source region 9 than the first end line of the STI region 11 in the short direction at the end line connecting the point C to the point E is there.
  • an end line connecting N point and B point to P point which is a curved portion of a first end line showing the inner periphery of STI region 11 and a curved portion of a second end line showing the outer periphery of n-type body region 4
  • the first end line of the STI region 11 is closer to the p + -type source region 9 than the second end line of the n-type body region 4 in the longitudinal direction It has a certain part.
  • a line connecting points N and B in the first end line showing the inner periphery of STI region 11 and a line connecting points C and E in the second end line showing the outer periphery of n-type body region 4 The minute intersects with the point D, and the angle between the first end line and the second end line which is narrowed along the longitudinal direction toward the point D is an acute angle of 45 °.
  • the curve is a line connecting the M, N, and D points of the inner peripheral end of the STI region 11 and D of the outer peripheral end of the n-type body region 4. It extends along a line connecting point, point E, point F and point G.
  • this angle at point D is 135 °, so the curvature of the equipotential line here is reduced and the electric field is not concentrated. This is the same as making the angle between the first end line and the second end line extending from the longitudinal direction to point D acute by 45 °.
  • the third end line indicating the inner periphery of the p-type drift region 5 forms a boundary different in conductivity type from the semiconductor layer 3, and the third end line with the first end line indicating the inner periphery of the STI region 11 as follows. Relationship.
  • a straight line in the longitudinal direction of an end line connecting points M to N which is a linear portion in the longitudinal direction of the first end line showing the inner circumference of the STI region 11, and a third end line showing the inner circumference of the p-type drift region 5.
  • the third end line of the p-type drift region 5 is closer to the p + -type source region 9 than the first end line of the STI region 11 in the short direction at the end line connecting the H point and the J point. It is in.
  • an end line connecting points N and B which is a curved portion of a first end line indicating the inner circumference of STI region 11, and a third end line curved line indicating the inner circumference of p type drift region 5
  • the first end line of the STI region 11 is closer to the p + -type source region 9 than the third end line of the p-type drift region 5 in the longitudinal direction at the end lines connecting the J point and the K point to the L point. It has a part in position.
  • FIG. 1B equipotential lines are densely connected to connect a portion where the electric field is intensified.
  • the curve shows the line connecting the M, N and A points of the inner peripheral end of the STI region 11 and the inner peripheral end of the p-type drift region 5. It extends along a line connecting point A, point J, point K and point L.
  • this angle at the point A is 135 °, so the curvature of the equipotential line is reduced and the electric field is not concentrated. This is equivalent to making the angle between one end line and the third end line extending in the longitudinal direction from the longitudinal direction into an acute angle of 45 °.
  • the distance b1 in the longitudinal direction of the second end line of the n-type body region 4 in the longitudinal direction is straight. It is set wider than the interval b2 in the short direction in the part.
  • the space b1 and the space b2 are designed to have the same dimensions.
  • the straight portion of the second end line of n-type body region 4 in FIG. When the distance b2 between the gate electrode 13 and the n-type body region 4 becomes wide, the channel resistance increases and the current capability decreases.
  • the curved portion of the second end line of the n-type body region 4 has little contribution as a current capability, so the operation of the transistor is not hindered even if the interval b1 of the curved portion in FIG. Therefore, the distance b1 in the longitudinal direction between the gate electrode 13 and the n-type body region 4 is set wider than the distance b2 in the short direction. This facilitates layout design at the longitudinal end of the lateral P-channel MOS transistor.
  • the distance c1 in the longitudinal direction of the curved portion of the first end line of the STI region 11 is The distance c2 is set smaller than the distance c2 in the short direction at the straight portion of the first end line of the STI region 11.
  • the intervals c1 and c2 are designed to have the same dimensions. Since the distance from the end of the gate electrode 13 to the end of the STI region 11 on the gate insulating film 12 is a region forming the entrance to the channel region and the p-type drift region 5, more than necessary in the lateral direction Can not be shortened.
  • the threshold voltage (Vt) may be reduced due to the short channel effect.
  • the entrance to the p-type drift region 5 is narrowed, current capability such as increase in on-resistance is reduced.
  • the drain current hardly flows in the longitudinal direction in the curved portion, the operation of the transistor is not hindered even if the distance from the end of the gate electrode 13 to the end of the STI region 11 on the gate insulating film 12 is narrowed.
  • the distance c1 in the longitudinal direction from the end of the gate electrode 13 to the end of the STI region 11 on the gate insulating film 12 is set smaller than the distance c2 in the short direction. This facilitates layout design at the longitudinal end of the lateral P-channel MOS transistor.
  • the width f of the second end line showing the outer periphery of the n-type body region 4 in the lateral direction at the straight portion and the third one showing the inner periphery of the p-type drift region 5
  • f ⁇ g ⁇ e there is a magnitude relation of f ⁇ g ⁇ e between the width g at the end line and the width e in the short direction of the first end line indicating the inner periphery of the STI region 11.
  • the terminal N point of the linear portion in the longitudinal direction of the STI region 11 is more p + type source region 9 in the longitudinal direction than the end E of the linear portion in the longitudinal direction of the n-type body region 4. It is located close to the In fact, the point N overlaps the p + -type source region 9 in the longitudinal direction, and the point E is located below the lower end of the p + -type source region 9.
  • the distance i between the point E and the point N in the longitudinal direction is the width e of the short direction in the straight portion of the first end line of the STI region 11 and the short direction in the straight portion of the second end line of the body region. It is set so as to be longer than half the dimensional difference from the width f of H, that is, the distance a2 in the short direction.
  • the end N point of the linear portion in the longitudinal direction of STI region 11 is more than the end J point of the linear portion in the longitudinal direction of p-type drift region 5.
  • the point N overlaps the p + -type source region 9 in the longitudinal direction
  • the point J is located below the lower end of the p + -type source region 9.
  • the distance j between the J point and the N point in the longitudinal direction is the width e in the lateral direction of the straight portion of the first end line of the STI region 11 and the straight portion of the third end line of the p-type drift region 5. It is set to be half of the dimension difference with the widthwise direction g, that is, to be longer than the interval n2 in the widthwise direction.
  • the distance between the second end line indicating the outer periphery of the n-type body region 4 and the first end line indicating the inner periphery of the STI region 11 An interval a1 in the longitudinal direction of the curved portion is set smaller than an interval a2 in the lateral direction of the straight portion. Since the short direction is the direction in which the current flows when the transistor is manufactured, narrowing the distance in the short direction impairs the current capability. On the other hand, since the contribution to the current capability is small in the longitudinal direction, there is no problem even if the interval in the longitudinal direction is narrowed if there is no problem in the withstand voltage. With such a configuration, it is possible to reduce the electric field strength at the end of the lateral P-channel MOS transistor in the longitudinal direction and to suppress an increase in the area of the end.
  • the width d1 in the longitudinal direction is set smaller than the width d2 in the lateral direction.
  • the gate electrode doubles as a field plate, and expanding the width on the STI region has the effect of expanding the depletion layer in the lateral direction, so that the electric field strength can be reduced.
  • the portion where the electric field is concentrated is the gate insulating film 12 at the end of the STI region 11, but in this embodiment, the STI region 11 is at the end of the n-type body region 4 and therefore the oxide film thickness becomes thick.
  • the withstand voltage as the field plate is improved, and accordingly, the gate electrode width dimension in the longitudinal direction can be made narrower than the gate electrode width in the lateral direction from the viewpoint as the field plate. As a result, the area of the end portion in the longitudinal direction can be suppressed.
  • h1 is set narrower than the dimension h2 in the short direction at the straight portion of the second end line of the n-type body region 4;
  • the present invention is not limited to such a layout, and conversely, the periphery of the STI region and the drift region It may be a layout in which the
  • FIG. 4 shows the current-voltage characteristics of the drain-source breakdown voltage of the lateral P-channel MOS transistor having the layout structure of this embodiment and the current-voltage characteristics of the drain-source breakdown voltage of the lateral P-channel MOS transistor of the comparative example. The comparison result is shown.
  • the breakdown voltage in the structure of the present embodiment is 150 V, and it is possible to significantly improve about 20 V as compared to 130 V which is the breakdown voltage of the comparative example.
  • each layout structure demonstrated in this embodiment produces an effect even if it is independent respectively, the further effect can be acquired by setting it as the structure which combined them suitably.
  • the first end line showing the inner periphery of the STI region 11 of the lateral P-channel MOS transistor, the second end line showing the outer periphery of the n-type body region 4, and the inner periphery of the p-type drift region 5 in plan view.
  • the third end line is connected by a straight line in which four corners of the third end line are at an apex angle of 135 °, but this portion is not limited to a straight line, and may be a circular arc shape using a curve.
  • the top view at the time of making it circular arc shape is shown to FIG. 5 (A) and (B).
  • the location of the arc is between point E and point F on the outer peripheral edge of the substantially square n-type body region 4 and between point J and K on the inner peripheral edge of the p-type drift region 5 And between point N and point B on the inner peripheral end line of the STI region 11.
  • a portion from point C to point E of the outer peripheral end line of the n-type body region 4 intersects with a portion from point N to point B of the inner peripheral end line of the STI region 11 at point D.
  • a portion from point H to point J of the inner peripheral end line of the p-type drift region 5 and a portion from point N to point B of the inner peripheral end line of the STI region 11 intersect at point A.
  • the effects of the first embodiment can be obtained and the bent portion is formed in an arc shape, whereby the curvature of the equipotential line at the time of transistor operation can be further improved than that of the first embodiment.
  • each end line is made into circular arcs, you may make it into a polygonal line which makes an obtuse angle a straight line and makes an apex angle about a part.
  • the lateral P-channel MOS transistor has been described as an example.
  • the present invention is not limited to this, and the lateral N-channel may be used as an example by replacing the conductivity type of each component. The same holds true for the MOS transistor.
  • the present disclosure is intended to improve the withstand voltage of the high voltage MOS transistor and to suppress an increase in the area at the terminal end of the element, and is particularly useful in a high voltage MOS transistor mounted on a device with a target withstand voltage of 100 V or more such as a car device. It is.
  • Reference Signs List 1 support substrate 2 embedded insulating layer 3 n-type semiconductor layer 4 n-type body region 5 p-type drift region 6 n-type embedded region 7 p + -type drain region 8 p + drain region 9 p + source region 10 n + body contact diffusion Region 11 Insulator Region 12 Gate Insulating Film 13 Gate Electrode 14 Side Wall Spacer 15 Insulating Film 16 Source Electrode 17 Drain Electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

ＳＯＩ構造を備えた半導体装置において、ソース領域（９）とドレイン領域（７）は対向する長さが最も長い方向である長手方向に沿って伸長して、長手方向と直交する方向である短手方向に並んで配置されている。平面視において、ボディ領域（４）は長手方向に伸長してドリフト領域（５）および絶縁体領域（１１）によって包囲されるように配置されている。ここで、ボディ領域（４）の長手方向の中央部から終端部に向かうに従い、絶縁体領域（１１）とボディ領域（４）との短手方向の間隔が狭くなる。これにより、高耐圧化が達成される。

Description

半導体装置
　本開示は、半導体装置、特に横型高耐圧ＭＯＳトランジスタに関する。
　ＥＶ（Electric Vehicle）、ハイブリッドカーの走行距離の向上や過充電を防止するため、バッテリーの電圧をモニターし、計測、監視するＢＭＳ（Battery Management System）用の半導体ＩＣ（Integrated Circuit）の開発が進められている。ＥＶ、ハイブリッドカーに搭載される車載用バッテリーは、リチウムイオン電池セルを直列に複数個接続して構成される。ＢＭＳ用半導体ＩＣは電池セルを複数接続して計測、監視するため、１００Ｖ以上のドレインーソース間耐圧を有する高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタが要望される。
　このような高耐圧ＭＯＳトランジスタを集積し、かつ高温下でも高い信頼性を得るにはＳＯＩ（Silicon on Insulator）基板の使用が望ましい。ＳＯＩ基板では素子どうしを分離するために通常ＤＴＩ（Deep Trench Isolation）を用いる。なぜなら、ＰＮ接合分離では高温時にはリーク電流が増加し、更にサージ・ノイズの影響も受けやすく、素子間の寄生トランジスタが動作してラッチアップが発生し易いからである。また、不純物拡散領域が広がるため素子分離に要する面積が大きくなり困難が伴う。
　高耐圧ＭＯＳトランジスタには、チャネルの導電型がＮ型あるいはＰ型の２種類が存在する。本明細書では横型ＰチャネルＭＯＳトランジスタを事例に挙げるが、各構成の導電型を変更すれば横型ＮチャネルＭＯＳトランジスタの場合でも同様に成立する。
　高耐圧横型ＰチャネルＭＯＳトランジスタの平面レイアウトはソース領域およびボディ領域がドレイン領域で包囲される形態をとる場合には平面視においてボディ領域端部での降伏による耐圧低下が起き易い。
　そこで、特許文献１から特許文献３は、耐圧を向上できる半導体装置を提案している。
特許第５４５６１４７号公報 国際公開第２０１２／１０７９９８号 特開２０１１－２０４９２４号公報
　しかしながら、上記した特許文献１から特許文献３に開示された技術はそれぞれ耐圧が数十Ｖ台のデバイスの素子終端部のレイアウトを想定しているものであり、本開示の適用で想定する目標耐圧１００Ｖ以上のデバイスでは、より高電圧が印加される分ゲート絶縁膜とＳＴＩ領域境界部への電界は強まるため、特許文献１から特許文献３に開示された対策のみでは求める耐圧向上に対して不十分である。
　本開示は上記課題に鑑みてなされたものであり、平面視における素子終端部での電界集中を緩和して高耐圧の向上を図ることができる高耐圧ＭＯＳトランジスタ構造の半導体装置を提供することを目的とする。
　上記の課題を解決するために、本開示の第１の半導体装置は、半導体基板の一主面側の上部に埋め込み絶縁膜を介して形成された半導体層と、前記半導体層の上部に形成された第１導電型のボディ領域と、前記半導体層の上部に、前記ボディ領域から離間して形成された第２導電型のドレイン領域と、前記ボディ領域の表面に形成された第２導電型のソース領域と、前記半導体層内における前記ドレイン領域と前記ボディ領域との間に形成された第２導電型のドリフト領域と、前記半導体層の表面における前記ボディ領域と前記ドレイン領域との間に前記ドリフト領域上と重なるように形成された絶縁体領域と、前記半導体層の表面における前記ボディ領域上の一部から前記絶縁体領域の端部まで形成されたゲート絶縁膜と、前記ゲート絶縁膜上と前記絶縁体領域上に跨って形成されたゲート電極と、前記ソース領域上および前記ドレイン領域上にそれぞれ形成された電極とを備え、平面視において、前記ソース領域と前記ドレイン領域は対向する長さが最も長い方向である長手方向に沿って伸長して、前記長手方向と直交する方向である短手方向に並んで配置されており、平面視において、前記ボディ領域は前記長手方向に伸長して前記ドリフト領域および前記絶縁体領域によって包囲されるように配置されており、前記ボディ領域の前記長手方向の中央部から終端部に向かうに従い、前記絶縁体領域と前記ボディ領域との前記短手方向の間隔が狭くなる。
　本開示の第１の半導体装置において、平面視において、前記ボディ領域の前記長手方向の中央部から終端部に向かうに従い、前記絶縁体領域と前記ボディ領域との前記短手方向の間隔が狭くなってゆく先において、前記絶縁体領域と前記ボディ領域とが接触することが好ましい。
　本開示の第１の半導体装置において、平面視において、前記ボディ領域の前記長手方向の中央部から終端部に向かうに従い、前記絶縁体領域が開口している領域の前記短手方向の幅が狭くなることにより、前記絶縁体領域と前記ボディ領域との前記短手方向の間隔が狭くなることが好ましい。
　本開示の第２の半導体装置は、半導体基板の一主面側の上部に埋め込み絶縁膜を介して形成された半導体層と、前記半導体層の上部に形成された第１導電型のボディ領域と、前記半導体層の上部に、前記ボディ領域から離間して形成された第２導電型のドレイン領域と、前記ボディ領域の表面に形成された第２導電型のソース領域と、前記半導体層内における前記ドレイン領域と前記ボディ領域との間に形成された第２導電型のドリフト領域と、前記半導体層の表面における前記ボディ領域と前記ドレイン領域との間に形成された絶縁体領域と、前記半導体層の表面における前記ボディ領域上の一部から前記絶縁体領域の端部まで形成されたゲート絶縁膜と、前記ゲート絶縁膜上と前記絶縁体領域上に跨って形成されたゲート電極と、前記ソース領域上および前記ドレイン領域上にそれぞれ形成された電極とを備え、平面視において、前記ソース領域と前記ドレイン領域は対向する長さが最も長い方向である長手方向に沿って伸長して、前記長手方向と直交する方向である短手方向に並んで配置されており、平面視において、前記ボディ領域と前記絶縁体領域とは前記長手方向に伸長して一方が他方の周囲を取り囲む配置をなすと共に、それぞれの領域端を示す端線は前記ゲート電極下方を通過する前記絶縁体領域の第１端線と前記ボディ領域の第２端線を有し、前記第２端線は前記ボディ領域から前記半導体層との間で不純物濃度もしくは導電型が異なる境界線を形成し、平面視において、前記第１端線と前記第２端線は共に前記長手方向に沿って対向する直線部と、前記長手方向の直線部の終端間を鈍角の頂角で曲がる折れ線もしくは円弧で結ぶ曲線部を有し、前記直線部では、前記ボディ領域の前記第２端線は前記絶縁体領域の前記第１端線よりも前記短手方向において前記ソース領域側に位置する部分を有し、前記曲線部では、前記絶縁体領域の前記第１端線は前記ボディ領域の前記第２端線よりも前記長手方向において前記ソース領域側に位置する部分を有し、前記の第１端線と前記第２端線は交差点を有しており、前記交差点において、前記長手方向へ向かうに従い間隔が狭くなる前記第１端線と前記第２端線によって挟まる角度は鋭角である。
　本開示の第３の半導体装置は、半導体基板の一主面側の上部に埋め込み絶縁膜を介して形成された第１導電型の半導体層と、前記半導体層の上部に形成された第１導電型のボディ領域と、前記半導体層の上部に、前記ボディ領域から離間して形成された第２導電型のドレイン領域と、前記ボディ領域の表面に形成された第２導電型のソース領域と、前記半導体層内における前記ドレイン領域と前記ボディ領域との間に形成された第２導電型のドリフト領域と、前記半導体層の表面における前記ボディ領域と前記ドレイン領域との間に形成された絶縁体領域と、前記半導体層の表面における前記ボディ領域上の一部から前記絶縁体領域の端部まで形成されたゲート絶縁膜と、前記ゲート絶縁膜上と前記絶縁体領域上に跨って形成されたゲート電極と、前記ソース領域上および前記ドレイン領域上にそれぞれ形成された電極とを備え、平面視において、前記ソース領域と前記ドレイン領域は対向する長さが最も長い方向である長手方向に沿って伸長して、前記長手方向と直交する方向である短手方向に並んで配置されており、平面視において、前記ドリフト領域と前記絶縁体領域とは前記長手方向に伸長して、前記ボディ領域とは一方が他方の周囲を取り囲む配置をなすと共に、それぞれの領域端を示す端線は前記ゲート電極下方を通過する前記絶縁体領域の第１端線と前記ドリフト領域の第３端線を有し、前記第３端線は前記ドリフト領域と前記半導体層との間で導電型が異なる境界線を形成し、平面視において、前記第１端線と前記第３端線は共に前記長手方向に沿って対向する直線部と、前記長手方向の直線部の終端間を鈍角の頂角で曲がる折れ線もしくは円弧で結ぶ曲線部を有し、前記直線部では、前記ドリフト領域の前記第３端線は前記絶縁体領域の前記第１端線よりも前記短手方向において前記ソース領域側に位置する部分を有し、前記曲線部では、前記絶縁体領域の前記第１端線は前記ドリフト領域の前記第３端線よりも前記長手方向において前記ソース領域側に位置する部分を有し、前記第１端線と前記第３端線は交差点を有しており、前記交差点において、前記長手方向へ向かうに従い間隔が狭くなる前記第１端線と前記第３端線によって挟まる角度は鋭角である。
　本開示の第２および第３の半導体装置において、平面視において、前記交差点における前記鋭角の角度は３０°以上かつ６０°以下であることが好ましい。
　本開示の第２および第３の半導体装置において、平面視において、前記ボディ領域と前記ゲート電極とが重畳する間隔は、前記ボディ領域の第２端線の前記曲線部における前記長手方向の間隔の方が、前記ボディ領域の第２端線の前記直線部における前記短手方向の間隔よりも広いことが好ましい。
　本開示の第２および第３の半導体装置において、平面視において、前記ゲート絶縁膜上における前記ゲート電極端から前記絶縁体領域端までの間隔は、前記絶縁体領域の第１端線の前記曲線部における前記長手方向の寸法が、前記絶縁体領域の第１端線の前記直線部における前記短手方向の寸法より狭いことが好ましい。
　本開示の第２および第３の半導体装置において、平面視において、前記ボディ領域の前記第２端線と前記絶縁体領域の前記第１端線に関し、前記直線部の前記短手方向の幅が太い方の端線の方が、前記長手方向における前記直線部の終端の前記長手方向の位置がソース領域側であることが好ましい。
　本開示の第２および第３の半導体装置において、平面視において、前記ボディ領域の前記第２端線における前記直線部の前記短手方向の幅と、前記絶縁体領域の前記第１端線における前記直線部の前記短手方向の幅の寸法差の半分以上、前記長手方向における直線の終端の前記長手方向の位置が前記ソース領域側であることが好ましい。
　本開示の第２および第３の半導体装置において、平面視において、前記ボディ領域の前記第２端線もしくは前記ドリフト領域の前記第３端線と前記絶縁体領域の前記第１端線との間隔に関し、前記絶縁体領域の前記第１端線の前記曲線部における前記長手方向の間隔の方が、前記絶縁体領域の前記第１端線の前記直線部における前記短手方向の間隔よりも狭いことが好ましい。
　本開示の第１、第２および第３の半導体装置において、平面視において、リング状の前記ゲート電極の幅寸法に関し、前記長手方向の幅寸法が前記短手方向の幅寸法よりも狭いことが好ましい。
　本開示の第１、第２および第３の半導体装置において、平面視において、前記ゲート電極における前記ボディ領域の上方を覆わない領域の寸法に関して、前記ボディ領域の第２端線の前記曲線部における前記長手方向の寸法が、前記ボディ領域の第２端線の前記直線部における前記短手方向の寸法よりも狭いことが好ましい。
　本開示の半導体装置によれば、車載デバイス用途に向けて要求される高耐圧化に対して優れた効果を奏する高耐圧ＭＯＳトランジスタを提供することができる。
図１は、（Ａ）第１実施形態における半導体装置の構成を概略的に示す平面図、および（Ｂ）図１の（Ａ）における要部を拡大した概略平面図である。 図２は、図１の（Ａ）、図１の（Ｂ）のII－II´線に沿う概略断面図である。 図３は、図１の（Ａ）、図１の（Ｂ）のIII－III´線に沿う概略断面図である。 図４は、第１実施形態および比較例の各横型ＰチャネルＭＯＳトランジスタのドレインーソース間耐圧を比較した結果を示す電流―電圧特性図である。 図５は、（Ａ）第２実施形態における半導体装置の構成を概略的に示す平面図、および（Ｂ）図５の（Ａ）における要部を拡大した概略平面図である。 図６は、比較例の横型ＰチャネルＭＯＳトランジスタの構成を概略的に示す断面図であり、図７のＩ－Ｉ´線に沿う概略断面図である。 図７は、比較例の横型ＰチャネルＭＯＳトランジスタの構成を概略的に示す平面図である。
　（本開示の基礎となった知見）
　本発明者らは、「背景技術」の欄において記載した半導体装置に関し、以下の問題が生じることを見出した。
　図６は比較例における横型ＰチャネルＭＯＳトランジスタの断面図を示している。
　図６に示すように、比較例の横型ＰチャネルＭＯＳトランジスタでは支持基板１上に埋め込み絶縁膜２と低濃度ｎ－型半導体層３とが貼り合わせ形成されたＳＯＩ基板を用いる。ＳＯＩ基板の低濃度ｎ－型半導体層３にはｎ型ボディ領域４、ｐ型ドリフト領域５、ｎ型埋め込み領域６、及びｐ型ドレイン領域７が形成されている。ｐ型ドレイン領域７の表面には高濃度ｐ＋型ドレイン領域８が形成されている。さらに、ｎ型ボディ領域４の上部には、高濃度ｐ＋型ソース領域９と高濃度ｎ＋型ボディ・コンタクト領域１０が形成されている。
　また、低濃度ｎ－型半導体層３の表面の一部である、ｎ型ボディ領域４と高濃度ｐ＋型ドレイン領域８との間には相対的に厚膜の絶縁膜からなるＳＴＩ（Shallow Trench Isolation）領域１１が形成されている。さらに、低濃度ｎ－型半導体層３の表面の他の一部である、ｎ型ボディ領域４からｐ型ドリフト領域５の一部にまで跨がるように相対的に薄膜のゲート絶縁膜１２が形成されている。
　ゲート絶縁膜１２上からＳＴＩ領域１１上の一部まで延伸するようにゲート電極１３が形成されている。ゲート電極１３の側壁にはサイドウォールスペーサ１４が形成されており、ゲート電極１３を覆うように層間絶縁膜１５が形成されている。高濃度ｐ＋型ソース領域９上及び高濃度ｎ＋型ボディ・コンタクト領域１０上には、層間絶縁膜１５を貫通してこれらと電気的に接続するソース電極１６が形成されている。また、高濃度ｐ＋型ドレイン領域８上には、層間絶縁膜１５を貫通して電気的に接続するドレイン電極１７が形成されている。
　図７は比較例における横型ＰチャネルＭＯＳトランジスタの平面図を示しており、先に説明した図６は図７におけるＩ－Ｉ´線における断面図である。
　図７に示すように、ｎ型ボディ領域４は長手方向に長く延伸した方形状を示し、四隅の角は面取りされている。その内側には高濃度ｐ＋型ソース領域９と高濃度ｎ＋型ボディ・コンタクト領域１０が隣接して配置されている。ｎ型ボディ領域４の周囲を取り囲むように、ｎ型ボディ領域４と間隔をおいてＳＴＩ領域１１がリング状に配置されている。更に、ＳＴＩ領域１１の外側には、ｐ型ドレイン領域７及び高濃度ｐ＋型ドレイン領域８がリング状に配置されており、ｎ型ボディ領域４の周囲を取り囲んでいる。
　ｐ＋型ソース領域９とｐ＋型ドレイン領域８とは短手方向に向かって間隔を置いて対向して並んでおり、対向する長さが最も長い方向である長手方向に沿って伸長している。
　ゲート絶縁膜１２はリング状のＳＴＩ領域１１に囲まれる内側の領域に形成されて、ゲート電極１３は、ゲート絶縁膜１２上で高濃度ｐ＋型ソース領域９上と高濃度ｎ＋型ボディ・コンタクト領域１０の方形状の領域の端部からＳＴＩ領域１１上の一部にまで跨がるようにリング状に配置されている。ここで、図６の断面図に示すように、長手方向と直交する短手方向に沿って、高濃度ｐ＋型ソース領域９、ｎ型ボディ領域４、ｐ型ドリフト領域５、ｐ型ドレイン領域７及び高濃度ｐ＋型ドレイン領域８がこの順に直線的に並ぶ配置となり、トランジスタ動作した場合には主にこの方向にドレイン電流が流れる。
　平面視では、上記で説明した各領域はその端部を示す線（以下、端線と称する）で囲まれることになる。図７において、ｎ型ボディ領域４、高濃度ｐ＋型ソース領域９、高濃度ｎ＋型ボディ・コンタクト領域１０については、端線はその外周を示す一重線で示され、ｐ型ドリフト領域５、ｎ型埋め込み領域６、ｐ型ドレイン領域７、高濃度ｐ＋型ドレイン領域８、ＳＴＩ領域１１及びゲート電極１３はそれぞれその内周と外周を示す二重線で示される。内周の内側には領域は存在せず二重線で示される部位はリング状となる。
　ここで、ｎ型ボディ領域４の外周を示す端線、ｐ型ドリフト領域５の内周を示す端線、ＳＴＩ領域１１の内周を示す端線は、平面視で全方向において、内側から長手方向および短手方向に限らず全ての方向において、ｎ型ボディ領域４の外周を示す端線、ｐ型ドリフト領域５の内周を示す端線、ＳＴＩ領域１１の内周を示す端線の順にほぼ一定間隔をもって配置されており、互いに交差することはない。
　比較例の高耐圧ＭＯＳトランジスタにおいて、ボディ領域の周囲をドレイン領域で取り囲むレイアウトを用いた場合、オン状態においてドレイン電流が流れた際にはドレイン側での電流密度を低減できるため、オン状態のドレインーソース間耐圧を向上することができる。
　オフ状態においては、逆にドレインーソース間の耐圧を向上し難いという問題がある。
　これは、平面視においてボディ領域の終端部付近で拡がる空乏層による等電位線の曲率が高くなり、電界の上昇を招くためと考えられる。更に、フィールド酸化膜に素子分離に使われるＳＴＩ構造を用いた場合には、ゲート絶縁膜に接するＳＴＩ領域の端部で電界が集中しやすくなる。そのため、平面視においてＳＴＩ領域の終端部で曲率が大きくなる箇所では電子なだれ降伏が起きやすく耐圧の低下を招き易い。ソース領域、ゲート領域、ドレイン領域が直線状に対向してトランジスタ動作する素子領域の終端部付近になる。
　そこで、このような終端部付近の電界を緩和する平面レイアウト手法として、特許文献１に見られるように、ゲート絶縁膜とドリフト領域が重なる領域の間隔に関して素子終端部での寸法を素子終端部以外での寸法に比べて短くすることが行われている。なお、特許文献１では平面視において素子終端部と素子終端部以外の該当箇所は直交している。
　また、特許文献２に見られるように、更にボディ領域の終端部の中でボディ領域が円弧で曲率が大きくなる箇所において、ドリフト領域のボディ領域側の端をドレイン領域方向へＳＴＩ領域まで後退させる方法もある。これは、電界集中するゲート絶縁膜と接するＳＴＩ領域端において比較的濃度の高いドリフト領域をなくし、ドリフト領域と同じ導電型である低濃度の半導体層上にＳＴＩ領域端を位置させることで空乏層の横拡がりを促進させて、ＳＴＩ領域端での電界低減により耐圧向上させるものである。
　しかしながら、上記した特許文献１および特許文献２に開示された技術はそれぞれ耐圧が数十Ｖ台のデバイスの素子終端部のレイアウトを想定しているものであり、本開示の適用で想定する目標耐圧１００Ｖ以上のデバイスでは、より高電圧が印加される分ゲート絶縁膜とＳＴＩ領域境界部への電界は強まるため、特許文献１および特許文献２に開示された対策のみでは求める耐圧向上に対して不十分である。
　本開示は上記課題に鑑みてなされたものであり、平面視における素子終端部での電界集中を緩和して高耐圧の向上を図ることができる高耐圧ＭＯＳトランジスタ構造の半導体装置を提供することを目的とする。
　以下、本発明を実施するための形態について図面を参照しながら説明する。但し、説明が不必要に冗長になるのを避け当業者の理解を容易にするため、例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明等については詳細な説明は省略する場合がある。
　なお、添付図面および以下の説明は当業者が本開示を十分に理解するための一例を提示するものであって、これらによって請求の範囲に記載の主題を限定するものではない。
　また、以下の実施形態で説明する各領域はその端部を示す線を端線と称し、より詳細には各領域の外縁をつなぐ端線を外周端線と称し、各領域の内縁をつなぐ端線を内周端線と称する。
　（第１実施形態）
　第１実施形態に係る半導体装置について、一例として横型ＰチャネルＭＯＳトランジスタの平面図およびその要部拡大図をそれぞれ図１（Ａ）、（Ｂ）に示す。
　また、図１においてII－II´線に沿う断面図を図２に、図１においてIII－III´線に沿う断面図を図３にそれぞれ示す。なお、図１においてＩ－Ｉ´線に沿う断面図は比較例で説明した図６と同一である。
　図１～図３に示すように、横型ＰチャネルＭＯＳトランジスタの中央部に位置する略方形状のｎ型ボディ領域４はリング状のｐ型ドリフト領域５およびリング状のｐ＋型ドレイン領域８によってその周囲を包囲されている。また、方形状のｐ＋型ソース領域９とリング状のｐ＋型ドレイン領域８とは共に長手方向に沿う直線部では対向するように配置されている。
　ｎ型ボディ領域４の前記長手方向の中央部から終端部に向かうに従い、ＳＴＩ領域１１との短手方向の間隔が狭くなる。図１（Ｂ）の拡大図では間隔ａ２の寸法が該当する。
　図１（Ａ）のＩ－Ｉ´線とII－II´線は、前記長手方向の中央部と終端部の短手方向の線に対応しており、Ｉ－Ｉ´線における断面図を図６、II－II´線における断面図を図２に示す。図２で示される長手方向の終端部にあるｎ型ボディ領域４とＳＴＩ領域１１の短手方向の間隔ａ２は、図６で示される中央部の間隔ａ２に比較して狭くなっている。更に、ｎ型ボディ領域４の終端部に向かうに従い、ｎ型ボディ領域４とＳＴＩ領域１１の短手方向の間隔が狭くなってゆく先において、ｎ型ボディ領域４とＳＴＩ領域１１とが接触している。図１（Ａ）のIII－III´線は、II－II´線よりも更に長手方向の終端部側の短手方向の線に対応しており、III－III´線における断面図を図３に示す。
　図３で示される、更にｎ型ボディ領域４の終端部ではｎ型ボディ領域４とＳＴＩ領域１１の短手方向の間隔ａ２は、図１（Ａ）のII－II´線における断面図を示す図２における間隔ａ２に比較して狭くなっており、実質的にｎ型ボディ領域４とＳＴＩ領域１１とが接触している。図３では間隔ａ２を表現するために若干の幅を持つように表示しているが実質的に間隔ａ２は零である。
　このような構造とすることで以下のような効果が得られる。
　横型ＰチャネルＭＯＳトランジスタのドレインーソース間に逆バイアスが印加されると、ｎ型ボディ領域４、低濃度ｎ型半導体層３およびｐ型ドリフト領域５で構成される横方向のＰＮ接合の空乏層は拡大する。ここで、ｎ型ボディ領域４の不純物濃度は低濃度ｎ型半導体層３の不純物濃度およびｐ型ドリフト領域５に比べて高いため、ｎ型ボディ領域４側への空乏層の拡がりは比較的抑制され、空乏層は主に低濃度ｎ型半導体層３およびｐ型ドリフト領域５に拡がる。
　その結果、図２に示す間隔ａ２は図６に示す間隔ａ２に比べて狭くなり、この狭くなっている分空乏層で生じる電位差が少なくなるため、ゲート電極１３下方にあるＳＴＩ領域１１端での電界は低減されている。
　さらに、図３に示す間隔ａ２は図２に示す間隔ａ２に比べてより狭くなって実質的に零になるため、空乏層で生じる電位差はより少なくなるため電界はより低減されている。
　また、図１（Ａ）に示すように、ｎ型ボディ領域４の長手方向の中央部から終端部に向かうに従い、ｎ型ボディ領域４の方形形状（レイアウト）の短辺方向の幅ｆは一定を維持したままで、ＳＴＩ領域１１が開口している領域の短手方向の幅ｅが狭くなることにより、ＳＴＩ領域１１とｎ型ボディ領域４との短手方向の間隔ａ２が狭くなっている。
　このレイアウトは、ｎ型ボディ領域４の短手方向の幅ｆを拡大させることで、ＳＴＩ領域１１とｎ型ボディ領域４との短手方向の間隔ａ２を狭くする場合と比較して、ｎ型ボディ領域４の長手方向の終端部近傍に必要とされる面積を狭くできるメリットがある。
　図１（Ｂ）に示す横型ＰチャネルＭＯＳトランジスタの平面視における要部拡大図では、ＳＴＩ領域１１の内周を示す端線（第１端線）はＭ点、Ｎ点、Ｂ点およびＰ点をつないでおり、Ｎ点とＢ点の頂角は１３５°である。ｎ型ボディ領域４の外周を示す端線（第２端線）はＣ点、Ｅ点、Ｆ点およびＧ点をつないでおり、Ｅ点とＦ点の頂角は１３５°である。また、ｐ型ドリフト領域５の内周を示す端線（第３端線）はＨ点、Ｊ点、Ｋ点およびＬ点をつないでおり、Ｊ点とＫ点の頂角は１３５°である。
　上記、ＳＴＩ領域１１の内周を示す第１端線と、ｎ型ボディ領域４の外周を示す第２端線および、ｐ型ドリフト領域５の内周を示す第３端線は、いずれも、ゲート電極１３の下方を通過して、それぞれの端線において長手方向に沿って対向する直線部と、長手方向の直線部の終端間を鈍角の頂角で曲がる折れ線もしくは円弧で結ぶ曲線部で構成されている。
　ｎ型ボディ領域４の外周を示す第２端線はｎ型ボディ領域４から半導体層３との間で不純物濃度が高濃度から低濃度へ変化する境界線を形成し、ＳＴＩ領域１１の内周を示す第１端線との以下のような平面視上の関係を有している。
　ＳＴＩ領域１１の内周を示す第１端線の長手方向の直線部であるＭ点からＮ点を結ぶ端線と、ｎ型ボディ領域４の外周を示す第２端線の長手方向の直線部であるＣ点からＥ点を結ぶ端線では、短手方向においてｎ型ボディ領域４の第２端線の方がＳＴＩ領域１１の第１端線よりもｐ＋型ソース領域９に近い位置にある。
　一方、ＳＴＩ領域１１の内周を示す第１端線の曲線部であるＮ点、Ｂ点からＰ点を結ぶ端線と、ｎ型ボディ領域４の外周を示す第２端線の曲線部であるＥ点、Ｆ点からＧ点を結ぶ端線では、長手方向においてＳＴＩ領域１１の第１端線の方がｎ型ボディ領域４の第２端線よりもｐ＋型ソース領域９に近い位置にある部分を有する。
　したがって、ＳＴＩ領域１１の内周を示す第１端線におけるＮ点とＢ点とをつなぐ線分と、ｎ型ボディ領域４の外周を示す第２端線におけるＣ点とＥ点とをつなぐ線分とはＤ点で交差して、長手方向に沿ってＤ点に向かうにともない間隔が狭くなってゆく第１端線と第２端線によって挟まる角度は４５°で鋭角になっている。
　ｎ型ボディ領域４の第２端線とＳＴＩ領域１１の第１端線がこのような交差構造を備えることにより、図１（Ｂ）において、等電位線が密集して電界が強まる箇所を結ぶ曲線は、ｎ型ボディ領域４とＳＴＩ領域１１との関係では、ＳＴＩ領域１１の内周端線のＭ点、Ｎ点およびＤ点をつなぐ線分とｎ型ボディ領域４の外周端線のＤ点、Ｅ点、Ｆ点およびＧ点をつなぐ線分に沿うように延びる。したがって、ｎ型ボディ領域４とＳＴＩ領域１１との関係では、Ｄ点においてｎ型ボディ領域４とＳＴＩ領域１１とが成すＮ点、Ｄ点、Ｅ点を結んで折れ曲がる角度が小さくなると、ここでの等電位線の曲率が増加して電界強度が強まり好ましくない。本実施形態ではＤ点におけるこの角度は１３５°になるため、ここでの等電位線の曲率が低下して電界集中しない。このことは、長手方向からＤ点に向かう第１端線と第２端線によって挟まる角度を４５°の鋭角にすることと同じである。
　ｐ型ドリフト領域５の内周を示す第３端線は、半導体層３との間で導電型が異なる境界線を形成し、ＳＴＩ領域１１の内周を示す第１端線との以下のような関係を有している。
　ＳＴＩ領域１１の内周を示す第１端線の長手方向の直線部であるＭ点からＮ点を結ぶ端線と、ｐ型ドリフト領域５の内周を示す第３端線の長手方向の直線部であるＨ点からＪ点を結ぶ端線では、短手方向においてｐ型ドリフト領域５の第３端線の方がＳＴＩ領域１１の第１端線よりもｐ＋型ソース領域９に近い位置にある。
　一方、ＳＴＩ領域１１の内周を示す第１端線の曲線部であるＮ点、Ｂ点からＰ点を結ぶ端線と、ｐ型ドリフト領域５の内周を示す第３端線の曲線部であるＪ点、Ｋ点からＬ点を結ぶ端線では、長手方向においてＳＴＩ領域１１の第１端線の方がｐ型ドリフト領域５の第３端線よりもｐ＋型ソース領域９に近い位置にある部分を有する。
　ＳＴＩ領域１１の内周を示す第１端線におけるＮ点とＢ点とをつなぐ線分と、ｐ型ドリフト領域５の内周を示す第３端線におけるＨ点とＪ点とをつなぐ線分とはＡ点で交差して、長手方向に沿ってＡ点に向かうにともない間隔が狭くなってゆく第１端線と第３端線によって挟まる角度は４５°で鋭角になっている。
　ｐ型ドリフト領域５の第３端線とＳＴＩ領域１１の第１端線がこのような交差構造を備えることにより、図１（Ｂ）において、等電位線が密集して電界が強まる箇所を結ぶ曲線は、ｐ型ドリフト領域５とＳＴＩ領域１１との関係では、ＳＴＩ領域１１の内周端線のＭ点、Ｎ点およびＡ点をつなぐ線分とｐ型ドリフト領域５の内周端線のＡ点、Ｊ点、Ｋ点およびＬ点をつなぐ線分に沿うように延びる。
　したがって、ｐ型ドリフト領域５とＳＴＩ領域１１との関係では、Ａ点においてｐ型ドリフト領域５とＳＴＩ領域１１とが成すＮ点、Ａ点、Ｊ点を結んで折れ曲がる角度が小さくなると、ここでの等電位線の曲率が増加して電界強度が強まり好ましくない。本実施形態では先に説明したようにＡ点におけるこの角度は１３５°になるため、ここでの等電位線の曲率が低下して電界集中しない。このことは、長手方向からＡ点に向かう１端線と第３端線によって挟まる角度を４５°の鋭角にすることと同じである。
　このＳＴＩ領域１１の内周を示す第１端線と、ｎ型ボディ領域４の外周を示す第２端線またはｐ型ドリフト領域５の内周を示す第３端線によって長手方向に沿って交差点へと向かう際に挟まる角度は、３０°～６０°の範囲に設定することが好ましい。この角度が小さくなるほど横型ＰチャネルＭＯＳトランジスタの長手方向の終端部に必要とされる面積が増加するため本実施例のように４５°が望ましい。
　次に、図１（Ｂ）において、ゲート電極１３とｎ型ボディ領域４とが重なる領域の間隔に関して、ｎ型ボディ領域４の第２端線の曲線部での長手方向における間隔ｂ１を、直線部での短手方向の間隔ｂ２よりも広く設定する。ちなみに、図７に示す比較例では、間隔ｂ１と間隔ｂ２とは同一寸法で設計されている。
　ゲート電極１３とｎ型ボディ領域４とが重なる領域が横型ＰチャネルＭＯＳトランジスタのチャネル領域の一部を形成するため、図１（Ｂ）のｎ型ボディ領域４の第２端線の直線部においてゲート電極１３とｎ型ボディ領域４との間隔ｂ２が広くなるとチャネル抵抗が増加して電流能力が低下する。一方、ｎ型ボディ領域４の第２端線の曲線部では電流能力として寄与は少ないため、図１（Ｂ）の曲線部の間隔ｂ１を広げてもトランジスタ動作に支障はない。そこで、ゲート電極１３とｎ型ボディ領域４の長手方向の間隔ｂ１を、短手方向の間隔ｂ２よりも広く設定する。これにより横型ＰチャネルＭＯＳトランジスタの長手方向の終端部でのレイアウト設計を容易にすることができる。
　次に、図１（Ｂ）において、ゲート絶縁膜１２上におけるゲート電極１３端からＳＴＩ領域１１端までの間隔に関して、ＳＴＩ領域１１の第１端線の曲線部での長手方向における間隔ｃ１を、ＳＴＩ領域１１の第１端線の直線部での短手方向の間隔ｃ２よりも狭く設定する。ちなみに、図７に示す比較例では、間隔ｃ１と間隔ｃ２とは同一寸法で設計されている。ゲート絶縁膜１２上におけるゲート電極１３端からＳＴＩ領域１１端までの間隔はチャネル領域とｐ型ドリフト領域５への入り口を形成する領域となるため、主たるチャネル領域となる短手方向においては必要以上に短くすることはできない。
　ＳＴＩ領域１１の第１端線の直線部での短手方向においてゲート電極１３とＳＴＩ領域１１の間隔ｃ２を必要以上に短くしすぎた場合は、ショートチャネル効果による閾値電圧（Ｖｔ）の低下を招き、また、ｐ型ドリフト領域５への入り口を狭くすることになるため、オン抵抗増加などの電流能力が低下する。一方、曲線部での長手方向ではドレイン電流はほとんど流れない構造であるため、ゲート絶縁膜１２上におけるゲート電極１３端からＳＴＩ領域１１端までの間隔を狭くしてもトランジスタ動作に支障はない。そこで、ゲート絶縁膜１２上におけるゲート電極１３端からＳＴＩ領域１１端までの長手方向における間隔ｃ１を、短手方向における間隔ｃ２よりも狭く設定する。これにより横型ＰチャネルＭＯＳトランジスタの長手方向の終端部でのレイアウト設計を容易にすることができる。
　次に、図１（Ａ）に示すように、ｎ型ボディ領域４の外周を示す第２端線の直線部での短手方向における幅ｆ、ｐ型ドリフト領域５の内周を示す第３端線における幅ｇおよびＳＴＩ領域１１の内周を示す第１端線の短手方向における幅ｅの間にはｆ＜ｇ＜ｅの大小関係がある。
　図１（Ｂ）では、ｎ型ボディ領域４の長手方向における直線部の終端Ｅ点よりもＳＴＩ領域１１の長手方向における直線部の終端Ｎ点の方が、長手方向においてｐ＋型ソース領域９に近い位置に配置されている。実際には長手方向においてＮ点はｐ＋型ソース領域９と重なる位置にあり、Ｅ点はｐ＋型ソース領域９の下端よりも下方に位置している。ここで、長手方向におけるＥ点とＮ点との間隔ｉが、ＳＴＩ領域１１の第１端線の直線部における短手方向の幅ｅとボディ領域の第２端線の直線部における短手方向の幅ｆとの寸法差の半分、即ち、短手方向における間隔ａ２よりも長くなるように設定する。
　このことは、ｐ型ドリフト領域５でも同様で、図１（Ｂ）では、ｐ型ドリフト領域５の長手方向における直線部の終端Ｊ点よりもＳＴＩ領域１１の長手方向における直線部の終端Ｎ点の方が、長手方向においてｐ＋型ソース領域９に近い位置に配置されている。実際には長手方向においてＮ点はｐ＋型ソース領域９と重なる位置にあり、Ｊ点はｐ＋型ソース領域９の下端よりも下方に位置している。ここで、長手方向におけるＪ点とＮ点との間隔ｊが、ＳＴＩ領域１１の第１端線の直線部における短手方向の幅ｅとｐ型ドリフト領域５の第３端線の直線部における短手方向の幅ｇとの寸法差の半分、即ち、短手方向における間隔ｎ２よりも長くなるように設定する。
　このようなレイアウトとすることで、ｎ型ボディ領域４とＳＴＩ領域１１との交点であるＤ点およびｐ型ドリフト領域５とＳＴＩ領域１１との交点であるＡ点において、各領域の端線間の成す角度を鋭角にすることを容易に実現できる。
　次に、図１（Ｂ）に示すように、ｎ型ボディ領域４の外周を示す第２端線とＳＴＩ領域１１の内周を示す第１端線との間隔について、ｎ型ボディ領域４の曲線部での長手方向における間隔ａ１を、直線部の短手方向における間隔ａ２よりも狭く設定する。短手方向はトランジスタ作時に電流が流れる方向であるため、短手方向の間隔を狭くすると電流能力が損なわれる。一方、長手方向は電流能力への寄与が僅かであるため、耐圧に支障が無ければ長手方向の間隔を狭くしても問題ない。このような構成とすることで、横型ＰチャネルＭＯＳトランジスタの長手方向の終端部での電界強度を低減できると共に終端部の面積増加を抑制することができる。
　次に、図１（Ａ）に示すように、リング状のゲート電極１３の幅寸法に関して、長手方向の幅ｄ１を、短手方向における幅ｄ２よりも狭く設定する。ゲート電極はフィールドプレートとしての役割も兼ねており、ＳＴＩ領域上の幅を拡げる方が空乏層を横方向に拡げる効果があるため電界強度を低減できる。比較例では、電界集中する箇所がＳＴＩ領域１１端におけるゲート絶縁膜１２であったが、本実施形態ではｎ型ボディ領域４端でＳＴＩ領域１１になるので酸化膜厚が厚くなる。このためフィールドプレートとしての耐圧は向上するので、その分、フィールドプレートとしての観点から長手方向のゲート電極幅寸法を、短手方向のゲート電極幅よりも狭くすることができる。この結果、長手方向の終端部の面積を抑制することができる。
　次に、図１（Ａ）に示すように、ゲート電極１３におけるｎ型ボディ領域４上方を覆わない領域の寸法に関して、ｎ型ボディ領域４の第２端線の曲線部での長手方向の寸法ｈ１を、ｎ型ボディ領域４の第２端線の直線部での短手方向の寸法ｈ２よりも狭く設定する。この構造については、上記の長手方向および短手方向でのゲート電極幅の設定と同じ理由で同様の効果を奏する。
　尚、本実施形態では、ボディ領域の周囲をＳＴＩ領域およびｐ型ドリフト領域５で包囲するレイアウトを示したが、このようなレイアウトで限定されるものではなく、逆にＳＴＩ領域およびドリフト領域の周囲をボディ領域で包囲するレイアウトであっても構わない。
　図４に、本実施形態のレイアウト構造とした横型ＰチャネルＭＯＳトランジスタのドレインーソース間耐圧の電流―電圧特性と比較例の横型ＰチャネルＭＯＳトランジスタのドレインーソース間耐圧の電流―電圧特性とを比較した結果を示す。図４の電流―電圧特性から明らかなように、本実施形態の構造での耐圧は１５０Ｖとなり、比較例の耐圧である１３０Ｖに比べて約２０Ｖも大幅に向上させることが可能となった。
　なお、本実施形態において説明した各レイアウト構造はそれぞれ単独でも効果をもたらすが、それらを適宜組合せた構造とすることでより一層の効果を得ることができる。
　（第２実施形態）
　第１実施形態では、平面視において、横型ＰチャネルＭＯＳトランジスタのＳＴＩ領域１１の内周を示す第１端線、ｎ型ボディ領域４の外周を示す第２端線、ｐ型ドリフト領域５内周を示す第３端線の４隅を頂角１３５°とする直線でつなぐ構造としたが、この部分は直線に限定されるものではなく曲線を用いて円弧状としても構わない。円弧状にした場合の平面図を図５（Ａ）、（Ｂ）に示す。
　円弧になっている箇所は、略方形状のｎ型ボディ領域４の外周端線におけるＥ点からＦ点までの間、ｐ型ドリフト領域５の内周端線におけるＪ点からＫ点までの間およびのＳＴＩ領域１１の内周端線におけるＮ点からＢ点までの間である。
　また、ｎ型ボディ領域４の外周端線のＣ点からＥ点に至る部分とＳＴＩ領域１１の内周端線のＮ点からＢ点に至る部分とがＤ点において交差している。
　また、ｐ型ドリフト領域５の内周端線のＨ点からＪ点に至る部分とＳＴＩ領域１１の内周端線のＮ点からＢ点に至る部分とがＡ点で交差している。
　このようなレイアウト構造とすることで第１実施形態における効果を奏するとともに屈曲部を円弧状にしていることにより、トランジスタ動作時における等電位線の曲率が第１実施形態よりもさらに良化する。
　本実施形態では、各端線の屈曲部全て円弧にしたが、一部について直線で鈍角を頂角とする折れ線にしても構わない。
　なお、第１実施形態で説明した各レイアウト構造の効果およびそれらの組合せによる効果については本実施形態においても同様に成立するものである。
　また、第１実施形態および第２実施形態では、一例として横型ＰチャネルＭＯＳトランジスタを取り上げて説明したが、これに限定されるものではなく各構成要素の導電型等を入れ替えれば一例として横型ＮチャネルＭＯＳトランジスタにおいても同様に成立するものである。
　以上、複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、高耐圧ＭＯＳトランジスタの耐圧向上を図ると共に素子の終端部での面積増加を抑制できるものであり、特に車載デバイスのような目標耐圧１００Ｖ以上のデバイスに搭載する高耐圧ＭＯＳトランジスタにおいて有用である。
１　　支持基板
２　　埋め込み絶縁層
３　　ｎ型半導体層
４　　ｎ型ボディ領域
５　　ｐ型ドリフト領域
６　　ｎ型埋め込み領域
７　　ｐ＋型ドレイン領域
８　　ｐ＋ドレイン領域
９　　ｐ＋ソース領域
１０　ｎ＋ボディ・コンタクト拡散領域
１１　絶縁体領域
１２　ゲート絶縁膜
１３　ゲート電極
１４　サイドウォールスペーサ
１５　絶縁膜
１６　ソース電極
１７　ドレイン電極

Claims (13)

  1. 　半導体基板の一主面側の上部に埋め込み絶縁膜を介して形成された半導体層と、
    　前記半導体層の上部に形成された第１導電型のボディ領域と、
    　前記半導体層の上部に、前記ボディ領域から離間して形成された第２導電型のドレイン領域と、
    　前記ボディ領域の表面に形成された第２導電型のソース領域と、
    　前記半導体層内における前記ドレイン領域と前記ボディ領域との間に形成された第２導電型のドリフト領域と、
    　前記半導体層の表面における前記ボディ領域と前記ドレイン領域との間に前記ドリフト領域上と重なるように形成された絶縁体領域と、
    　前記半導体層の表面における前記ボディ領域上の一部から前記絶縁体領域の端部まで形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上と前記絶縁体領域上に跨って形成されたゲート電極と、
    　前記ソース領域上および前記ドレイン領域上にそれぞれ形成された電極とを備え、
    　平面視において、前記ソース領域と前記ドレイン領域は対向する長さが最も長い方向である長手方向に沿って伸長して、前記長手方向と直交する方向である短手方向に並んで配置されており、
    　平面視において、前記ボディ領域は前記長手方向に伸長して前記ドリフト領域および前記絶縁体領域によって包囲されるように配置されており、
    　前記ボディ領域の前記長手方向の中央部から終端部に向かうに従い、前記絶縁体領域と前記ボディ領域との前記短手方向の間隔が狭くなる半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　平面視において、前記ボディ領域の前記長手方向の中央部から終端部に向かうに従い、前記絶縁体領域と前記ボディ領域との前記短手方向の間隔が狭くなってゆく先において、前記絶縁体領域と前記ボディ領域とが接触する半導体装置。
  3. 　請求項１又は２に記載の半導体装置において、
    　平面視において、前記ボディ領域の前記長手方向の中央部から終端部に向かうに従い、前記絶縁体領域が開口している領域の前記短手方向の幅が狭くなることにより、前記絶縁体領域と前記ボディ領域との前記短手方向の間隔が狭くなる半導体装置。
  4. 　半導体基板の一主面側の上部に埋め込み絶縁膜を介して形成された半導体層と、
    　前記半導体層の上部に形成された第１導電型のボディ領域と、
    　前記半導体層の上部に、前記ボディ領域から離間して形成された第２導電型のドレイン領域と、
    　前記ボディ領域の表面に形成された第２導電型のソース領域と、
    　前記半導体層内における前記ドレイン領域と前記ボディ領域との間に形成された第２導電型のドリフト領域と、
    　前記半導体層の表面における前記ボディ領域と前記ドレイン領域との間に形成された絶縁体領域と、
    　前記半導体層の表面における前記ボディ領域上の一部から前記絶縁体領域の端部まで形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上と前記絶縁体領域上に跨って形成されたゲート電極と、
    　前記ソース領域上および前記ドレイン領域上にそれぞれ形成された電極とを備え、
    　平面視において、前記ソース領域と前記ドレイン領域は対向する長さが最も長い方向である長手方向に沿って伸長して、前記長手方向と直交する方向である短手方向に並んで配置されており、
    　平面視において、前記ボディ領域と前記絶縁体領域とは前記長手方向に伸長して一方が他方の周囲を取り囲む配置をなすと共に、それぞれの領域端を示す端線は前記ゲート電極下方を通過する前記絶縁体領域の第１端線と前記ボディ領域の第２端線を有し、
    　前記第２端線は前記ボディ領域から前記半導体層との間で不純物濃度もしくは導電型が異なる境界線を形成し、
    　平面視において、前記第１端線と前記第２端線は共に前記長手方向に沿って対向する直線部と、前記長手方向の直線部の終端間を鈍角の頂角で曲がる折れ線もしくは円弧で結ぶ曲線部を有し、
    　前記直線部では、前記ボディ領域の前記第２端線は前記絶縁体領域の前記第１端線よりも前記短手方向において前記ソース領域側に位置する部分を有し、
    　前記曲線部では、前記絶縁体領域の前記第１端線は前記ボディ領域の前記第２端線よりも前記長手方向において前記ソース領域側に位置する部分を有し、
    　前記の第１端線と前記第２端線は交差点を有しており、
    　前記交差点において、前記長手方向へ向かうに従い間隔が狭くなる前記第１端線と前記第２端線によって挟まる角度は鋭角である半導体装置。
  5. 　半導体基板の一主面側の上部に埋め込み絶縁膜を介して形成された第１導電型の半導体層と、
    　前記半導体層の上部に形成された第１導電型のボディ領域と、
    　前記半導体層の上部に、前記ボディ領域から離間して形成された第２導電型のドレイン領域と、
    　前記ボディ領域の表面に形成された第２導電型のソース領域と、
    　前記半導体層内における前記ドレイン領域と前記ボディ領域との間に形成された第２導電型のドリフト領域と、
    　前記半導体層の表面における前記ボディ領域と前記ドレイン領域との間に形成された絶縁体領域と、
    　前記半導体層の表面における前記ボディ領域上の一部から前記絶縁体領域の端部まで形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上と前記絶縁体領域上に跨って形成されたゲート電極と、
    　前記ソース領域上および前記ドレイン領域上にそれぞれ形成された電極とを備え、
    　平面視において、前記ソース領域と前記ドレイン領域は対向する長さが最も長い方向である長手方向に沿って伸長して、前記長手方向と直交する方向である短手方向に並んで配置されており、
    　平面視において、前記ドリフト領域と前記絶縁体領域とは前記長手方向に伸長して、前記ボディ領域とは一方が他方の周囲を取り囲む配置をなすと共に、それぞれの領域端を示す端線は前記ゲート電極下方を通過する前記絶縁体領域の第１端線と前記ドリフト領域の第３端線を有し、
    　前記第３端線は前記ドリフト領域と前記半導体層との間で導電型が異なる境界線を形成し、
    　平面視において、前記第１端線と前記第３端線は共に前記長手方向に沿って対向する直線部と、前記長手方向の直線部の終端間を鈍角の頂角で曲がる折れ線もしくは円弧で結ぶ曲線部を有し、
    　前記直線部では、前記ドリフト領域の前記第３端線は前記絶縁体領域の前記第１端線よりも前記短手方向において前記ソース領域側に位置する部分を有し、
    　前記曲線部では、前記絶縁体領域の前記第１端線は前記ドリフト領域の前記第３端線よりも前記長手方向において前記ソース領域側に位置する部分を有し、
    　前記第１端線と前記第３端線は交差点を有しており、
    　前記交差点において、前記長手方向へ向かうに従い間隔が狭くなる前記第１端線と前記第３端線によって挟まる角度は鋭角である半導体装置。
  6. 　請求項４又は５に記載の半導体装置において、
    　平面視において、前記交差点における前記鋭角の角度は３０°以上かつ６０°以下である半導体装置。
  7. 　請求項４又は５に記載の半導体装置において、
    　平面視において、前記ボディ領域と前記ゲート電極とが重畳する間隔は、前記ボディ領域の第２端線の前記曲線部における前記長手方向の間隔の方が、前記ボディ領域の第２端線の前記直線部における前記短手方向の間隔よりも広い半導体装置。
  8. 　請求項４～７のいずれか１項に記載の半導体装置において、
    　平面視において、前記ゲート絶縁膜上における前記ゲート電極端から前記絶縁体領域端までの間隔は、前記絶縁体領域の第１端線の前記曲線部における前記長手方向の寸法が、前記絶縁体領域の第１端線の前記直線部における前記短手方向の寸法より狭い半導体装置。
  9. 　請求項４～８のいずれか１項に記載の半導体装置において、
    　平面視において、前記ボディ領域の前記第２端線と前記絶縁体領域の前記第１端線に関し、前記直線部の前記短手方向の幅が太い方の端線の方が、前記長手方向における前記直線部の終端の前記長手方向の位置がソース領域側である半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　平面視において、前記ボディ領域の前記第２端線における前記直線部の前記短手方向の幅と、前記絶縁体領域の前記第１端線における前記直線部の前記短手方向の幅の寸法差の半分以上、前記長手方向における前記直線部の終端の前記長手方向の位置が前記ソース領域側である半導体装置。
  11. 　請求項４～１０のいずれか１項に記載の半導体装置において、
    　平面視において、前記ボディ領域の前記第２端線もしくは前記ドリフト領域の前記第３端線と前記絶縁体領域の前記第１端線との間隔に関し、前記絶縁体領域の前記第１端線の前記曲線部における前記長手方向の間隔の方が、前記絶縁体領域の前記第１端線の前記直線部における前記短手方向の間隔よりも狭い半導体装置。
  12. 　請求項１～１１のいずれか１項に記載の半導体装置において、
    　平面視において、リング状の前記ゲート電極の幅寸法に関し、前記長手方向の幅寸法が前記短手方向の幅寸法よりも狭い半導体装置。
  13. 　請求項１～１２のいずれか１項に記載の半導体装置において、
    　平面視において、前記ゲート電極における前記ボディ領域の上方を覆わない領域の寸法に関して、前記ボディ領域の第２端線の前記曲線部における前記長手方向の寸法が、前記ボディ領域の第２端線の前記直線部における前記短手方向の寸法よりも狭い半導体装置。
PCT/JP2018/019926 2017-07-14 2018-05-24 半導体装置 WO2019012813A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018545253A JP7153559B2 (ja) 2017-07-14 2018-05-24 半導体装置
CN201880002960.8A CN109564877B (zh) 2017-07-14 2018-05-24 半导体装置
US16/273,398 US10756172B2 (en) 2017-07-14 2019-02-12 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-138078 2017-07-14
JP2017138078 2017-07-14

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/273,398 Continuation US10756172B2 (en) 2017-07-14 2019-02-12 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2019012813A1 true WO2019012813A1 (ja) 2019-01-17

Family

ID=65001273

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/019926 WO2019012813A1 (ja) 2017-07-14 2018-05-24 半導体装置

Country Status (4)

Country Link
US (1) US10756172B2 (ja)
JP (1) JP7153559B2 (ja)
CN (1) CN109564877B (ja)
WO (1) WO2019012813A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10580906B1 (en) * 2018-10-01 2020-03-03 Nxp B.V. Semiconductor device comprising a PN junction diode
CN116225135B (zh) * 2023-05-11 2023-07-21 上海海栎创科技股份有限公司 一种低压差线性稳压器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312805A (ja) * 1998-04-30 1999-11-09 Denso Corp 半導体装置
JP2002110970A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置
JP2011204924A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 半導体装置
WO2012107998A1 (ja) * 2011-02-08 2012-08-16 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6985051B2 (en) * 2002-12-17 2006-01-10 The Regents Of The University Of Michigan Micromechanical resonator device and method of making a micromechanical device
JP2005093696A (ja) * 2003-09-17 2005-04-07 Matsushita Electric Ind Co Ltd 横型ｍｏｓトランジスタ
JP4387291B2 (ja) * 2004-12-06 2009-12-16 パナソニック株式会社 横型半導体デバイスおよびその製造方法
JP5261927B2 (ja) * 2006-12-11 2013-08-14 パナソニック株式会社 半導体装置
US7990232B1 (en) * 2007-06-06 2011-08-02 Rf Micro Devices, Inc. Anchor/support design for MEMS resonators
JP5487852B2 (ja) * 2008-09-30 2014-05-14 サンケン電気株式会社 半導体装置
JP5504187B2 (ja) * 2011-01-26 2014-05-28 株式会社東芝 半導体装置及びその製造方法
JP5456147B2 (ja) 2012-11-30 2014-03-26 株式会社東芝 半導体装置
JP6244177B2 (ja) * 2013-11-12 2017-12-06 日立オートモティブシステムズ株式会社 半導体装置
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法
US9905688B2 (en) * 2016-01-28 2018-02-27 Texas Instruments Incorporated SOI power LDMOS device
CN106129118B (zh) * 2016-08-25 2019-04-26 电子科技大学 横向高压功率器件的结终端结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312805A (ja) * 1998-04-30 1999-11-09 Denso Corp 半導体装置
JP2002110970A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置
JP2011204924A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 半導体装置
WO2012107998A1 (ja) * 2011-02-08 2012-08-16 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP7153559B2 (ja) 2022-10-14
US10756172B2 (en) 2020-08-25
CN109564877B (zh) 2023-08-25
JPWO2019012813A1 (ja) 2020-05-07
CN109564877A (zh) 2019-04-02
US20190172908A1 (en) 2019-06-06

Similar Documents

Publication Publication Date Title
US8093923B2 (en) Semiconductor device
JP6244177B2 (ja) 半導体装置
US9799764B2 (en) Lateral power integrated devices having low on-resistance
US9496382B2 (en) Field effect transistor, termination structure and associated method for manufacturing
US11004931B2 (en) Semiconductor device
WO2015079511A1 (ja) 半導体装置
US20110127583A1 (en) Semiconductor component with integrated hall effect sensor
US9882044B2 (en) Edge termination for super-junction MOSFETs
JP7153559B2 (ja) 半導体装置
US20180076201A1 (en) Semiconductor device
US20220123142A1 (en) Semiconductor device with lateral transistor
CN110718585A (zh) Ldmos器件及其制造方法
US9985126B2 (en) Semiconductor device comprising a first gate electrode and a second gate electrode
CN110120414B (zh) 晶体管结构
CN107644912A (zh) 包括晶体管阵列和终止区的半导体器件以及制造这样的半导体器件的方法
TWI447912B (zh) 半導體裝置及其製造方法
JP2012079992A (ja) 半導体装置
KR20170079984A (ko) 낮은 온 저항을 갖는 수평형 전력용 집적 소자
JP5446404B2 (ja) 半導体装置
CN102117832B (zh) 晶体管及其方法
US20140291757A1 (en) Semiconductor device
US9882043B2 (en) Semiconductor device with trench termination structure
JP2017079292A (ja) 半導体装置
JP2000124472A (ja) 相互接続を支承するパワ―構成部品
US9397205B1 (en) Semiconductor device

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2018545253

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18832590

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18832590

Country of ref document: EP

Kind code of ref document: A1