CN102201444B - 半导体装置 - Google Patents

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Abstract

根据实施方式，半导体装置具备：第2导电型的基底区域，设有第1导电型的源极区域；第1导电型的漂移区域，邻接于上述基底区域；绝缘体层，从上述漂移区域的表面到内部地进行设置；第1导电型的漏极区域，对置于上述源极区域，夹着上述基底区域及上述绝缘体层而设在上述漂移区域的表面；栅极氧化膜，设在上述基底区域的表面；栅极电极，设在上述栅极氧化膜上；第1主电极，与上述源极区域连接；以及第2主电极，与上述漏极区域连接。上述源极区域和上述漏极区域从相对于上述基底区域的表面垂直的方向观察，至少以线状大致平行地延伸，由上述绝缘体层和上述基底区域夹着的部分的上述漂移区域的长度为，与相对于上述大致平行延伸的方向大致垂直的方向的长度相比，上述大致平行延伸的方向的长度较短。

Description

半导体装置
相关申请的交叉引用
本申请基于2010年3月25日提出的日本专利申请第2010-71060号并主张其优先权，这里引用其全部内容。
技术领域
本发明涉及半导体装置。
背景技术
作为功率MOS(Metal Oxide Semiconductor，金属氧化物半导体)电场效应晶体管之一，有横型的DMOS(Double Diffused Metal OxideSemiconductor，双扩散金属氧化物半导体)电场效应晶体管。
在DMOS电场效应晶体管中，一般采用通过延长漂移区域的长度(漂移长)来提高元件的耐压的方案。此外，作为元件的布局，采用使元件末端区域的耐压比元件的内部区域(元件活性区域)提高的方案的情况较多。这是因为，即使缜密地进行关于元件特性的内部区域(元件活性区域)的设计，如果在不对元件特性带来影响的元件末端部分处、元件耐压有下降的可能性，则元件特性的控制也会变得困难。但是，如果为了提高元件末端区域的耐压而如上述那样采用使漂移长变长的对策，则在横型的DMOS电场效应晶体管中，有元件面积增加的问题。
发明内容
本发明的目的是提供一种能够抑制元件面积的增加的半导体装置。
技术方案的半导体装置的特征在于，
具备：
第2导电型的基底区域，设有第1导电型的源极区域；
第1导电型的漂移区域，连接于上述基底区域；
绝缘体层，从上述漂移区域的表面到内部地进行设置；
第1导电型的漏极区域，对置于上述源极区域，夹着上述基底区域及上述绝缘体层而设在上述漂移区域的表面；
栅极氧化膜，设在上述基底区域的表面；
栅极电极，设在上述栅极氧化膜上；
第1主电极，与上述源极区域连接；以及
第2主电极，与上述漏极区域连接，
从相对于上述基底区域的表面垂直的方向观察，
上述基底区域的周围被上述漂移区域及上述绝缘体层包围；
上述漏极区域的至少一部分和上述源极区域以线状地大致平行延伸；
由上述绝缘体层和上述基底区域夹着的部分的上述漂移区域的长度为，与相对于上述大致平行延伸的方向大致垂直的方向的长度相比，上述大致平行延伸的方向的长度较短；
上述大致平行延伸的方向上的、由上述绝缘体层和上述基底区域夹着的上述漂移区域的长度是1.8微米(μm)以下。
另一技术方案的半导体装置的特征在于，
具备：
第2导电型的基底区域，设有第1导电型的源极区域；
第1导电型的漂移区域，邻接于上述基底区域；
绝缘体层，从上述漂移区域的表面到内部地进行设置；
第1导电型的漏极区域，对置于上述源极区域，夹着上述基底区域及上述绝缘体层而设在上述漂移区域的表面；
栅极氧化膜，设在上述基底区域的表面；
栅极电极，设在上述栅极氧化膜上；
第1主电极，与上述源极区域连接；以及
第2主电极，与上述漏极区域连接，
从相对于上述基底区域的表面垂直的方向观察，
上述基底区域将上述漂移区域、上述绝缘体层及上述漏极区域包围；
上述漏极区域和上述源极区域的至少一部分以线状地大致平行延伸；
由上述绝缘体层和上述基底区域夹着的部分的上述漂移区域的长度为，与相对于上述大致平行延伸的方向大致垂直的方向的长度相比，上述大致平行延伸的方向的长度较短；
上述大致平行延伸的方向上的、由上述绝缘体层和上述基底区域夹着的上述漂移区域的长度是1.8微米(μm)以下。
根据上述结构的半导体装置，能够抑制元件面积的增加。
附图说明
图1是有关本实施方式的半导体装置的要部俯视图。
图2是有关本实施方式的半导体装置的要部剖视图。
图3是说明源极-漏极间耐压、与被基底区域和STI区域所夹的部分的漂移区域的长度之间的关系的图。
图4是有关本实施方式的半导体装置的要部俯视图。
图5是有关本实施方式的半导体装置的要部剖视图。
图6是有关本实施方式的半导体装置的要部剖视图。
图7是有关本实施方式的半导体装置的要部俯视图。
图8是有关本实施方式的半导体装置的要部俯视图。
具体实施方式
以下，参照附图说明本发明的实施方式。
(第1实施方式)
图1是有关本实施方式的半导体装置的要部俯视图。
图2是有关本实施方式的半导体装置的要部剖视图。这里，在图2(a)中表示图1的A-A′截面，在图2(b)中表示图1的B-B′截面，在图2(c)中表示图1的C-C′截面。另外，在图1中，为了便于说明半导体装置1的内部构造，没有显示图2所示的层间绝缘膜40、源极电极31及漏极电极33。
图1及图2所示的半导体装置1是横型的DMOS，具备：第1导电型的半导体层11n、设在半导体层11n的表面的第2导电型的基底(base)区域12、设在基底区域12的表面的第1导电型的源极区域13、从半导体层10的表面到内部进行设置、且邻接于基底区域12的第1导电型的漂移区域15、和设在漂移区域15的表面的第1导电型的漏极区域14。在本实施方式中，例如设第1导电型为n型、第2导电型为p型。并且，半导体装置1还具备：从漏极区域14外的漂移区域15的表面到内部设置的、作为绝缘体层的STI(Shallow Trench Isolation，浅槽隔离)区域16；控制基底区域12的通电路径的、作为控制电极的栅极电极20；连接在源极区域上的、作为第1主电极的源极电极31；和连接在漏极区域14上的、作为第2主电极的漏极电极33。这样的半导体装置1例如被作为功率用设备(同步整流电路装置等)的元件来使用。
首先，使用俯视图(图1)对半导体装置1的概要进行说明。
如图1所示，在半导体装置1的平面(主面)内，源极区域13以线状延伸。在源极区域13内，例如周期性地配置有导电型与源极区域13不同的背栅极(バックゲ一ト)区域13c。在源极区域13，经由源极接触区域30连接着源极电极31。在背栅极区域13c，经由背栅极接触区域34连接着源极电极31。在本实施方式中，将背栅极区域13c包含在源极区域13中，将源极区域13及背栅极区域13c称作源极区域。
此外，在半导体装置1的平面内，以线状延伸有漏极区域14，以使其相对于源极区域13大致平行。在漏极区域14，经由漏极接触区域32连接着漏极电极33。线状的源极区域13和漏极区域14在相对于大致平行地相互对置延伸的方向为大致垂直的方向上交替地反复配置。该交替配置的方向用箭头P表示。并且，配置有栅极电极20以使其包围源极区域13。
在半导体装置1中，将由源极区域13和漏极区域14夹着的区域称作半导体装置1的元件活性区域90，将元件活性区域90以外的区域称作半导体装置1的元件末端区域91。即，在元件活性区域90中，源极区域13和漏极区域14大致平行地相互对置，在源极区域13与漏极区域14之间配置有栅极电极20。通过经由栅极接触区域23控制栅极电极20的电位，能够使源极一漏极间的通电导通或截止。
使用半导体装置1的剖视图(图2)，对半导体装置1的构造详细地说明。图2所示的半导体装置1的区域，在图2(a)、图2(b)中是元件活性区域90，在图2(c)中是元件末端区域91。
如图2所示，在半导体装置1中，例如在N+型的半导体层(单晶硅基板)10上，设有外延成长的N-型的半导体层11n。关于半导体层11n，也可以替换为N-型的阱区域。在本实施方式中，以N-型的半导体层11n为例说明实施方式。
在半导体层11n的表面，设有P型的基底区域12。基底区域12也称作P型主体(body)区域或P型阱区域。在基底区域12的表面，设有N+型的源极区域13、和邻接于源极区域13的P+型的背栅极区域13c(参照图2(a)、图2(b))。此外，在半导体层11n的表面，与基底区域12分隔而设有N+型的漏极区域14。这样，从相对于半导体层10的表面垂直的方向观察，源极区域13及漏极区域14以线状延伸(参照图1)。在源极区域13及背栅极区域13c之上设有硅化物层18。在漏极区域14之上设有硅化物层19。
从漂移区域15的表面到内部，设有作为绝缘体层的STI区域16。STI区域16的底面位于比漏极区域14的底面靠下方的位置。漏极区域14侧的STI区域16的侧面的一部分与漏极区域14相接。即，STI区域16的侧面及底面被漂移区域15及漏极区域14包围。对置于源极区域13且夹着基底区域12及STI区域16而设有漏极区域14。从半导体装置1的上方观察，源极区域13被STI区域16包围(参照图1)。
在源极区域13(或背栅极区域13c)与STI区域16之间的基底区域12、基底区域12与STI区域16之间的漂移区域15、以及STI区域16的一部分的正上方区域，设有栅极电极20。栅极电极20连接于图1中例示的栅极接触区域23。在栅极电极20与基底区域12、漂移区域15及STI区域16之间，设有栅极氧化膜21。在栅极氧化膜21上设有栅极电极20，在栅极电极20之上设有硅化物层22。
在本实施方式中，将从源极区域13朝向STI区域16的方向的栅极电极20的长度设为栅极长。将大致正交于上述栅极长的栅极长度设为栅极宽。半导体装置1的栅极长例如是10μm以下。
此外，在本实施方式中，将基底区域12与STI区域16相对置的距离设为d1(图2(a))、d2(图2(b))、d3(图2(c))。d1、d2、d3是由基底区域12与STI区域16夹着的部分的漂移区域15的长度。在半导体装置1中，距离d1、d2大致相等地构成，距离d3构成得比距离d1、d2短。
这样，从相对于半导体层10的表面垂直的方向观察，源极区域13和漏极区域14至少以线状大致平行地延伸。在由作为绝缘体层的STI区域16和基底区域12夹着的部分的漂移区域的长度d中，与相对于上述大致平行地延伸的方向大致垂直的方向的长度d1、d2相比，上述大致平行地延伸的方向的长度d3更短。换言之，在由作为绝缘体层的STI区域16和基底区域12夹着的部分的漂移区域15的长度d中，与相对于源极区域13和漏极区域14交替地重复的方向(箭头P)大致平行的方向的长度d1、d2相比，相对于该交替重复的方向大致垂直的方向的长度d3更短。即，元件末端区域91的距离d3构成得比元件活性区域90的距离d1、d2短。
在这样的结构中，半导体装置1也具有较高的源极-漏极间耐压(BVdSS)。
另外，在源极区域13与源极接触区域30之间夹着硅化物层18。在背栅极区域13c与背栅极接触区域34之间夹着硅化物层18。在漏极区域14与漏极接触区域32之间夹着硅化物层19。在源极区域13(或背栅极区域13c)、漏极区域14、栅极电极20、和从栅极电极20露出的STI区域16之上设有层间绝缘膜40。
在源极区域13及背栅极区域13c与漂移区域15之间的基底区域12的表面，为了调节DMOS的阈值电压(Vth)而设有杂质浓度与基底区域12不同的注入(インプラ)区域(未图示)。或者，也可以设计为，通过基底区域12来调节阈值电压。
在半导体装置1中，各个源极接触区域30被共通的源极电极31并联连接，各个漏极接触区域32被共通的漏极电极33并联连接(未图示)。即，通过配线(未图示)而连接多个包括基底区域12、源极区域13、漏极区域14、漂移区域15、及栅极电极20的单位MOSFET，能够对半导体装置1内通电大电流。
接着，对半导体装置1的作用效果进行说明。
使半导体装置1的源极区域13与栅极电极20之间的电位差成为比阈值低的电压(例如0V)，相对于源极区域13，对漏极区域14施加正的电压(反偏压)。于是，耗尽层从栅极电极20下侧的漂移区域15与基底区域12之间的接合部分(pn接合界面)延伸到漂移区域15侧及基底区域12侧。
在有关本实施方式的半导体装置1中，调节漂移区域15的杂质浓度(掺杂量)，以使在施加了上述反偏压的情况下，由STI区域16和基底区域12夹着的部分的漂移区域15完全耗尽化。例如，图2(a)、图2(b)所示的距离d1、d2间的漂移区域15如果被施加上述反偏压则完全耗尽化。图2所示的距离d3间的漂移区域15也由于是与图2(a)、图2(b)所示的漂移区域15相同的部位，因此如果被施加上述反偏压则完全耗尽化。耗尽化后的耗尽层可以近似为电介质层。
因而，被施加的反偏压被在漂移区域15中产生的耗尽层、和邻接于漂移区域15的STI区域(绝缘层)16分担。此时，漂移区域15的长度d越短，作为绝缘层的STI区域16负担的反偏压的比例越高。在半导体装置1中，与半导体层相比，作为绝缘层的STI区域16耐压更高，所以在耗尽层与STI区域16连通的情况下，如果使漂移区域15的长度d更短，则施加于STI区域16的电压的分担比例变高。所以，在有关本实施方式的半导体装置1中，不是使由STI区域16和基底区域12夹着的元件末端区域91中的漂移区域15的长度d3变长而提高耐压，而是相反地，使元件末端区域91中的由STI区域16和基底区域12夹着的部分的漂移区域15的长度d3比元件活性区域90中的由STI区域16和基底区域12夹着的部分的漂移区域的长度d1、d2短，从而使源极-漏极间耐压(BVdSS)进一步增加。
图3是说明源极-漏极间耐压(BVdSS)、与被基底区域和STI区域所夹的部分的漂移区域的长度之间的关系的图。该结果是由发明者通过实验模拟求出的。
图3的横轴是由基底区域12和STI区域16夹着的部分的漂移区域15的长度d(d1～d3)，纵轴是源极-漏极间耐压(BVdSS)。
图3(a)是设漂移区域15的杂质的掺杂量为(1)：1.0×1012(/cm2)、(2)：3.0×1012(/cm2)、(3)：5.5×1012(/cm2)、(4)：9.0×1012(/cm2)的情况下的、长度d与BVdSS的关系的仿真曲线图。根据该曲线图可知，不论漂移区域15的杂质的掺杂量如何，至少在长度1.8μm以下的区域中，长度d越短则BVdSS越大。这是因为，可以考虑到，由于反偏压的施加的比例被耗尽层(电介质层)和STI区域16分担，所以长度d越短，由耐压较高的STI区域16(绝缘层)负担的反偏压的比例越高。
通常，作为提高BVdSS的方法，可以考虑使由基底区域12和STI区域16夹着的部分的漂移区域15的长度d变得更长。这是利用通过使长度d变得更长、从而由基底区域12和STI区域16夹着的部分的漂移区域15内的电压梯度平缓、BVdSS增加的作用的方法。但是，在该对策中，由于长度d变长，所以有元件面积增大的缺点。
相对于此，在半导体装置1中，不是使长度d变得更长而使BVdSS增加，而是使由STI区域16和基底区域12夹着的部分的漂移区域15的长度变短而使源极-漏极间耐压(BVdSS)增加。
在有关本实施方式的半导体装置1中，在根据元件特性的条件而将对元件特性带来影响的元件活性区域90的距离d1、d2决定为规定值的情况下，如图3(b)所示，设计为，使不对元件特性带来影响的元件末端区域91的距离d3比距离d1、d2短。换言之，在由STI区域16和基底区域12夹着的部分的漂移区域15的长度中，与相对于源极区域13和漏极区域14交替重复的方向大致平行的方向相比，在相对于该交替重复的方向大致垂直的方向上构成得较短。
结果，能够不使元件末端区域91的面积增加而使元件末端区域91的BVdSS比元件活性区域90的BVdSS高。如果是这样的构造，则在元件活性区域90中发生击穿之前，在与元件动作无关的元件末端区域91中不易发生击穿。
在有关本实施方式的半导体装置1中，将距离d(d1、d2、d3)设定为1.8μm以下，抑制元件面积的增大并且使元件的耐压提高。并且，如果对半导体装置1的源极-漏极间施加电压，并使源极区域13与栅极电极20之间的电位差成为阈值以上，则在图2(a)、图2(b)所示的基底区域12的表面形成沟道层，从而能够使源极-漏极间流过电流。
另外，如果使由基底区域12和STI区域16夹着的部分的漂移区域15的长度d(d1～d3)过短，虽然会发生该部分的漂移区域的电流路径狭窄、从而导通电阻(RonA)增加的现象，但使上述长度d变短的只是不对元件特性带来影响的元件末端区域91，所以不会使元件整体的导通电阻(RonA)增加。
接着，对本实施方式的变形例进行说明。在以下的说明中，对于相同的部件赋予相同位置的标号，对于说明过的部件、该部件的作用效果，根据需要而省略说明。
(第2实施方式)
图4是有关本实施方式的半导体装置的要部俯视图。
图5是有关本实施方式的半导体装置的要部剖视图。这里，在图5(a)中表示图4的A-A′截面，在图5(b)中表示图4的B-B′截面，在图5(c)中表示图4的C-C′截面。另外，在图4中，为了便于说明半导体装置2的内部构造，没有显示图5所示的层间绝缘膜40、源极电极31及漏极电极33。
半导体装置2的基本结构与半导体装置1是相同的。但是，在半导体装置2中，漏极区域14配置为，从相对于半导体层10的表面垂直的方向观察而将源极区域13、栅极电极20等包围。以下，对半导体装置2进行说明。
首先，利用图4对半导体装置2进行说明。
在半导体装置2中，在其平面内，源极区域13以线状延伸。在源极区域13内，例如周期性地配置有导电型与源极区域13不同的背栅极区域13c。此外，在半导体装置2的平面内，漏极区域14以线状延伸，以使其相对于源极区域13在元件活性区域90的部分中相互对置地大致平行。进而，漏极区域14配置为，从相对于半导体层10的表面垂直的方向观察而将源极区域13、栅极电极20等包围。源极区域13和漏极区域14，在相对于大致平行地相互对置而延伸的方向为大致垂直的方向上交替地配置。半导体装置2的栅极长例如是10μm以下。
利用图5，对半导体装置2的构造详细地说明。
图5(a)、图5(b)的结构与图2(a)、图2(b)的结构是相同的，所以省略说明。在图5(c)中，例如在半导体层10之上设有半导体层11n。在该半导体层11n的表面设有基底区域12。在基底区域12的表面设有源极区域13。在图5(c)中，显示了由于使漏极区域14环绕以包围栅极电极20，而与基底区域12分隔配置的漏极区域14。
在基底区域12与漏极区域14之间，设有漂移区域15。漂移区域15的底面在半导体层10侧位于比基底区域12的底面靠下方的位置。在漂移区域15内设有STI区域16。STI区域16的底面位于比漏极区域14的底面靠下方的位置。漏极区域14侧的STI区域16的侧面的一部分与漏极区域14相接。STI区域16的侧面及底面被漂移区域15及漏极区域14包围。并且，通过对源极-漏极间施加电压、并经由栅极接触区域23控制栅极电极20的电位，能够使源极-漏极间的通电导通或截止。
在半导体装置2中，距离d1、d2也构成为1.8μm以下且大致相等，距离d3也构成得比距离d1、d2短。
在这样的结构中，也通过与半导体装置1同样的作用效果，使得半导体装置2具有较高的源极-漏极间耐压(BVdSS)。进而，源极区域13延伸的方向的距离进一步减小。这样，在半导体装置2中，也不是使由STI区域16和基底区域12夹着的元件末端区域91中的漂移区域15的长度d3变长而使耐压提高，而是使元件末端区域91中的由STI区域16和基底区域12夹着的部分的漂移区域15的长度d3比元件活性区域90中的由STI区域16和基底区域12夹着的部分的漂移区域的长度d1、d2短，从而使源极-漏极间耐压(BVdSS)进一步增加。即，在半导体装置2中，也能够不使元件面积增大地提高元件末端区域91的耐压。
进而，在半导体装置2中，由于使漏极区域14环绕以使其包围栅极电极20，与半导体装置1相比，流过主电极间的电流变大。
另外，在半导体装置2中，也有图5(c)所示的距离d3变窄、C-C′截面中的源极-漏极间的导通电阻增加的情况。但是，半导体装置2的导通时的通电路径中，平行排列的源极区域13与漏极区域14之间为主路径。因而，C-C′截面中的源极-漏极间的导通电阻增加不会成为问题。
(第3实施方式)
图6是有关本实施方式的半导体装置的要部剖视图。这里，图6(a)是相当于图1的A-A′截面的图，图6(b)是相当于图1的B-B′截面的图，图6(c)是相当于图1的C-C′截面的图。
在半导体装置3中，代替半导体装置1、2的N-型的半导体层11n，在半导体层10之上，设有作为第2导电型的P-型的半导体层11p。半导体层11p例如既可以通过外延成长形成，也可以为阱区域。在半导体装置3中，该半导体层11p作为降低表面电场(RESURF：Reduced Surface Field)层而发挥功能。
根据这样的具有降低表面电场构造的半导体装置3，如果使源极区域13与栅极电极20之间的电位差成为比阈值低的电压、且相对于源极区域13而对漏极区域14施加正的电压，则耗尽层从栅极电极20的下侧的漂移区域15与基底区域12及半导体层11p之间的接合部分，向漂移区域15侧、基底区域12侧及半导体层11p侧延伸，并且，耗尽层还从STI区域16的下方的漂移区域15与半导体层11p之间的接合部分，向漂移区域15侧及半导体层11p侧延伸。
在半导体装置3中，也不是使由STI区域16和基底区域12夹着的、元件末端区域91中的漂移区域15的长度d3变长而使耐压提高，而是使元件末端区域91中的由STI区域16和基底区域12夹着的部分的漂移区域15的长度d3比元件活性区域90中的由STI区域16和基底区域12夹着的部分的漂移区域的长度d1、d2短，从而使源极-漏极间耐压(BVdSS)进一步增加。距离d1、d2构成为1.8μm以下且大致相等，距离d3构成得比距离d1、d2短。即，在半导体装置3中，也能够不使元件面积增大地提高元件末端区域91的耐压。
特别是，在半导体装置3中，由于降低表面电场构造，与半导体装置1、2相比耗尽层更容易扩大，所以能够使漂移区域15的杂质浓度比半导体装置1、2高。由此，在半导体装置3中，能够使源极-漏极间的导通电阻进一步降低。
(第4实施方式)
图7是有关本实施方式的半导体装置的要部俯视图。
图7所示的半导体装置4a、4b的基本构造与半导体装置2相同。在半导体装置4a、4b的平面(主面)内，源极区域13以线状延伸。在源极区域13内，例如周期性地配置有导电型与源极区域13不同的背栅极区域13c。在源极区域13经由源极接触区域30连接着源极电极31。在背栅极区域13c经由背栅极接触区域34连接着源极电极31。
此外，在半导体装置4a、4b的平面内，漏极区域14以线状延伸，以使其相对于源极区域13大致平行。在漏极区域14，经由漏极接触区域32连接着漏极电极33。线状的源极区域13和漏极区域14交替地配置。并且，将栅极电极20配置为，使其包围源极区域13。
在半导体装置4a中，从相对于半导体层10的表面垂直的方向观察，虚线95所示的基底区域12及漂移区域15的角(端部)的侧面被进行所谓的倒角(面取り)(参照图7(a))。或者，在半导体装置4b中，从相对于半导体层10的表面垂直的方向观察，虚线95所示的基底区域12及漂移区域15的角(端部)的侧面为曲面(参照图7(b))。
在半导体装置4a、4b中，也不是使由STI区域16和基底区域12夹着的、元件末端区域91中的漂移区域15的长度d3变长而使耐压提高，而是使元件末端区域91中的由STI区域16和基底区域12夹着的部分的漂移区域15的长度d3比元件活性区域90中的由STI区域16和基底区域12夹着的部分的漂移区域的长度d1、d2短，从而使源极-漏极间耐压(BVdSS)进一步增加。在半导体装置4a、4b中，距离d1、d2也构成为1.8μm以下且大致相等，距离d3也构成得比距离d1、d2短。即，在半导体装置4a、4b中，也能够不使元件面积增大地提高元件末端区域91的耐压。
特别是，在半导体装置4a中，基底区域12及漂移区域15的角(端部)的侧面被进行所谓的倒角，在半导体装置4b中，基底区域12及漂移区域15的角(端部)的侧面为曲面，所以基底区域12及漂移区域15的角(端部)的电场集中被抑制，元件末端区域91的源极-漏极间耐压(BVdSS)进一步提高。
(第5实施方式)
在上述半导体装置的结构中，采用栅极电极20包围源极区域13那样的布局进行了说明，但如果为栅极电极20包围漏极区域14那样的布局，也能够得到同样的效果。
例如，图8是有关本实施方式的半导体装置的要部俯视图。
在半导体装置5中，在其平面内，漏极区域14以线状延伸。在源极区域13内，例如周期性地配置有导电型与源极区域13不同的背栅极区域13c。从相对于半导体层10的表面垂直的方向观察，漏极区域14被源极区域13、栅极电极20包围。即，源极区域13设置为，从相对于半导体层10的表面垂直的方向观察而包围漏极区域14。源极区域13和漏极区域14交替地配置。
此时，对于由基底区域12和STI区域16夹着的部分的漂移区域15的长度d，采取使元件末端区域中的d3较短、提高元件末端区域91的耐压那样的关系。即，在半导体装置5中，也不是使由STI区域16和基底区域12夹着的、元件末端区域91中的漂移区域15的长度d3变长而使耐压提高，而是使元件末端区域91中的由STI区域16和基底区域12夹着的部分的漂移区域15的长度d3比元件活性区域90中的由STI区域16和基底区域12夹着的部分的漂移区域的长度d1、d2短，从而使源极-漏极间耐压(BVdSS)进一步增加。在半导体装置5中，距离d1、d2也构成为1.8μm以下且大致相等，距离d3也构成得比距离d1、d2短。即，在半导体装置5中，也能够不使元件面积增大地提高元件末端区域91的耐压。在这样的结构中，也能够不使元件面积增加而提高元件末端区域91的耐压。
以上，参照具体例对本发明的实施方式进行了说明。但是，本发明并不限定于这些具体例。即，关于本领域的技术人员对于这些具体例而适当添加了设计变更后的形态，只要具备本实施方式的特征就包含在本实施方式的范围中。例如，上述各具体例具备的各要素及其配置、材料、条件、形状、尺寸等并不限定于例示，可以适当变更。
此外，在本实施方式中，对设第1导电型为N型、第2导电型为P型的情况进行了说明，但对于设第1导电型为P型、第2导电型为N型的构造也包含在实施方式中，得到同样的效果。除此以外，本发明在不脱离其主旨的范围内能够进行各种变形而实施。
此外，上述各实施方式具备的各要素，只要在技术上可行就能够复合，对于将它们组合的形态，只要包含本发明的特征就包含在本发明的范围中。
除此以外，在本发明的技术思想范围中，本领域的技术人员能够想到各种变更例及修正例也属于本发明的范围中。
虽然描述了几个具体实施方式，但它们只作为例示，并不意在限定本发明。这些实施方式也可以其他方式实施。并且，在不脱离本发明主旨的范围内，可以对实施方式进行各种省略、替换及变更。被所附的要求保护的技术方案及其等同的技术方案所覆盖的上述的方式以及变形落入本发明的范围内。

Claims (20)

1.一种半导体装置，其特征在于，
具备：
第2导电型的基底区域，设有第1导电型的源极区域；
第1导电型的漂移区域，邻接于上述基底区域；
绝缘体层，从上述漂移区域的表面到内部地进行设置；
第1导电型的漏极区域，对置于上述源极区域，夹着上述基底区域及上述绝缘体层而设在上述漂移区域的表面；
栅极氧化膜，设在上述基底区域的表面；
栅极电极，设在上述栅极氧化膜上；
第1主电极，与上述源极区域连接；以及
第2主电极，与上述漏极区域连接，
从相对于上述基底区域的表面垂直的方向观察，
上述基底区域的周围被上述漂移区域及上述绝缘体层包围；
上述漏极区域的至少一部分和上述源极区域以线状地平行延伸；
由上述绝缘体层和上述基底区域夹着的部分的上述漂移区域的长度为，与相对于上述平行延伸的方向垂直的方向的长度相比，上述平行延伸的方向的长度较短；
上述平行延伸的方向上的、由上述绝缘体层和上述基底区域夹着的上述漂移区域的长度是1.8微米以下。
2.如权利要求1所述的半导体装置，其特征在于，
从相对于上述基底区域的表面垂直的方向观察，上述源极区域和上述漏极区域至少以线状平行地延伸，并且交替地反复配置。
3.如权利要求1所述的半导体装置，其特征在于，
在上述基底区域的表面，设有第2导电型的背栅极区域。
4.如权利要求3所述的半导体装置，其特征在于，
上述背栅极区域与上述第1主电极连接。
5.如权利要求1所述的半导体装置，其特征在于，
上述栅极电极设置为，从相对于上述基底区域的表面垂直的方向观察而包围上述源极区域。
6.如权利要求1所述的半导体装置，其特征在于，
上述绝缘体层的底面位于比上述漏极区域的底面靠下方的位置。
7.如权利要求1所述的半导体装置，其特征在于，
上述绝缘体层的侧面及底面被上述漂移区域及上述漏极区域包围。
8.如权利要求1所述的半导体装置，其特征在于，
上述绝缘体层设置为，从相对于上述基底区域的表面垂直的方向观察而包围上述源极区域。
9.如权利要求1所述的半导体装置，其特征在于，
上述栅极电极设置在上述源极区域与上述绝缘体层之间的上述基底区域、上述基底区域与上述绝缘体层之间的上述漂移区域、以及上述绝缘体层的一部分上。
10.如权利要求1所述的半导体装置，其特征在于，
从上述源极区域朝向上述绝缘体层的方向上的上述栅极电极的长度是10μm以下。
11.如权利要求1所述的半导体装置，其特征在于，
在上述基底区域及上述漂移区域的下方还设有第1导电型的半导体层。
12.如权利要求1所述的半导体装置，其特征在于，
在上述基底区域及上述漂移区域的下方还设有第2导电型的半导体层。
13.如权利要求1所述的半导体装置，其特征在于，
从相对于上述基底区域的表面垂直的方向观察，上述基底区域的周围还被上述漏极区域包围。
14.如权利要求13所述的半导体装置，其特征在于，
在相对于上述平行延伸的方向为上述垂直的方向上，对置于上述源极区域、夹着上述基底区域及上述绝缘体层而在上述漂移区域的表面设有上述漏极区域。
15.如权利要求13所述的半导体装置，其特征在于，
上述绝缘体层的底面位于比上述漏极区域的底面靠下方的位置。
16.如权利要求13所述的半导体装置，其特征在于，
上述绝缘体层的侧面及底面被上述漂移区域及上述漏极区域包围。
17.一种半导体装置，其特征在于，
具备：
第2导电型的基底区域，设有第1导电型的源极区域；
第1导电型的漂移区域，邻接于上述基底区域；
绝缘体层，从上述漂移区域的表面到内部地进行设置；
第1导电型的漏极区域，对置于上述源极区域，夹着上述基底区域及上述绝缘体层而设在上述漂移区域的表面；
栅极氧化膜，设在上述基底区域的表面；
栅极电极，设在上述栅极氧化膜上；
第1主电极，与上述源极区域连接；以及
第2主电极，与上述漏极区域连接，
从相对于上述基底区域的表面垂直的方向观察，
上述基底区域将上述漂移区域、上述绝缘体层及上述漏极区域包围；
上述漏极区域和上述源极区域的至少一部分以线状地平行延伸；
由上述绝缘体层和上述基底区域夹着的部分的上述漂移区域的长度为，与相对于上述平行延伸的方向垂直的方向的长度相比，上述平行延伸的方向的长度较短；
上述平行延伸的方向上的、由上述绝缘体层和上述基底区域夹着的上述漂移区域的长度是1.8微米以下。
18.如权利要求1所述的半导体装置，其特征在于，
从相对于上述基底区域的表面垂直的方向观察，被上述漂移区域包围的上述基底区域的角被进行倒角、或为曲面。
19.如权利要求1所述的半导体装置，其特征在于，
从相对于上述基底区域的表面垂直的方向观察，被上述绝缘层包围的上述漂移层的角被进行倒角、或为曲面。
20.如权利要求17所述的半导体装置，其特征在于，
在上述基底区域的表面，设有具有与上述基底区域的杂质浓度不同的第2导电型的杂质浓度的半导体区域。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5150675B2 (ja) 2010-03-25 2013-02-20 株式会社東芝 半導体装置
JP5585404B2 (ja) * 2010-11-11 2014-09-10 富士通セミコンダクター株式会社 半導体装置
JP5586546B2 (ja) * 2011-03-23 2014-09-10 株式会社東芝 半導体装置
JP6184057B2 (ja) 2012-04-18 2017-08-23 ルネサスエレクトロニクス株式会社 半導体装置
JP5978031B2 (ja) * 2012-07-03 2016-08-24 株式会社日立製作所 半導体装置
CN104241354B (zh) * 2013-06-09 2018-03-06 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其形成方法
JP6252022B2 (ja) * 2013-08-05 2017-12-27 セイコーエプソン株式会社 半導体装置
US9153691B1 (en) * 2014-07-22 2015-10-06 Qualcomm Incorporated High voltage MOS transistor
US9761668B2 (en) * 2015-05-08 2017-09-12 Rohm Co., Ltd. Semiconductor device
JP6718733B2 (ja) * 2015-05-08 2020-07-08 ローム株式会社 半導体装置
JP6678615B2 (ja) 2017-03-24 2020-04-08 株式会社東芝 半導体装置
WO2019012813A1 (ja) * 2017-07-14 2019-01-17 パナソニックＩｐマネジメント株式会社 半導体装置
JP6908515B2 (ja) * 2017-12-27 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2020172834A1 (en) 2019-02-28 2020-09-03 Yangtze Memory Technologies Co., Ltd. High-voltage semiconductor device with increased breakdown voltage and manufacturing method thereof
US20230197846A1 (en) * 2021-12-17 2023-06-22 Infineon Technologies Austria Ag Power semiconductor device and methods of producing a power semiconductor device
WO2023189438A1 (ja) * 2022-03-30 2023-10-05 ローム株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1564318A (zh) * 2004-03-26 2005-01-12 清华大学 0.35μm LDMOS高压功率显示驱动器件的设计方法
CN101266930A (zh) * 2008-04-11 2008-09-17 北京大学 一种横向双扩散场效应晶体管的制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4809045A (en) * 1985-09-30 1989-02-28 General Electric Company Insulated gate device
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
KR100327323B1 (ko) * 2000-05-30 2002-03-06 김덕중 래치 업이 억제된 트랜치 게이트 구조의 전력용반도체소자 및 그 제조방법
JP4510327B2 (ja) * 2001-05-29 2010-07-21 エスアイアイ・ナノテクノロジー株式会社 Ｃａｄ情報に基くレイヤ合わせずれ評価方法及び装置
JP4524989B2 (ja) * 2001-12-18 2010-08-18 富士電機システムズ株式会社 半導体装置
US6777747B2 (en) * 2002-01-18 2004-08-17 Fairchild Semiconductor Corporation Thick buffer region design to improve IGBT self-clamped inductive switching (SCIS) energy density and device manufacturability
US7157785B2 (en) * 2003-08-29 2007-01-02 Fuji Electric Device Technology Co., Ltd. Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices
JP5087816B2 (ja) * 2004-12-15 2012-12-05 富士電機株式会社 半導体装置およびその製造方法
JP4874736B2 (ja) * 2005-08-11 2012-02-15 株式会社東芝 半導体装置
JP2007088369A (ja) 2005-09-26 2007-04-05 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法および半導体装置の製造装置
JP4970185B2 (ja) * 2007-07-30 2012-07-04 株式会社東芝 半導体装置及びその製造方法
JP2009170671A (ja) * 2008-01-16 2009-07-30 Denso Corp 半導体装置の製造方法およびそれにより製造される半導体装置
JP5769915B2 (ja) * 2009-04-24 2015-08-26 ルネサスエレクトロニクス株式会社 半導体装置
JP4966351B2 (ja) 2009-09-24 2012-07-04 株式会社東芝 半導体装置
JP5150675B2 (ja) 2010-03-25 2013-02-20 株式会社東芝 半導体装置
JP5455801B2 (ja) * 2010-06-10 2014-03-26 株式会社東芝 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1564318A (zh) * 2004-03-26 2005-01-12 清华大学 0.35μm LDMOS高压功率显示驱动器件的设计方法
CN101266930A (zh) * 2008-04-11 2008-09-17 北京大学 一种横向双扩散场效应晶体管的制备方法

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