JP2009033024A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2009033024A
JP2009033024A JP2007197398A JP2007197398A JP2009033024A JP 2009033024 A JP2009033024 A JP 2009033024A JP 2007197398 A JP2007197398 A JP 2007197398A JP 2007197398 A JP2007197398 A JP 2007197398A JP 2009033024 A JP2009033024 A JP 2009033024A
Authority
JP
Japan
Prior art keywords
region
gate electrode
semiconductor layer
power mos
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007197398A
Other languages
English (en)
Other versions
JP4970185B2 (ja
Inventor
Tomoko Matsudai
知子 末代
Norio Yasuhara
紀夫 安原
Manji Obata
万司 小畠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007197398A priority Critical patent/JP4970185B2/ja
Priority to US12/181,692 priority patent/US8067801B2/en
Publication of JP2009033024A publication Critical patent/JP2009033024A/ja
Application granted granted Critical
Publication of JP4970185B2 publication Critical patent/JP4970185B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect

Abstract

【課題】ＣＭＯＳとパワーＭＯＳトランジスタとを同一基板上に混載して形成した半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体層２内にＣＭＯＳ１及びパワーＭＯＳトランジスタ２０が混載されている。ＣＭＯＳ１は、絶縁膜５を介して形成された第１ゲート電極９、第１ゲート電極９対応して設けられたソース領域３、ソース領域３と共に第１ゲート電極９を挟むように設けられたドレイン領域４から成る。パワーＭＯＳトランジスタ２０は、半導体層２上に絶縁膜３０を介して形成された第２ゲート電極２７、第２ゲート電極２７に対応して設けられたソース領域２４、ソース領域２４と共に第２ゲート電極２７を挟むように設けられたドリフト領域２３、それに隣接するドレイン領域２１から成る。第１及び第２ゲート電極９、２７のサイドウォール８、２６は厚さが異なる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、ＣＭＯＳトランジスタとパワーＭＯＳトランジスタの構造及びその製造方法に関する。
ＰＭＯＳとＮＭＯＳから構成されるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）トランジスタが周知である。ＣＭＯＳトランジスタは、ゲート駆動電圧と素子耐圧つまり逆バイアス時にドレインに印加できる電圧が等しいことが大半である。
一方、ＣＭＯＳトランジスタに対して、ドリフト領域を形成することで中高耐圧に対応したり、素子耐圧より低いゲート駆動電圧にて素子を制御したりと素子のパフォーマンスを上げ、低電力、低寄生容量及び低オン抵抗による高速スイッチング等を達成するために開発されたのがＤＭＯＳ（Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタ等のパワーＭＯＳトランジスタである。パワーＭＯＳトランジスタは、ドリフト領域を空乏化させることにより、耐圧を確保している。
近年、パワーＭＯＳトランジスタに対しても、０．３５μｍルール、０．１８μｍルールといったＣＭＯＳトランジスタ同様の微細プロセス、微細設計ルールを適用することが増えてきた。微細設計ルールを適用することで、短チャネルのパワーＭＯＳトランジスタの実現、低電圧駆動のパワーＭＯＳトランジスタの設計等が可能になる。そうなると、微細ＣＭＯＳトランジスタとパワーＭＯＳトランジスタとを混載した回路設計も実現可能となる。
一方、各領域が微細になるにつれて、マスク合わせずれの影響が大きくなってくる。微細プロセスでは、それ相応の精度の高いマスク合わせを実行するが、マスクの合わせずれを完全に無くすることは不可能である。よって、設計マージンの見積もり等マスク合わせ精度に左右される領域は、微細設計になるほど大きくなる場合もある。
そこで、ゲート電極まわりのサイドウォールをマスクとして、ドリフト領域をイオン注入により形成した低耐圧パワーＭＯＳトランジスタが考案された。ここで、例えば、５Ｖ系静耐圧を維持するには、約０．２μｍ程度のサイドウォール厚（すなわち、サイドウォールの横方向の幅）が必要になる。この程度の長さのドリフト領域を空乏化させることにより、素子の耐圧を確保する。
一方、従来の方法で、パワーＭＯＳトランジスタとＣＭＯＳトランジスタとを混載した半導体装置を製造する場合、パワーＭＯＳトランジスタのサイドウォールの厚さは、ＣＭＯＳトランジスタのサイドウォールの厚さと同じになる。ＣＭＯＳトランジスタのサイドウォール厚をそのままパワーＭＯＳトランジスタに適用しようとすると、ＣＭＯＳサイドウォール厚が約０．１μｍ程度に薄い場合、所望の静耐圧が得られず、構造設計に制約が生じてしまう。
従来、同一基板上に、サイドウォールの厚さの異なる二種類の半導体素子を混載する技術として、例えば、高耐圧ＣＭＯＳトランジスタと低耐圧ＣＭＯＳトランジスタとを同時に形成するものがある（例えば、特許文献１）。
また、同一基板上に、サイドウォールの厚さの異なるＰＭＯＳトランジスタとＮＭＯＳトランジスタとを混載する技術がある（例えば、特許文献２）。
しかし、ＣＭＯＳトランジスタと低耐圧パワーＭＯＳトランジスタとを混載する手法は技術開発の余地がある。
特開２００４−３４９３７７号公報 特開２００４−３４９３７２号公報
本発明は、半導体装置設計の自由度を保ちつつ、ＣＭＯＳトランジスタと低耐圧パワーＭＯＳトランジスタとを同一基板上に混載して形成した半導体装置及びその製造方法を提供する。
本発明の一つの態様において、半導体装置は、半導体層内に、ＣＭＯＳトランジスタと、パワーＭＯＳトランジスタとが形成され、ＣＭＯＳトランジスタは、半導体層上に第１の絶縁膜を介して形成された第１ゲート電極と、半導体層の内部に、第１ゲート電極に対応して設けられた第１ソース領域と、半導体層の内部に、第１ソース領域と共に第１ゲート電極を挟むように設けられた第１ドレイン領域とを備え、パワーＭＯＳトランジスタは、半導体層上に第２の絶縁膜を介して形成された第２ゲート電極と、半導体層の内部に第２ゲート電極に対応して設けられた第２ソース領域と、半導体層の内部に第２ソース領域と共に第２ゲート電極を挟むように設けられたドリフト領域と、半導体層の内部にドリフト領域に隣接し第２ソース領域と共に第２ゲート電極を挟むように設けられた第２ドレイン領域とを備え、第１ゲート電極の側面には第１サイドウォールが設けられ、第２ゲート電極の側面には第２サイドウォールが設けられ、第１サイドウォールの第１の絶縁膜に沿った幅と、第２サイドウォールの第２の絶縁膜に沿った幅とが異なることを特徴とする。
本発明の他の態様において、半導体装置の製造方法は、半導体層内に、ＣＭＯＳトランジスタと、パワーＭＯＳトランジスタとを含む半導体装置の製造方法において、半導体層上にゲート電極を形成する工程と、半導体層の表面全体に多層絶縁膜を堆積する工程と、ＣＭＯＳトランジスタ側の多層絶縁膜の少なくとも一層を等方性エッチングにより除去する工程と、パワーＭＯＳトランジスタ側の多層絶縁膜の少なくとも一層を第１の異方性エッチングによりエッチバックする工程と、多層絶縁膜の残りの膜を第２の異方性エッチングによりエッチバックする工程とを含むことを特徴とする。
本発明によれば、半導体装置設計の自由度を保ちつつ、ＣＭＯＳトランジスタと低耐圧パワーＭＯＳトランジスタとを同一基板上に混載して形成した半導体装置及びその製造方法を提供することができる。
以下、図面を参照しながら、本願発明に係る半導体装置の実施の形態について詳細に説明する。
［第１の実施の形態］
図１は、本実施の形態に係る、ＣＭＯＳトランジスタと低耐圧パワーＭＯＳトランジスタとを同一基板上に混載して形成した半導体装置の構造断面図を略示したものである。
図１（Ａ）はＣＭＯＳトランジスタ部分の構造断面図を示し、図１（Ｂ）はパワーＭＯＳトランジスタ部分の構造断面図を示す。本実施の形態では、いずれもＮ型ＭＯＳトランジスタの場合を例にとって説明する。すなわち、本実施の形態では第一導電型をＰ型、第二導電型をＮ型として説明する。しかし、これに限定されず、逆であってもよい。また、以下、特に明記しない限り、パワーＭＯＳトランジスタは、例えば静耐圧が５〜１０Ｖ程度の低耐圧パワーＭＯＳトランジスタを意味するものとして説明する。
まず、ＣＭＯＳトランジスタの構造について図１（Ａ）を参照しながら説明する。ＣＭＯＳトランジスタ１は、Ｐ-型の高抵抗半導体層２中（第１エリア）に形成される。Ｐ-型半導体層２はＰ-型基板でも良いし、シリコン基板上に形成されたＰ型ウェル領域でもよい。
ＣＭＯＳトランジスタ１は、Ｐ-型半導体層２上に絶縁膜５を介して選択的に形成されたゲート電極９を有する。ゲート電極９の下方のＰ-型半導体層内には、Ｐ型半導体領域であるチャネル領域７が形成されている。チャネル領域７は、ゲート電極９に閾値電圧以上の駆動電圧が印加された時に反転層を形成する。チャネル領域７の両側には、Ｎ型半導体領域であるＮ型ＬＤＤ領域６、６’が形成される。ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、後述するソース領域３、ドレイン領域４より低濃度の不純物ドープにより形成される。ＬＤＤ領域６の横方向でゲート電極９から遠い側には、ＬＤＤ領域６よりも高濃度で不純物イオンドープされたＮ+型半導体領域であるソース領域３が形成されている。ソース領域３とともにゲート電極９を挟む位置には、ＬＤＤ領域６，６’よりも高濃度で不純物ドープされたＮ+型半導体領域であるドレイン領域４が形成されている。
絶縁膜５は、例えば、シリコン酸化膜により形成される。この絶縁膜５のうち、ゲート電極９の下方に形成された部分がＭＯＳトランジスタのゲート酸化膜１２を構成する。ゲート酸化膜１２は、ゲート駆動電圧に応じて所望の厚さに形成される。ゲート酸化膜１２の上にはゲート電極９が形成されている。ゲート電極９は、例えば、選択的に形成された導電性ポリシリコンから成る。ゲート電極９の側壁にはサイドウォール８が形成されている。以下で詳細に説明するように、サイドウォール８は、例えば、シリコン酸化膜及びシリコン窒化膜を順に堆積させたものである。絶縁膜５にはコンタクトホールが選択的に開口され、その開口部にソース電極１０及びドレイン電極１１が形成されている。
ＣＭＯＳトランジスタ１は、例えば、５Ｖ系ＣＭＯＳトランジスタの場合、素子耐圧とゲート駆動電圧は共に５Ｖであるため、ゲート−ドレイン間に、５Ｖ程度の逆バイアスがかかった場合に、ゲート酸化膜１２に５Ｖ以上の電圧が印加されることはない。また、ＣＭＯＳトランジスタ１は、ＬＤＤ領域６、６’の不純物濃度、横方向寸法等がチャネル領域７を挟んで左右対称であり、ソース領域３及びドレイン領域４の横方向寸法もチャネル領域７を挟んで左右対称である。
次に、パワーＭＯＳトランジスタの構造について図１（Ｂ）を参照しながら説明する。パワーＭＯＳトランジスタ２０は、上記したＣＭＯＳトランジスタ１が形成されるのと同じＰ-型半導体層２内の別の領域（第２エリア）に形成される。ここで、Ｐ-型半導体層２は、Ｐ-型基板でも良いし、シリコン基板上に形成されたＰ型ウェル領域でもよい。
パワーＭＯＳトランジスタ２０は、絶縁膜３０を介してＰ-型半導体層２上に選択的に形成されたゲート電極２７を有する。ゲート電極２７の下方のＰ-型半導体層内には、Ｐ型半導体領域であるチャネル領域７’が形成されている。チャネル領域７’は、ゲート電極２７に閾値電圧以上の駆動電圧が印加された時に反転層を形成する。チャネル領域７’の左側（ソース側）には、後述するソース領域２４より低濃度で不純物ドープされたＮ型拡散領域であるＬＤＤ領域２５が形成されている。チャネル領域７’の右側（ドレイン側）すなわちＬＤＤ領域２５と共にゲート電極２７を挟む位置には、ドリフト領域２３が形成されている。ドリフト領域２３はＬＤＤ領域２５よりも低濃度に不純物がドープされることが多い。したがって、チャネル領域７を挟んで、ＬＤＤ領域２５の不純物ドープ濃度とドリフト領域２３の不純物ドープ濃度とは左右非対称となるように形成されている。
ＬＤＤ領域２５の横方向にゲート電極２７から遠い側には、ＬＤＤ領域２５より高濃度で不純物ドープされた高濃度Ｎ+型拡散領域であるソース領域２４が形成されている。また、ソース領域２４の横方向にゲート電極２７から遠い側には、半導体層２より高濃度で不純物ドープされた高濃度Ｐ+型拡散領域であるコンタクト領域２２が形成されている。ドリフト領域２３の横方向にゲート電極２７から遠い側には、ドリフト領域２３よりも高濃度で不純物ドープされた高濃度Ｎ+型拡散領域であるドレイン領域２１が形成されている。
絶縁膜３０は、例えば、シリコン酸化膜により形成される。この絶縁膜３０のうち、ゲート電極２７の下方に形成された部分がＭＯＳトランジスタのゲート酸化膜１２を構成する。Ｐ-型半導体層２の表面には、ゲート酸化膜３１が形成されている。ゲート酸化膜３１は、ゲート駆動電圧に応じて所望の厚さに形成することができる。低耐圧パワーＭＯＳトランジスタ２０の場合、通常、同じ耐圧系のＣＭＯＳトランジスタよりゲート駆動電圧は低く設計され、ゲート酸化膜３１は薄く設計される。ゲート酸化膜３１の上にはゲート電極２７が形成されている。ゲート電極２７は、例えば、選択的に形成された導電性ポリシリコンから成る。
ゲート電極２７の側壁にはサイドウォール２６が形成されている。以下で詳細に説明するように、サイドウォール２６は、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順に堆積させたものである。絶縁膜３０にはコンタクトホールが選択的に開口され、その開口部に選択的にソース電極２８及びドレイン電極２９が形成されている。ソース領域２４とコンタクト領域２２に共通にソース電極２８が接続される。
上記のように、パワーＭＯＳトランジスタ２０において、チャネル領域７’を挟んで、ＬＤＤ領域２５の不純物ドーズ量とドリフト領域２３の不純物ドーズ量とは左右対称ではない。この点について、図面を参照しながら詳細に説明する。図２は、パワーＭＯＳトランジスタ２０の素子表面部横方向の濃度プロファイルを概略的に示したものである。横方向の濃度プロファイルは、ドリフト領域２３の不純物ドープ濃度が、チャネル領域７’を挟んだＬＤＤ領域２５の不純物ドープ濃度より低くなるように設計されている。具体的には、例えばＬＤＤ領域２５の不純物ドーズ量は１０１４ｃｍ−２程度であり、ドリフト領域２３の不純物ドーズ量は１０１３ｃｍ−２程度である。このように、ドリフト領域２３の不純物ドーズ量をソース側のＬＤＤ領域２５より低くすることで、ソース−ドレイン間に逆バイアスが印加されたとき、ドリフト領域２３を空乏化させることができ、素子の横方向の耐圧を維持することが可能となる。さらに、ドリフト領域２３の長さは素子耐圧に応じて長くする必要があり、例えば、５Ｖ系ＬＤＭＯＳの場合、０．２μｍ程度のドリフト長が必要になる。
したがって、耐圧及び特性の異なるＣＭＯＳトランジスタとパワーＭＯＳトランジスタとを同一基板上に混載するためには、パワーＭＯＳトランジスタにおいて、ＣＭＯＳトランジスタとは異なる長さのドリフト領域（ＣＭＯＳトランジスタではＬＤＤ領域）を形成する必要がある。
以下で詳細に説明するように、本実施の形態では、それぞれのサイドウォール８、２６をマスクとしてソース領域３とドレイン領域４、ソース領域２４とドレイン領域２１を形成することにより、マスクの合わせずれの影響を受けることなくＣＭＯＳトランジスタ１のＬＤＤ領域６及び６’、パワーＭＯＳトランジスタ２０のＬＤＤ領域２５及びドリフト領域２３の長さを所望の距離に保って形成することができる。こうすることにより、異なる耐圧系の二種類のデバイスを、設計自由度を保ちつつ、同一基板上に混載することが可能となるのである。
本実施の形態において、サイドウォール８、２６は、多層絶縁膜により形成される。ここで、多層絶縁膜とは、少なくともひとつの第１の絶縁膜（たとえばシリコン酸化膜）と第２の絶縁膜（たとえばシリコン窒化膜）とを組み合わせたものである。具体的には、ゲート電極９の側壁には、サイドウォール８として、横方向に下から順に、所定の厚さのシリコン酸化膜及び所定の厚さのシリコン窒化膜が堆積される。一方、ゲート電極２７の側壁には、サイドウォール２６として、横方向に下から順に、所定の厚さのシリコン酸化膜、所定の厚さのシリコン窒化膜及び所定の厚さのシリコン酸化膜が堆積される。パワーＭＯＳトランジスタ２０のサイドウォール２６は、ＣＭＯＳトランジスタ１のサイドウォール８と比較し、厚さをシリコン酸化膜の一層分だけ厚く形成することができる。この点については、以下で詳細に説明する。本実施の形態によれば、サイドウォール８の厚さとサイドウォール２６の厚さとを異なるように設計することができ、これにより、パワーＭＯＳトランジスタのＬＤＤ領域２５及びドリフト領域２３の横方向寸法をＣＭＯＳトランジスタのＬＤＤ領域６，６’より大きくとることができる。ここで、上記の各サイドウォールの厚さ（サイドウォール下端部の幅）とは、絶縁膜５、あるいは絶縁膜３０の各上面に沿った幅であると定義する。これ以降の実施の形態でも、同様の定義とする。
次に、本実施の形態に係る、ＣＭＯＳトランジスタとパワーＭＯＳトランジスタとを同一基板上に混載して形成した半導体装置の製造方法について説明する。図３Ａ〜３Ｋは、製造プロセスの一部を示したものである。説明の都合上、アニールプロセスについては省略する。
まず、工程１として、図３Ａに示すように、Ｐ-型半導体層２に、所定の不純物イオン注入処理を行い、チャンネル領域７、７’を形成する。次に、ゲート酸化膜となる、絶縁膜（例えば、シリコン酸化膜）５、３０を形成する。この際、ＣＭＯＳトランジスタ領域とパワーＭＯＳトランジスタ領域とでは、ゲート駆動電圧に応じて、絶縁膜５、３０の厚さが同じであっても、異なっていてもよい。それぞれの絶縁膜５、３０の上に、フォトリソグラフィー及びエッチングプロセスにより、選択的に、例えばポリシリコンを形成し、これがゲート電極９、２７となる。
次に、工程２として、図３Ｂに示すように、ＣＭＯＳトランジスタ１のゲート電極９に対して、ソース領域３より低濃度の不純物拡散領域を形成するために自己整合的に所望のイオン注入を行う。具体的には、例えば、リン（Ｐ）などを基板に対して、例えば、注入エネルギー５０〜７０ｋｅＶ、注入量１０１４ｃｍ−２程度でイオン注入を行う。こうしてＣＭＯＳトランジスタ１のＬＤＤ領域６、６’が形成される。
この時同時に、パワーＭＯＳトランジスタ２０のゲート電極２７対しても、ソース側のみ、ソース領域２４より低濃度の不純物拡散領域を形成するために自己整合的に所望のイオン注入を行う。
具体的には、ゲート電極２７の左側（ソース側）及びＣＭＯＳトランジスタ領域に開口を有するフォトレジストをマスクとして、例えば、リン（Ｐ）などを基板に対して、例えば、注入エネルギー５０〜７０ｋｅＶ、注入量１０１４ｃｍ−２程度でイオン注入を行う。こうして、ソース領域２４より低濃度不純物拡散領域となるパワーＭＯＳトランジスタ２０のＬＤＤ領域２５とＣＭＯＳトランジスタ１のＬＤＤ領域６、６’とが同時に形成される。
次に、ゲート電極２７の右側（ドレイン側）に開口を有するフォトレジストをマスクとして、例えば、リン（Ｐ）などを基板に対して、例えば、注入エネルギー５０〜７０ｋｅＶ、注入量１０１３ｃｍ−２程度でイオン注入を行う。こうして、ＬＤＤ領域２５よりも濃度の低い不純物拡散領域となるドリフト領域２３が形成される。
次に、工程３として、図３Ｃに示すように、基板全体に、所定の厚さの例えばシリコン酸化膜４０、所定の厚さの例えばシリコン窒化膜４１、所定の厚さの例えばシリコン酸化膜４２を順に堆積させる。これらの絶縁膜は、例えば、熱ＣＶＤ法、プラズマＣＶＤ法により堆積することができる。ここで、膜の厚さは、数ｎｍ〜数百ｎｍの所望の厚さに設定することができる。
次に、工程４として、図３Ｄに示すように、フォトレジストを塗布し、フォトリソグラフィー技術によりＣＭＯＳトランジスタ領域に開口を有するマスク４３を形成する。
続いて、工程５として、図３Ｅに示すように、マスク４３を使って、例えば、希フッ酸（ＨＦ）またはフッ化アンモニウム（ＮＨ４Ｆ）を用いて、ＣＭＯＳトランジスタ１上の絶縁膜４２のみをウエットエッチング（等方性エッチング）により除去する。ここで、シリコン窒化膜４１はウエットエッチャント（この場合、フッ酸）に対するストッパー膜として機能する。次いで、マスク４３を除去する。
次に、工程６として、図３Ｆに示すように、フォトリソグラフィー技術を使って、パワーＭＯＳトランジスタ２０領域に開口を有するマスク４４を形成する。次いで、該マスク４４を使って、パワーＭＯＳトランジスタ２０領域の絶縁膜４２をＲＩＥ（Reactive Ion Etching）等のドライエッチング（異方性エッチング）によりエッチバックする。この際、後述するＲＩＥの特性から、ゲート電極２７の側面には絶縁膜４２が残される。次いで、マスク４４を除去する。
続いて、工程７として、図３Ｇに示すように、ＲＩＥ等のドライエッチング（異方性エッチング）により、ＣＭＯＳトランジスタ１領域のシリコン窒化膜４１及びシリコン酸化膜４０、並びに、パワーＭＯＳトランジスタ２０領域のシリコン窒化膜４１及びシリコン酸化膜４０を除去する。異方性エッチングを用いることで基板表面に垂直な方向のエッチング速度は大きくエッチングが進むが、基板表面に平行な方向のエッチング速度は非常に遅くエッチングがほとんど進まず、結果として、ゲート電極９、２７の側面にのみ、シリコン酸化膜及びシリコン窒化膜が残されることによりサイドウォール８、２６が形成される。そして、サイドウォール８、２６の厚さは異方性エッチングされるシリコン酸化膜及びシリコン窒化膜の厚さにほぼ相当することになる。その結果、ゲート電極９及びゲート電極２７には、それぞれ厚さの異なるサイドウォール８及び２６が形成される。すなわち、ゲート電極９の側面にはシリコン酸化膜４０とシリコン窒化膜４１の厚さにほぼ相当するサイドウォール８が形成される。また、ゲート電極２７の側面にはシリコン酸化膜４０とシリコン窒化膜４１とシリコン酸化膜４２の厚さにほぼ相当するサイドウォール２６が形成される。
ここで、図３Ｈ及び図３Ｉを使って、厚さの異なるサイドウォール８及び２６を形成する他の方法について説明する。
図３Ｃに示すように、シリコン酸化膜４０、シリコン窒化膜４１、シリコン酸化膜４２を堆積した後、図３Ｈに示すように、フォトレジストを塗布し、フォトリソグラフィー技術によりパワーＭＯＳトランジスタ２０領域に開口を有するマスク４５を形成する。次いで、該マスク４５を使って、パワーＭＯＳトランジスタ２０領域のシリコン酸化膜４２をＲＩＥ等のドライエッチング（異方性エッチング）によりエッチバックする。この際、前述のように異方性エッチングを用いることで、シリコン酸化膜４２はパワーＭＯＳトランジスタ２０のゲート電極２７の側面にのみ残る。
続いて、図３Ｉに示すように、フォトレジストを塗布し、フォトリソグラフィー技術によりＣＭＯＳトランジスタ２０領域に開口を有するマスク４６を形成する。次いで、例えば、希フッ酸（ＨＦ）またはフッ化アンモニウム（ＮＨ４Ｆ）を使って、ＣＭＯＳトランジスタ１上のシリコン酸化膜４２のみをウエットエッチングにより除去する。ここで、シリコン窒化膜４１はウエットエッチャント（この場合、フッ酸）に対するストッパー膜として機能する。次いで、マスク４６を除去する。
続いて、上記したように、ＲＩＥ等のドライエッチング（異方性エッチング）により、ＣＭＯＳトランジスタ１領域のシリコン窒化膜４１及びシリコン酸化膜４０、並びに、パワーＭＯＳトランジスタ２０領域のシリコン窒化膜４１及びシリコン酸化膜４０を除去する。その結果、ゲート電極９及びゲート電極２７には、それぞれ厚さの異なるサイドウォール８及び２６が形成され、図３Ｇの状態になる。
次に、工程８として、図３Ｊに示すように、ＣＭＯＳトランジスタ１と、パワーＭＯＳトランジスタ２０の両方に対して、サイドウォール８、２６をマスクとして使用し、ＬＤＤ領域６，６’より高濃度の不純物拡散領域を形成するべく、自己整合的にイオン注入処理を行う。異なる厚さのサイドウォール８、２６をマスクとして使用することで、マスク合わせによる位置ずれが防止され、設計の自由度が向上する。イオン注入処理に使用するｎ+ドーパントとしては、例えば、砒素（Ａｓ）などを用いることができる。その場合、イオン注入は、例えば、３０ｋｅＶ〜６０ｋｅＶ、イオン注入量２．０×１０１５ｃｍ−２〜５．０×１０１５ｃｍ−２の条件で行われる。こうして、ＣＭＯＳトランジスタ１のＮ+型ソース領域３及びＮ+型ドレイン領域４、並びにパワーＭＯＳトランジスタ２０のＮ+型ソース領域２４及びＮ+型ドレイン領域２１が同時に形成される。
さらに、イオン注入処理により選択的にＰ+型コンタクト領域２２を形成する。イオン注入処理に使用するｐ+ドーパントとしては、例えば、ボロン（Ｂ）などを用いることができる。その場合イオン注入は、例えば、５ｋｅＶ〜４０ｋｅＶ、イオン注入量２．０×１０１４ｃｍ−２〜５．０×１０１５ｃｍ−２の条件で行われる。
最後に、工程９として、図３Ｋに示すように、絶縁膜５、３０にコンタクトホールを開口し、例えばタングステン（Ｗ）膜を埋め込む。次いで、アルミニウム（Ａｌ）スパッタまたは銅（Ｃｕ）めっき等を行いメタル層を形成する。その後、フォトリソグラフィー及びエッチングプロセスにより、ＣＭＯＳトランジスタ１のソース電極１０及びドレイン電極１１、並びにパワーＭＯＳトランジスタ２０のソース電極２８及びドレイン電極２９を同時に形成する。
本実施の形態によれば、ＣＭＯＳトランジスタとパワーＭＯＳトランジスタとを同一基板上に混載して形成することが可能となり、サイドウォールをソース領域、ドレイン領域を形成するためのマスクとして使用することによって、ドリフト領域形成の際のマスク合わせによるずれを削減することができる。さらにＣＭＯＳとパワーＭＯＳトランジスタにて厚さの異なるサイドウォールを形成できるので、ＣＭＯＳより耐圧の高いパワーＭＯＳトランジスタを形成することが出来る。結果として、ＣＭＯＳトランジスタとパワーＭＯＳトランジスタとを混載した半導体装置の設計自由度が向上する。
上記した製造方法により、実際に混載して形成したときの構造断面図を図４に示す。Ｐ-型半導体層２（または、Ｐウェル領域）内にＣＭＯＳトランジスタ１とパワーＭＯＳトランジスタ２０を形成し、Ｎ+型層５０及び深さ方向に形成したＮ型層５１にて分離することにより、同一基板上に分離形成することができる。ＣＭＯＳトランジスタ１とパワーＭＯＳトランジスタ２０とを分離する方法はこれに限定されない。
［第２の実施の形態］
図５は、本実施の形態に係る、半導体装置の構造断面図を略示したものである。ＣＭＯＳトランジスタ領域については、上記した第１の実施の形態と同様なので説明を省略する。本実施の形態に係る半導体装置のパワーＭＯＳトランジスタ６０は、Ｐ−型半導体層２にＰ型ボディ領域６１を有する点で、上記した第１の実施の形態のパワーＭＯＳトランジスタ２０と異なる。Ｐ型ボディ領域６１は、ソース側のコンタクト領域２２、ソース領域２４、ＬＤＤ領域２５を包囲し、一部がゲート酸化膜３１の下方にまで延在するように形成されている。したがって、ゲート酸化膜３１の下方での不純物濃度は、ドレイン側よりもソース側の方が高くなっている。Ｐ型ボディ領域６１の不純物濃度のピークは、ソース領域２４が形成されている半導体層の表面よりもさらに深い位置にある。
このＰ型ボディ領域６１は、主に、パワーＭＯＳトランジスタ６０の閾値を調整するためのものである。高いソース・ドレイン間耐圧を得るために、パワーＭＯＳトランジスタ６０のドリフト領域２３の不純物濃度は、ＣＭＯＳトランジスタ１のＬＤＤ領域６より低く設定されている。ＣＭＯＳトランジスタ１領域の閾値を調整するためにＣＭＯＳトランジスタ１の領域全体に形成されているＰ型ウェル領域を、パワーＭＯＳトランジスタ６０の領域全体にも形成すると、ドリフト領域２３の実効的な不純物濃度が低下して好ましくない。そこでＰウェル領域の代わりとして、パワーＭＯＳトランジスタ６０のソース側にのみＰ型ボディ領域６１を設けて、これで閾値を調整する。ただし、Ｐ型ボディ領域６１がドリフト領域２３と重なってしまうと、ドリフト領域の実効的な不純物濃度が下がりオン抵抗が高くなるため好ましくない。したがって、Ｐ型ボディ領域６１はゲート酸化膜３１の下方のソース側にのみ形成されている。他に、Ｐ型ボディ領域６１はパンチスルーを抑制する効果も有する。
次に、本実施の形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図６は本実施の形態に係るパワーＭＯＳトランジスタ６０のＰ型拡散ボディ領域６１を形成する工程を示したものである。
まず、第１実施の形態の図３Ａで説明したように、Ｐ-型半導体層２に、所定の不純物イオン注入処理を行い、チャンネル領域７、７’を形成する。その後、ゲート酸化膜５、３０を形成し、次いでゲート電極９、２７を形成する。ここでチャネル領域７’は必ずしも必要ではない。
次に、工程２として、図６Ａに示すように、全面にレジストを塗布し、フォトリソグラフィー技術により、Ｐ型ボディ領域６１を形成する部分にのみ開口を有するマスク６２を形成する。次いで、このマスク６２を使って、斜め上方より、例えば入射角３０°以上で、例えば、ボロン（Ｂ）またはＢＦ２などのイオン注入を行う。その場合イオン注入は、例えば、５ｋｅＶ〜４０ｋｅＶ、イオン注入量１．０×１０１３ｃｍ−２〜５．０×１０１３ｃｍ−２の条件で行われる。斜めイオン注入により、ゲート電極２７の直下までイオンが注入され、Ｐ型ボディ領域６１が形成される。次いで、マスク６２を除去する。
Ｐ型ボディ領域６１を形成する他の方法として、図６Ｂに示すように、パワーＭＯＳトランジスタ６０のＰ型ボディ領域６１にのみ開口を有するマスク６３を使ってイオン注入を行いＰ型ボディ領域６１を形成し、次いで、マスク６３を除去した後、ゲート電極９、２７を形成してもよい。
以降の工程については、上記した第１実施の形態と同様なので説明を省略する。
上記した製造方法により、実際に混載して形成したときの構造断面図を図７に示す。Ｐ-型半導体層２内にＣＭＯＳトランジスタ１とパワーＭＯＳトランジスタ６０を形成し、Ｎ+型層５０及び深さ方向に形成したＮ型層５１にて分離することにより、同一基板上に分離形成することができる。ＣＭＯＳトランジスタ１とパワーＭＯＳトランジスタ６０とを分離する方法はこれに限定されない。
［第３の実施の形態］
図８は、本実施の形態に係る、半導体装置の構造断面図を略示したものである。ＣＭＯＳトランジスタ領域については、上記した第１の実施の形態と同様なので説明を省略する。本実施の形態に係るパワーＭＯＳトランジスタ７０は、ドリフト領域が２層構造を有する点で、上記した第１の実施の形態のパワーＭＯＳトランジスタ２０と異なる。チャネル領域７’の右側（ドレイン側）すなわちＬＤＤ領域２５と共にゲート電極２７を挟む位置には、深さ方向に異なる不純物分布を有する２層構造のドリフト領域が形成されている。
本実施の形態では、説明の都合上、ドリフト領域を２層構造としている。以下、便宜的に、第１ドリフト領域７１、第２ドリフト領域７２として説明する。
深さ方向に関し、第２ドリフト領域７２よりも深い位置に第１ドリフト領域７１が形成されている。第１ドリフト領域７１はＬＤＤ領域２５と同導電型（Ｎ−型）である。深さ方向に関して、第１ドリフト領域７１よりも浅い位置に、第２ドリフト領域７２が形成されている。第２ドリフト領域７２は、第１ドリフト領域７１と同導電型（Ｎ−型）で、かつ、第１ドリフト領域７１よりも低い、もしくは同程度の不純物ドーズ量で形成される。ドリフト領域７１，７２は、サイドウォール２６の幅に合わせて、０．１μｍ〜０．２μｍの横方向長さを有する。
結果として、第１ドリフト領域７１と第２ドリフト領域７２から構成されるドリフト領域は、基板表面領域の濃度が低く、深い位置で濃度が高くなるという不純物分布をもつ領域となる。このようなドリフト領域では、素子に逆バイアスが印加された際、ドリフト領域のゲート側から横方向一様に空乏化が進むわけではなく、濃度の低い表面領域が早く空乏化する。よって、ゲートとドリフト領域間の電界が緩和され、ドリフト領域端でブレークダウンしたりゲート酸化膜の信頼性が低下するのも防ぐことが可能となる。
次に、本実施の形態に係る半導体装置の製造方法について説明する。尚、ＣＭＯＳトランジスタ領域については上記した第１実施の形態と同様なので説明を省略する。
まず、図３Ａに示すように、Ｐ−型半導体層２に、所定のイオン注入を行い、チャンネル領域７’を形成し、ゲート電極２７を形成する。
次に、フォトリソグラフィー技術を使って、ゲート電極２７の左側（ソース側）に、例えば、リン（Ｐ）などを基板に対して、注入エネルギー５０〜７０ｋｅＶ、注入量１０１４ｃｍ−２程度でイオン注入を行う。こうしてＮ型拡散領域となるＬＤＤ領域２５が形成される。次いで、フォトリソグラフィー技術を使って、ゲート電極２７の右側（ドレイン側）に、例えば、リン（Ｐ）などを基板に対して、注入エネルギー３０〜２００ｋｅＶ、注入量２×１０１２〜５×１０１３ｃｍ−２程度でイオン注入を行う。こうしてＮ型拡散領域となる第１ドリフト領域７１が形成される。イオン注入の加速電圧を調節することにより、所望の深さに濃度プロファイルのピークを有する第１ドリフト領域７１を形成することができる。
続いて、同じフォトレジストマスクを使って、例えば、リン（Ｐ）などを基板に対して、例えば、注入エネルギー５〜２０ｋｅＶ、注入量１×１０１２〜１×１０１３ｃｍ−２程度でイオン注入を行う。こうしてＮ型拡散領域となる第２ドリフト領域７２が形成される。イオン注入の加速電圧を第１ドリフト領域７１の形成工程の場合より下げることにより、Ｐ−型半導体層２の表面付近に濃度プロファイルのピークを有する第２ドリフト領域７２を形成することができる。
なお、第１ドリフト領域７１と第２ドリフト領域７２は同じ導電型ならよく、同じイオン種である必要はない。そこで、第２ドリフト領域７２には砒素（Ａｓ）を、第１ドリフト領域７１にはリン（Ｐ）をイオン注入することにより、それぞれの拡散領域を形成しても構わない。
以降の工程については、上記した第１実施の形態と同様なので説明を省略する。
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、パワーＭＯＳトランジスタのサイドウォールを形成する絶縁膜は３層に限定されず、それ以上の膜が積層されて形成されてもよい。
以上、発明の実施の形態を要約すると、本発明に係る半導体装置は、
半導体層内に、ＣＭＯＳトランジスタと、パワーＭＯＳトランジスタとが形成され、
ＣＭＯＳトランジスタは、
半導体層上に第１の絶縁膜を介して形成された第１ゲート電極と、
半導体層の内部に、第１ゲート電極に対応して設けられた第１ソース領域と、
半導体層の内部に、第１ソース領域と共に第１ゲート電極を挟むように設けられた第１ドレイン領域とを備え、
パワーＭＯＳトランジスタは、
半導体層上に第２の絶縁膜を介して形成された第２ゲート電と、
半導体層の内部に、第２ゲート電極に対応して設けられた第２ソース領域と、
半導体層の内部に、第２ソース領域と共に第２ゲート電極を挟むように設けられたドリフト領域と、
半導体層の内部に、ドリフト領域に隣接し、第２ソース領域と共に第２ゲート電極を挟むように設けられた第２ドレイン領域とを備え、
第１ゲート電極の側面には第１サイドウォールが設けられ、第２ゲート電極の側面には第２サイドウォールが設けられ、第１サイドウォールの上記第１の絶縁膜に沿った幅と、第２サイドウォールの上記第２の絶縁膜に沿った幅とが異なることを特徴とする。
上記した半導体装置において、パワーＭＯＳトランジスタは、さらに、第２ソース領域を包囲するように設けられ、半導体層よりも不純物濃度が高いボディ領域を有し、ボディ領域はパワーＭＯＳトランジスタの第２ゲート電極の下方まで延在していることを特徴とする。
上記した半導体装置において、第２サイドウォールの上記第２の絶縁膜に沿った幅が、第１サイドウォールの上記第１の絶縁膜に沿った幅より大きいことを特徴とする。
上記した半導体装置において、第１サイドウォール及び第２サイドウォールが、それぞれ多層膜構造から成ることを特徴とする。
本発明に係る半導体層内に、ＣＭＯＳトランジスタと、パワーＭＯＳトランジスタとを形成する方法は、
半導体層上に第１絶縁膜を介して第１ゲート電極と、第２絶縁膜を介して第２ゲート電極とを形成する工程と、
半導体層の内部に、第１ゲート電極に対応して設けられた第１ＬＤＤ領域、半導体層の内部に、第１ＬＤＤ領域と共に第１ゲート電極を挟むように設けられた第２ＬＤＤ領域、及び半導体層の内部に、第２ゲート電極に対応して設けられた第３ＬＤＤ領域を不純物イオン注入処理により同時に形成する工程と、
半導体層の内部に、第３ＬＤＤ領域と共に第２ゲート電極を挟むように設けられたドリフト領域を不純物イオン注入処理により形成する工程と、
半導体層の表面全体に多層絶縁膜を堆積する工程と、
ＣＭＯＳトランジスタ側の多層絶縁膜の少なくとも一層を等方性エッチングにより除去する工程と、
パワーＭＯＳトランジスタ側の多層絶縁膜の少なくとも一層を第１の異方性エッチングによりエッチバックする工程と、
多層絶縁膜の残りを第２の異方性エッチングによりエッチバックして、第１ゲート電極の側面には第１サイドウォールを、第２ゲート電極の側面には第２サイドウォールをそれぞれ形成する工程と、
第１サイドウォールをマスクに使って半導体層の内部に第１ＬＤＤ領域に対応して設けられた第１ソース領域及び半導体層の内部に第１ソース領域と共に第１ゲート電極を挟むように第２ＬＤＤ領域に対応して設けられた第１ドレイン領域を、第２サイドウォールをマスクに使って半導体層の内部に第３ＬＤＤ領域に対応して設けられた第２ソース領域及び半導体層の内部に第２ソース領域とともに第２ゲート電極を挟むように第３ＬＤＤ領域に対応して設けられた第２ドレイン領域を、イオン注入により同時に形成する工程と、
を備えることを特徴とする。
本発明に係る半導体層内に、ＣＭＯＳトランジスタと、パワーＭＯＳトランジスタとを形成する他の方法は、
半導体層上に第１絶縁膜を介して第１ゲート電極と、第２絶縁膜を介して第２ゲート電極とを形成する工程と、
半導体層の内部に、第１ゲート電極に対応して設けられた第１ＬＤＤ領域、半導体層の内部に、第１ＬＤＤ領域と共に第１ゲート電極を挟むように設けられた第２ＬＤＤ領域、及び半導体層の内部に、第２ゲート電極に対応して設けられた第３ＬＤＤ領域を不純物イオン注入処理により同時に形成する工程と、
半導体層の内部に、第３ＬＤＤ領域と共に第２ゲート電極を挟むように設けられたドリフト領域を不純物イオン注入処理により形成する工程と、
半導体層の表面全体に多層絶縁膜を堆積する工程と、
パワーＭＯＳトランジスタ側の多層絶縁膜の少なくとも一層を第１の異方性エッチングによりエッチバックする工程と、
ＣＭＯＳトランジスタ側の多層絶縁膜の少なくとも一層を等方性エッチングにより除去する工程と、
多層絶縁膜の残りを第２の異方性エッチングによりエッチバックして、第１ゲート電極の側面には第１サイドウォールを、第２ゲート電極の側面には第２サイドウォールをそれぞれ形成する工程と、
第１サイドウォールをマスクに使って半導体層の内部に第１ＬＤＤ領域に対応して設けられた第１ソース領域及び半導体層の内部に第１ソース領域と共に第１ゲート電極を挟むように第２ＬＤＤ領域に対応して設けられた第１ドレイン領域を、第２サイドウォールをマスクに使って半導体層の内部に第３ＬＤＤ領域に隣接して位置する第２ソース領域及び半導体層の内部に第２ソース領域とともに第２ゲート電極を挟むように第３ＬＤＤ領域に対応して設けられた第２ドレイン領域を、イオン注入により同時に形成する工程と、
を備えることを特徴とする。
上記した半導体装置の製造方法において、等方性エッチングはウエットエッチングであり、
第１の異方性エッチング及び第２の異方性エッチングはＲＩＥであることを特徴とする。
上記した半導体装置の製造方法において、第１及び第２ゲート電極を形成する工程の後、さらに、パワーＭＯＳトランジスタのソース側にのみ斜めイオン注入により、半導体層より不純物濃度の高いボディ領域を形成する工程を含むこともできる。
上記した半導体装置の製造方法において、第１及び第２ゲート電極を形成する工程の前に、さらに、パワーＭＯＳトランジスタのソース側にのみイオン注入により、半導体層より不純物濃度の高いボディ領域を形成する工程を含むこともできる。
図１（Ａ）、（Ｂ）は、本発明の第１の実施の形態に係る半導体装置の構造断面図を略示したものである。 本発明の第１の実施の形態に係るパワーＭＯＳトランジスタの素子表面部横方向の不純物濃度プロファイルを示す。 本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第１の実施の形態に係るＣＭＯＳトランジスタとパワーＭＯＳトランジスタとを混載した半導体装置の断面構造を略示した図である。 図５（Ａ）、（Ｂ）は、本発明の第２の実施の形態に係る半導体装置の構造断面図を略示したものである。 本発明の第２の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第２の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。 本発明の第２の実施の形態に係るＣＭＯＳトランジスタとパワーＭＯＳトランジスタとを混載した半導体装置の断面構造を略示した図である。 図８（Ａ）、（Ｂ）は、本発明の第３の実施の形態に係る半導体装置の構造断面図を略示したものである。
符号の説明
１・・・ＣＭＯＳトランジスタ、 ２・・・Ｐ-型半導体層、 ３・・・ソース領域、 ４・・・ドレイン領域、 ５・・・絶縁膜、 ６、６’・・・ＬＤＤ領域、７・・・チャネル領域、 ９・・・ゲート電極、 １０・・・ソース電極、 １１・・・ドレイン電極、 １２・・・ゲート酸化膜、 ２０・・・パワーＭＯＳトランジスタ、 ２１・・・ドレイン領域、 ２２・・・コンタクト領域、 ２３・・・ドリフト領域、 ２４・・・ソース領域、 ２５・・・ＬＤＤ領域、 ２６・・・サイドウォール、 ２７・・・ゲート電極、 ２８・・・ソース電極、 ２９・・・ドレイン電極、 ３０・・・絶縁膜、 ３１・・・ゲート酸化膜。

Claims (5)

  1. 半導体層内に、ＣＭＯＳトランジスタと、パワーＭＯＳトランジスタとが形成され、
    前記ＣＭＯＳトランジスタは、
    前記半導体層上に第１の絶縁膜を介して形成された第１ゲート電極と、
    前記半導体層の内部に、前記第１ゲート電極に対応して設けられた第１ソース領域と、
    前記半導体層の内部に、前記第１ソース領域と共に前記第１ゲート電極を挟むように設けられた第１ドレイン領域とを備え、
    前記パワーＭＯＳトランジスタは、
    前記半導体層上に第２の絶縁膜を介して形成された第２ゲート電極と、
    前記半導体層の内部に、前記第２ゲート電極に対応して設けられた第２ソース領域と、
    前記半導体層の内部に、前記第２ソース領域と共に前記第２ゲート電極を挟むように設けられたドリフト領域と、
    前記半導体層の内部に、前記ドリフト領域に隣接し、前記第２ソース領域と共に前記第２ゲート電極を挟むように設けられた第２ドレイン領域とを備え、
    前記第１ゲート電極の側面には第１サイドウォールが設けられ、前記第２ゲート電極の側面には第２サイドウォールが設けられ、前記第１サイドウォールの前記第１の絶縁膜に沿った幅と、前記第２サイドウォールの前記第２の絶縁膜に沿った幅とが異なることを特徴とする半導体装置。
  2. 前記パワーＭＯＳトランジスタは、さらに、前記第２ソース領域を包囲するように設けられ、前記半導体層よりも不純物濃度が高いボディ領域を有し、前記ボディ領域は前記パワーＭＯＳトランジスタの前記第２ゲート電極の下方まで延在していることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２サイドウォールの前記第２の絶縁膜に沿った幅が、前記第１サイドウォールの前記第１の絶縁膜に沿った幅より大きいことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１サイドウォール及び第２サイドウォールが、それぞれ多層膜構造から成ることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 半導体層内に、ＣＭＯＳトランジスタと、パワーＭＯＳトランジスタとを含む半導体装置の製造方法において、
    前記半導体層上にゲート電極を形成する工程と、
    前記半導体層の表面全体に多層絶縁膜を堆積する工程と、
    前記ＣＭＯＳトランジスタ側の前記多層絶縁膜の少なくとも一層を等方性エッチングにより除去する工程と、
    前記パワーＭＯＳトランジスタ側の前記多層絶縁膜の少なくとも一層を第１の異方性エッチングによりエッチバックする工程と、
    前記多層絶縁膜の残りの膜を第２の異方性エッチングによりエッチバックする工程と、
    を含むことを特徴とする半導体装置の製造方法。
JP2007197398A 2007-07-30 2007-07-30 半導体装置及びその製造方法 Expired - Fee Related JP4970185B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007197398A JP4970185B2 (ja) 2007-07-30 2007-07-30 半導体装置及びその製造方法
US12/181,692 US8067801B2 (en) 2007-07-30 2008-07-29 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007197398A JP4970185B2 (ja) 2007-07-30 2007-07-30 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009033024A true JP2009033024A (ja) 2009-02-12
JP4970185B2 JP4970185B2 (ja) 2012-07-04

Family

ID=40337309

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007197398A Expired - Fee Related JP4970185B2 (ja) 2007-07-30 2007-07-30 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US8067801B2 (ja)
JP (1) JP4970185B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI458095B (zh) * 2010-03-25 2014-10-21 Toshiba Kk 半導體裝置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4907920B2 (ja) * 2005-08-18 2012-04-04 株式会社東芝 半導体装置及びその製造方法
US8084827B2 (en) * 2009-03-27 2011-12-27 National Semiconductor Corporation Structure and fabrication of like-polarity field-effect transistors having different configurations of source/drain extensions, halo pockets, and gate dielectric thicknesses
JP2011009695A (ja) * 2009-05-29 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置及びディプレッション型ｍｏｓトランジスタ
JP4966351B2 (ja) * 2009-09-24 2012-07-04 株式会社東芝 半導体装置
US8525257B2 (en) 2009-11-18 2013-09-03 Micrel, Inc. LDMOS transistor with asymmetric spacer as gate
US8476127B2 (en) * 2010-10-28 2013-07-02 Texas Instruments Incorporated Integrated lateral high voltage MOSFET
CN102214696B (zh) * 2011-05-27 2016-06-22 上海华虹宏力半导体制造有限公司 功率mos器件及功率mos器件制造方法
JP6123516B2 (ja) * 2013-06-28 2017-05-10 株式会社ソシオネクスト 半導体装置
JP2021182593A (ja) 2020-05-19 2021-11-25 キヤノン株式会社 半導体装置及び製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259444A (ja) * 1991-05-06 1993-10-08 Siliconix Inc 低濃度にドープされたドレインを有するラテラルｍｏｓ電界効果トランジスタ及びその製造方法
JPH09266255A (ja) * 1996-03-28 1997-10-07 Sony Corp 半導体装置の製造方法
JPH09283760A (ja) * 1995-12-29 1997-10-31 Lg Semicon Co Ltd 半導体素子の製造方法
JPH10313066A (ja) * 1997-05-12 1998-11-24 Nec Corp 半導体装置の製造方法
JP2001093984A (ja) * 1999-09-20 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2003060067A (ja) * 2001-08-16 2003-02-28 Hitachi Ltd 半導体装置およびその製造方法
JP2004146824A (ja) * 2002-10-21 2004-05-20 Internatl Business Mach Corp <Ibm> 半導体デバイス構造およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1435648A1 (en) * 2002-12-30 2004-07-07 STMicroelectronics S.r.l. Process of making CMOS and drain extension MOS transistors with silicided gate
JP4393109B2 (ja) 2003-05-21 2010-01-06 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004349377A (ja) 2003-05-21 2004-12-09 Sharp Corp 半導体装置及びその製造方法
FR2871294A1 (fr) * 2004-06-07 2005-12-09 St Microelectronics Sa Procede de realisation d'un transistor dmos de taille reduite, et transistor dmos en resultant
KR100592749B1 (ko) * 2004-11-17 2006-06-26 한국전자통신연구원 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법
KR100602096B1 (ko) * 2004-12-29 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100669858B1 (ko) * 2005-05-13 2007-01-16 삼성전자주식회사 고전압 반도체 장치 및 그 제조 방법
JP2007049039A (ja) * 2005-08-11 2007-02-22 Toshiba Corp 半導体装置
JP4907920B2 (ja) 2005-08-18 2012-04-04 株式会社東芝 半導体装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259444A (ja) * 1991-05-06 1993-10-08 Siliconix Inc 低濃度にドープされたドレインを有するラテラルｍｏｓ電界効果トランジスタ及びその製造方法
JPH09283760A (ja) * 1995-12-29 1997-10-31 Lg Semicon Co Ltd 半導体素子の製造方法
JPH09266255A (ja) * 1996-03-28 1997-10-07 Sony Corp 半導体装置の製造方法
JPH10313066A (ja) * 1997-05-12 1998-11-24 Nec Corp 半導体装置の製造方法
JP2001093984A (ja) * 1999-09-20 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2003060067A (ja) * 2001-08-16 2003-02-28 Hitachi Ltd 半導体装置およびその製造方法
JP2004146824A (ja) * 2002-10-21 2004-05-20 Internatl Business Mach Corp <Ibm> 半導体デバイス構造およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI458095B (zh) * 2010-03-25 2014-10-21 Toshiba Kk 半導體裝置

Also Published As

Publication number Publication date
US8067801B2 (en) 2011-11-29
US20090032869A1 (en) 2009-02-05
JP4970185B2 (ja) 2012-07-04

Similar Documents

Publication Publication Date Title
JP4970185B2 (ja) 半導体装置及びその製造方法
JP4469677B2 (ja) 半導体装置およびその製造方法
KR101373534B1 (ko) 반도체 장치 및 제조 방법
US9768074B2 (en) Transistor structure and fabrication methods with an epitaxial layer over multiple halo implants
US20090020813A1 (en) Formation of lateral trench fets (field effect transistors) using steps of ldmos (lateral double-diffused metal oxide semiconductor) technology
JP4440188B2 (ja) 半導体装置の製造方法
US20080191276A1 (en) Semiconductor devices and fabrication methods thereof
JP4907920B2 (ja) 半導体装置及びその製造方法
US7514332B2 (en) Semiconductor device and method for manufacturing the same
US6200836B1 (en) Using oxide junction to cut off sub-threshold leakage in CMOS devices
US6008100A (en) Metal-oxide semiconductor field effect transistor device fabrication process
US8159036B2 (en) Semiconductor device and method of manufacturing the same
JP2002353449A (ja) 半導体素子の製造方法
US20150061000A1 (en) Process for forming a short channel trench mosfet and device formed thereby
JP2007287798A (ja) 半導体装置及びその製造方法
JP2005136258A (ja) 半導体装置およびその製造方法
US9178038B2 (en) Raised source/drain MOS transistor and method of forming the transistor with an implant spacer and an epitaxial spacer
US20180190819A1 (en) Metal oxide semiconductor device having recess and manufacturing method thereof
KR101038308B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR20060100779A (ko) 다중 ｌｄｄ 영역을 구비한 반도체 소자의 형성방법
KR20060005556A (ko) 집적 반도체 소자 제조 방법
US8906770B2 (en) Semiconductor structure that reduces the effects of gate cross diffusion and method of forming the structure
JP2009272426A (ja) 半導体装置及びその製造方法
KR20050108197A (ko) 엔모스 트랜지스터 형성방법
JP2007300013A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090807

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120313

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120404

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150413

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150413

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees