CN103022128B - 半导体装置 - Google Patents

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Abstract

本发明提供半导体装置。实施方式的第一半导体元件具有：第一半导体层；第二半导体层；与第二半导体层相邻的第三半导体层；从第二半导体层表面以及第三半导体层表面到内部而设置的第一绝缘层；选择性地设置于第二半导体层表面的第一基底区域；选择性地设置于第一基底区域表面的第一源区域；从第一绝缘层表面到内部而设置的第一栅电极；设置于第一基底区域下的、从第一半导体层表面延伸到第一基底区域侧的第一漂移层；和与第一源区域相对、夹着第一绝缘层而设置于第三半导体层表面的第一漏区域。第一漂移层所含的杂质元素的浓度比第一半导体层所含的杂质元素的浓度低，第一漂移层所含的杂质元素的浓度比第二半导体层所含的杂质元素的浓度高。

Description

半导体装置
技术领域
后述的实施方式一般涉及半导体装置。
背景技术
作为功率MOS(Metal Oxide Semiconductor，金属氧化物半导体)场效应晶体管之一有横向DMOS(Double Diffused Metal OxideSemiconductor，双扩散金属氧化物半导体)场效应晶体管。在DMOS场效应晶体管中，一般来说采用延长漂移区域的长度(漂移长度)、以提高元件的耐压的方法策略。
但是，如果为了提高元件的耐压而如上所述采取延长漂移长度的方法，则在横向DMOS场效应晶体管中存在元件面积增加这样的问题。
发明内容
本发明将要解决的问题在于提供即便具有高耐压的半导体元件仍能够抑制元件面积的增大的半导体装置。
实施方式的半导体装置，具备半导体基板和设置于所述半导体基板上的第一半导体元件，其特征在于，所述第一半导体元件具备：设置于所述半导体基板上的第一导电型的第一半导体层；设置于所述第一半导体层上的第一导电型的第二半导体层；设置于所述第一半导体层上的、与所述第二半导体层相邻的第一导电型的第三半导体层；从所述第二半导体层的表面以及所述第三半导体层的表面到各自的内部而设置的第一绝缘层；选择性地设置于所述第二半导体层的表面的第二导电型的第一基底区域；选择性地设置于所述第一基底区域的表面的第一导电型的第一源区域；从所述第一绝缘层的表面到内部而设置的、隔着所述第一绝缘层与所述第一基底区域相邻的第一栅电极；设置于所述第一基底区域下的所述第二半导体层内的、从所述第一半导体层的表面延伸到所述第一基底区域侧的第一导电型的第一漂移层；与所述第一源区域相对、夹着所述第一绝缘层而设置于所述第三半导体层的表面的第一导电型的第一漏区域；与所述第一源区域电连接的第一源电极；和与所述第一漏区域电连接的第一漏电极，
所述第一漂移层所含的第一导电型的杂质元素的浓度比所述第一半导体层所含的第一导电型的杂质元素的浓度低，所述第一漂移层所含的第一导电型的杂质元素的浓度比所述第二半导体层所含的第一导电型的杂质元素的浓度高。
根据上述结构的半导体装置，即便具有高耐压的半导体元件也能够抑制元件面积的增大。
附图说明
图1是实施方式所涉及的半导体装置的俯视模式图。
图2是实施方式所涉及的半导体装置的剖视模式图。
图3是用于说明实施方式所涉及的半导体装置的作用的剖视模式图。
图4是说明漂移层的厚度以及漂移层内的杂质浓度、与耐压的关系的图。
图5是用于说明参考例所涉及的半导体装置的作用的剖视模式图。
图6是实施方式的变形例所涉及的半导体装置的剖视模式图。
具体实施方式
实施方式的半导体装置具备半导体基板和设置于所述半导体基板上的第一半导体元件。
所述第一半导体元件具备：设置于所述半导体基板上的第一导电型的第一半导体层；设置于所述第一半导体层上的第一导电型的第二半导体层；设置于所述第一半导体层上并与所述第二半导体层相邻的第一导电型的第三半导体层；从所述第二半导体层的表面以及所述第三半导体层的表面到各自的内部而设置的第一绝缘层；选择性地设置于所述第二半导体层的表面的第二导电型的第一基底区域；选择性地设置于所述第一基底区域的表面的第一导电型的第一源区域；从所述第一绝缘层的表面到内部而设置的、隔着所述第一绝缘层与所述第一基底区域相邻的第一栅电极；设置于所述第一基底区域下的所述第二半导体层内的、从所述第一半导体层的表面延伸到所述第一基底区域侧的第一导电型的第一漂移层；与所述第一源区域相对、夹着所述第一绝缘层而设置于所述第三半导体层表面的第一导电型的第一漏区域；与所述第一源区域电连接的第一源电极；和与所述第一漏区域电连接的第一漏电极。
所述第一漂移层所含的第一导电型杂质元素的浓度比所述第一半导体层所含的第一导电型杂质元素的浓度低。所述第一漂移层所含的第一导电型杂质元素的浓度比所述第二半导体层所含的第一导电型杂质元素的浓度高。
下面，边参照附图边对实施方式进行说明。在下面的说明中，对同一部件标注同一附图标记，对于曾经说明了的部件适当省略对其的说明。
图1是实施方式所涉及的半导体装置的俯视模式图。
图2是实施方式所涉及的半导体装置的剖视模式图。
在图2(a)中示出了沿图1的A-B线的位置处的剖面，在图2(b)中示出了沿图1的C-D线的位置处的剖面。
如图1所示，半导体装置1具备半导体元件(第一半导体元件)100A和半导体元件(第二半导体元件)100B。半导体元件100A以及半导体元件100B分别以单元为单位(由矩形状的虚线包围的部分)构成。在半导体装置1中，半导体元件100A按图中的纵横周期性地排列，半导体元件100B按图中的纵横周期性地排列。半导体元件100A和半导体元件100B各自的耐压不同。即，半导体装置1具有耐压不同的2种半导体元件。
例如，半导体元件100B的耐压比半导体元件100A的耐压高。将配置有半导体元件100A的区域作为低耐压元件区域100L，将配置有半导体元件100B的区域作为高耐压元件区域100H。
首先，关于半导体元件100A的剖面结构进行说明。
图2(a)所示的半导体元件100A为横向DMOS场效应晶体管，具有沟槽栅结构。
在半导体元件100A中，在p型半导体基板10上设置有n+型第一半导体层12A。在第一半导体层12A上设置有n-型第二半导体层14A。在第一半导体层12A上，设置有与第二半导体层14A相邻的n+型第三半导体层16A。从第二半导体层14A的表面以及第三半导体层16A的表面到各自的内部设置有第一绝缘层20A。
另外，在半导体元件100A中，在第二半导体层14A的表面选择性地设置有p型第一基底区域30A。在第一基底区域30A的表面选择性地设置有n+型第一源区域32A。从第一绝缘层20A的表面到内部设置有第一栅电极40A。第一栅电极40A隔着第一绝缘层20A与第一基底区域30A相邻。
被第一栅电极40A与第一基底区域30A夹着的第一绝缘层20A作为栅绝缘膜发挥作用。由第一栅电极40A与第二半导体层14A夹着的第一绝缘层20A的厚度以及由第一栅电极40A与第三半导体层16A夹着的第一绝缘层20A的厚度，比由第一栅电极40A与第一基底区域30A夹着的第一绝缘层20A的厚度厚。由此，即便对第一栅电极40A与后述的第一漏区域34A之间施加强电场，由于第一绝缘层20A的存在，半导体元件100A仍具有高耐性。
另外，在半导体元件100A中，在第一基底区域30A下的第二半导体层14a内设置有n型第一漂移层18A。第一漂移层18A从第一半导体层12A的表面延伸到第一基底区域30A侧。在第三半导体层16A的表面设置有n+型第一漏区域34A。第一漏区域34A夹着第一绝缘层20A与第一源区域32A相对。另外，在第一基底区域30A的表面与第一源区域32A相邻地设置有第一背栅区域36A。背栅区域36A作为载流子去除区域发挥作用。
在第一背栅区域36A上、第一源区域32A上、第一绝缘层20A上、第一栅电极40A上以及第一漏区域34A上设置有第一层间绝缘膜50A。
另外，在半导体元件100A，在第一源区域32A以及第一背栅区域36A经由第一源接触部(contact)51A而电连接有第一源电极52A。在第一漏区域34A经由第一漏接触部53A电连接有第一漏电极54A。
第一漂移层18A所含的n型杂质元素的浓度比第一半导体层12A所含的n型杂质元素的浓度低。第一漂移层18A所含的n型杂质元素的浓度比第二半导体层14A所含的n型杂质元素的浓度高。
例如，在图2(a)的右侧示出了沿线90A的位置处的n型杂质元素浓度曲线。杂质元素浓度曲线的纵轴为深度，横轴为杂质浓度。
例如，第二半导体层14A的杂质元素浓度在深度方向(Z轴方向)大致一定。在第一漂移层18A，越朝向第一半导体层12A、杂质元素的浓度暂时越高。进而如果朝向第一半导体层12A侧则杂质元素的浓度反倒会变低。即，第一漂移层18A的杂质元素浓度曲线具有高峰(peak)p。第一半导体层12A的杂质元素浓度比第二半导体层14A以及第一漂移层18A的杂质元素的浓度高。
即，第一漂移层18A所含的n型杂质元素浓度曲线的峰值比第一半导体层12A所含的n型杂质元素浓度低。第一漂移层18A所含的n型杂质元素浓度曲线的峰值比第二半导体层14A所含的n型杂质元素的浓度高。
第一漂移层18A的杂质元素浓度曲线的高峰p并非必须为一个。高峰p也可以为多个。在该情况下，多个高峰p的任意一个的峰值比第一半导体层12A所含的n型杂质元素的浓度低、比第二半导体层14A所含的n型杂质元素的浓度高。
关于半导体元件100B的剖面结构进行说明。
图2(b)所示的半导体元件100B为横向DMOS场效应晶体管，具有沟槽栅结构。
在半导体元件100B中，在半导体基板10上设置有n+型第四半导体层12B。在第四半导体层12B上设置有n-型第五半导体层14B。在第四半导体层12B上设置有与第五半导体层14B相邻的n+型第六半导体层16B。从第五半导体层14B表面以及第六半导体层16B表面到各自的内部设置有第二绝缘层20B。
另外，在半导体元件100B，在第五半导体层14B表面选择性地设置有p型第二基底区域30B。在第二基底区域30B表面选择性地设置有n+型第二源区域32B。从第二绝缘层20B的表面到内部设置有第二栅电极40B。第二栅电极40B隔着第二绝缘层20B与第二基底区域30B相邻。
第二栅电极40B与第二基底区域30B夹着的第二绝缘层20B作为栅绝缘膜发挥作用。由第二栅电极40B与第五半导体层14B夹着的第二绝缘层20B的厚度以及由第二栅电极40B与第六半导体层16B夹着的第二绝缘层20B的厚度比由第二栅电极40B与第二基底区域30B夹着的第二绝缘层20B的厚度厚。
另外，在半导体元件100B中，在第二基底区域30B下设置有n型第二漂移层18B。第二漂移层18B从第四半导体层12B的表面延伸到第二基底区域30B侧。在第六半导体层16B表面设置有n+型第二漏区域34B。第二漏区域34B夹着第二绝缘层20B与第二源区域32B相对。另外，在第二基底区域30B表面以与第二源区域32B相邻的方式设置有第二背栅区域36B。第二背栅区域36B作为载流子去除区域而发挥作用。
在第二背栅区域36B上、第二源区域32B上、第二绝缘层20B上、第二栅电极40B上以及第二漏区域34B上设置有第二层间绝缘膜50B。
另外，在半导体元件100B，在第二源区域32B以及第二背栅区域36B经由第二源接触部51B而电连接有第二源电极52B。在第二漏区域34B经由第二漏接触部53B电连接有第二漏电极54B。
第二漂移层18B所含的n型杂质元素的浓度比第四半导体层12B所含的n型杂质元素的浓度低。第二漂移层18B所含的n型杂质元素的浓度比第五半导体层14B所含的n型杂质元素的浓度高。
例如，在图2(b)的右侧示出了沿线90B的位置处的n型杂质元素浓度曲线。杂质元素浓度曲线的纵轴为深度，横轴为杂质浓度。
例如，第五半导体层14B的杂质元素浓度在深度方向大致一定。在第二漂移层18B，越朝向第四半导体层12B、杂质元素的浓度暂时越高。进而如果朝向第四半导体层12B侧则杂质元素的浓度反倒会变低。即，第二漂移层18B的杂质元素浓度曲线具有高峰p。第四半导体层12B的杂质元素浓度比第五半导体层14B以及第二漂移层18B的杂质元素的浓度高。
即，第二漂移层18B所含的n型杂质元素浓度曲线的峰值比第四半导体层12B所含的n型杂质元素的浓度低。第二漂移层18B所含的n型杂质元素的浓度曲线的峰值比第五半导体层14B所含的n型杂质元素的浓度高。
第二漂移层18B的杂质元素浓度曲线的高峰p并非必须为一个。高峰p也可以为多个。在该情况下，多个高峰p的任意一个的峰值比第四半导体层12B所含的n型杂质元素的浓度低、比第五半导体层14B所含的n型杂质元素的浓度高。
在半导体装置1中，第一漂移层18A的厚度与第二漂移层18B的厚度不同。或者，第一漂移层18A所含的n型杂质元素的浓度与第二漂移层18B所含的n型杂质元素的浓度不同。另外，从半导体元件100A中去除了第一漂移层18A后的结构与从半导体元件100B中去除了第二漂移层18B后的结构相同。
另外，在半导体装置1中，半导体元件100A的元件尺寸与半导体元件100B的元件尺寸相同。例如，从第一基底区域30A到第三半导体层16A为止的距离与从第二基底区域30B到第六半导体层16B为止的距离相同。
第一漂移层18A与第二漂移层18B例如通过离子注入来形成。通过变更第一漂移层18A与第二漂移层18B的各自的离子注入条件(加速度、剂量等)，能够改变各自的厚度、杂质浓度。
除了第一绝缘层20A外的半导体元件100A的主成分为例如硅(Si)。第一绝缘层20A的材质为例如氧化硅(SiO2)。除了第二绝缘层20B外的半导体元件100B的主成分为例如硅(Si)。第二绝缘层20B的材质为例如氧化硅(SiO2)。
在实施方式中，有时将n+型、n-型、n型综括标记为第一导电型，将p+型、p型综括标记为第二导电型。“n+型”表示与“n型”相比n型杂质的浓度高，“n-型”表示与“n型”相比n型杂质的浓度低。另外，“p+型”表示与“p型”相比p型杂质的浓度高。作为第一导电型杂质元素可举出磷(P)、砷(As)等。作为第二导电型杂质元件可举出硼(B)等。杂质浓度越高，一般来说半导体层的比电阻越低。
另外，第一半导体层12A以及第四半导体层12B也可以称为n+型埋入层。第二半导体层14A以及第五半导体层14B也可以称为外延层。第三半导体层16A以及第六半导体层16B也可以称为深漏(drain deep)n+层。第一基底区域30A以及第二基底区域30B也可以称为沟道扩散层。第二半导体层14A以及第五半导体层14B的厚度例如为5μm。第一绝缘层20A以及第二绝缘层20B的厚度为例如1.2μm。
这样，半导体装置1在同一半导体基板10上具备半导体元件100A以及半导体元件100B。
接下来，关于半导体装置1的作用进行说明。
图3是用于说明实施方式所涉及的半导体装置的作用的剖面模式图。
在图3(a)中示出了半导体元件100A，在图3(b)中示出了半导体元件100B。
例如在半导体元件100A中，将第一源区域32A与第一栅电极40A的电位差设为比阈值低的电压，对第一漏区域34A施加相对于第一源区域32A而言为正的电压(反偏置电压)。于是，耗尽层从第二半导体层14A与第一基底区域30A的接合部分(pn接合(结)界面)向第二半导体层14A侧以及第一基底区域30A侧延伸。在图中，耗尽层延伸的情况由箭头d表示。该情况下，从第二半导体层14A与第一基底区域30A输出载流子，半导体元件100A变为截止状态。在截止状态下，在第一源区域32A与第一漏区域34A之间电流不流通。
另一方面，如果对第一漏区域34A施加相对于第一源区域32A而言为正的电压且使第一源区域32A与第一栅电极40A的电位差成为比阈值高的电压，则在与第一绝缘层20A接近的第一基底区域30A形成反型层，在第一基底区域30A形成沟道。该情况下，半导体元件100A成为导通状态。在此，电流要尽可能在电阻率低的半导体层内流通。即，电流经过第一源区域32A/沟道区域/第二半导体层14A/第一漂移层18A/第一半导体层12A/第三半导体层16A/第一漏区域34A这样的路径。也就是说，在第一源区域32A与第一漏区域34A之间电流流通。
例如在图中，电子电流的流向用虚线箭头e表示。电子电流从第一源区域32A向下方、到达第一半导体层12A。接着，电子电流在第一半导体层12A内相对于第一半导体层12A的主面大致平行地行进。之后，电子电流从第一半导体层12A朝向上方、到达第一漏区域34A。半导体元件100B也进行与半导体元件100A同样的作用。
但是，在假定第二漂移层18B的杂质浓度与第一漂移层18A的杂质浓度相同时，在截止时，按第二漂移层18B的厚度比第一漂移层18A的厚度薄的量，在半导体元件100B中比在半导体元件100A中耗尽层d容易延伸。另外，按第二漂移层18B的厚度比第一漂移层18A的厚度薄的量，半导体元件100B比半导体元件100A的导通电阻高。即，半导体元件100B比半导体元件100A的耐压高，导通电阻高。在实施方式所涉及的半导体元件中，通过仅变更漂移层厚度就能够调整耐压和导通电阻。
换言之，在半导体装置1中，能够在同一半导体基板10上混合载置同样元件尺寸而耐压以及导通电阻不同的半导体元件(半导体元件100A与半导体元件100B)。即，即便在同一半导体基板10上混合载置低耐压半导体元件100A和高耐压半导体元件100B，也能够抑制半导体装置1的尺寸增大。
图4是说明漂移层厚度以及漂移层内的杂质浓度与耐压的关系的图。
在图4(a)中示出了假定漂移层内的杂质浓度相同时的、漂移层的厚度与耐压的关系。如上所述，存在随着漂移层厚度增加、耐压降低的倾向。
另外，在图4(b)中示出了假定漂移层厚度相同时的、漂移层内的杂质浓度与耐压的关系。即使漂移层厚度相同，通过变更漂移层内所含的杂质浓度，也能够改变半导体元件的耐压。
例如，将第一漂移层18A的厚度和第二漂移层18B的厚度设为同一厚度，使第二漂移层18B内所含的杂质浓度比第一漂移层18A内所含的杂质浓度低。由此，在半导体元件100B内，与在半导体元件100A内相比，难以发生由于雪崩击穿所导致的击穿。其结果是，半导体元件100B的耐压与半导体元件100A的耐压相比变高。
此外，耐压与导通电阻相反，所以如果半导体元件的耐压增加，则半导体元件的导通电阻变高。
另外，第一漂移层18A以及第二漂移层18B分别通过单独的光刻工艺和离子注入而形成。
相对于此，图5是用于说明参考例所涉及的半导体装置的作用的剖面模式图。
如图5(a)所示，在参考例所涉及的半导体元件500中，在半导体基板10上设置有n+型半导体层120。在半导体层120上设置有n-型半导体层140。从半导体层140表面到内部设置有漂移层180。从漂移层180表面到内部设置有绝缘层200。
另外，在半导体元件500中，在半导体层140表面选择性地设置有p型基底区域300。在基底区域300表面选择性地设置有n+型源区域320。从绝缘层200表面到内部设置有栅电极400。栅电极400隔着绝缘层200与基底区域300相邻。栅电极400与基底区域300夹着的绝缘层200作为栅绝缘膜发挥作用。
另外，在半导体元件500中，在半导体层140表面设置有n+型漏区域340。漏区域340夹着绝缘层200与源区域320相对。另外，在基底区域300表面与源区域320相邻地设置有背栅区域360。
在半导体元件500，漂移层180不从半导体层120表面延伸到基底区域300侧。漂移层180形成为覆盖绝缘层200的底面和侧面。
在半导体元件500，将源区域320与栅电极400的电位差设为比阈值低的电压，对漏区域340施加相对于源区域320而言为正的电压。于是，耗尽层从漂移层180与基底区域300的接合部分(pn接合界面)向漂移层180侧以及基底区域300侧延伸。另外，耗尽层从半导体层140与基底区域300的接合部分(pn接合界面)向半导体层140侧以及基底区域300侧延伸。该情况下，从漂移层180与基底区域300输出载流子，半导体元件500变为截止状态。即，在源区域320与漏区域340之间电流不流通。
另一方面，如果对漏区域340施加相对于源区域320而言为正的电压且使源区域320与栅电极400的电位差为比阈值高的电压，则在接近绝缘层200的基底区域300形成反型层，在基底区域300形成沟道。该情况下，半导体元件500变为导通状态。在此，电流要尽可能在电阻率低的半导体层内流通。即，电流经过源区域320/沟道区域/漂移层180/漏区域340这样的路径。也就是说，在源区域320与漏区域340之间电流流通。
例如在图中，电子电流的流向用箭头e表示。电子电流从源区域32A朝向下方、到达漂移层180。接着，电子电流在漂移层180内行进，之后从漂移层180朝向上方、到达漏区域340。
但是，在半导体元件500中，不设置上述第一漂移层18A(或者第二漂移层18B)。因此，为了增加半导体元件500的耐压，必须如图5(b)所示增加漂移层180的长度(漂移长度)。即，在参考例中，如果在同一半导体基板10上混合载置低耐压半导体元件和高耐压半导体元件，则会发生半导体装置的尺寸增大这样的不良情况。
图6是实施方式的变形例所涉及的半导体装置的剖面模式图。
关于半导体元件100A，也可以使第一漂移层18A与第一绝缘层20A的一部分接触。如果是这样的方式，则能够在半导体基板10上设置耐压进一步减低、导通电阻更低的半导体元件。
此外，在实施方式中，例示了沟槽型栅电极，但也可以取代沟槽型的栅电极而设置平面型栅电极。即使将栅电极设为平面型，在导通时，电子电流经由第一源区域32A/沟道区域/第二半导体层14A/第一漂移层18A/第一半导体层12A/第三半导体层16A/第一漏区域34A这样的路径流通。这样的方式也包含于实施方式。
以上边参照具体例边对实施方式进行了说明。但是，实施方式不限定于这些具体例。即，本领域技术人员对这些具体例施加了适宜的设计变更后的方式，只要具备实施方式的特征，也包含于实施方式的范围中。上述各具体例所具备的各要素及其配置、材料、条件、形状、尺寸等并不限定于例示的情况，能够适宜地进行变更。
另外，上述各实施方式所具备的各要素，只要在技术上可行就能够使其组合，组合它们所成的方案只要包括实施方式的特性则也包含于实施方式的范围中。此外，应该认识到：在实施方式的思想的范畴内，作为本领域技术人员能够想到各种变更例以及修正例，关于这些变更例以及修正例也属于实施方式的范围。
说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并非用于限定发明的范围。这些新的实施方式能够以其他的各种各样的方式来实施，能够在不脱离发明要旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形包含于发明的范围和/或要旨中，并且包含于技术方案中记载的发明及其等同的范围中。

Claims (20)

1.一种半导体装置，其具备半导体基板和设置于所述半导体基板上的第一半导体元件，其中，
所述第一半导体元件具有：
设置于所述半导体基板上的第一导电型的第一半导体层；
设置于所述第一半导体层上的第一导电型的第二半导体层；
设置于所述第一半导体层上的、与所述第二半导体层相邻的第一导电型的第三半导体层；
从所述第二半导体层的表面以及所述第三半导体层的表面到各自的内部而设置的第一绝缘层；
选择性地设置于所述第二半导体层的表面的第二导电型的第一基底区域；
选择性地设置于所述第一基底区域的表面的第一导电型的第一源区域；
从所述第一绝缘层的表面到内部而设置的、隔着所述第一绝缘层与所述第一基底区域相邻的第一栅电极；
设置于所述第一基底区域下的所述第二半导体层内的、从所述第一半导体层的表面延伸到所述第一基底区域侧的第一导电型的第一漂移层；
与所述第一源区域相对、夹着所述第一绝缘层而设置于所述第三半导体层的表面的第一导电型的第一漏区域；
与所述第一源区域电连接的第一源电极；和
与所述第一漏区域电连接的第一漏电极，
所述第一漂移层所含的第一导电型的杂质元素的浓度比所述第一半导体层所含的第一导电型的杂质元素的浓度低，
所述第一漂移层所含的第一导电型的杂质元素的浓度比所述第二半导体层所含的第一导电型的杂质元素的浓度高。
2.根据权利要求1所述的半导体装置，其中，
还具备设置于所述半导体基板上的第二半导体元件，
所述第二半导体元件具有：
设置于所述半导体基板上的第一导电型的第四半导体层；
设置于所述第四半导体层上的第一导电型的第五半导体层；
设置于所述第四半导体层上的、与所述第五半导体层相邻的第一导电型的第六半导体层；
从所述第五半导体层的表面以及所述第六半导体层的表面到各自的内部而设置的第二绝缘层；
选择性地设置于所述第五半导体层的表面的第二导电型的第二基底区域；
选择性地设置于所述第二基底区域的表面的第一导电型的第二源区域；
从所述第二绝缘层的表面到内部而设置的、隔着所述第二绝缘层与所述第二基底区域相邻的第二栅电极；
设置于所述第二基底区域下的第五半导体层内的、从所述第四半导体层的表面延伸到所述第二基底区域侧的第一导电型的第二漂移层；
与所述第二源区域相对、夹着所述第二绝缘层而设置于所述第六半导体层的表面的第一导电型的第二漏区域；
与所述第二源区域电连接的第二源电极；和
与所述第二漏区域电连接的第二漏电极，
所述第二漂移层所含的第一导电型的杂质元素的浓度比所述第四半导体层所含的第一导电型的杂质元素的浓度低，
所述第二漂移层所含的第一导电型的杂质元素的浓度比所述第六半导体层所含的第一导电型的杂质元素的浓度高，
所述第一漂移层与所述第二漂移层具有实质不同的构成。
3.根据权利要求2所述的半导体装置，其中，
所述第一漂移层的厚度与所述第二漂移层的厚度不同。
4.根据权利要求2所述的半导体装置，其中，
所述第一漂移层所含的第一导电型的杂质元素的浓度与所述第二漂移层所含的第一导电型的杂质元素的浓度不同。
5.根据权利要求1所述的半导体装置，其中，
所述第一漂移层所含的第一导电型的杂质元素浓度曲线的峰值比所述第一半导体层所含的第一导电型的杂质元素的浓度低；
所述第一漂移层所含的第一导电型的杂质元素浓度曲线的峰值比所述第二半导体层所含的第一导电型的杂质元素的浓度高。
6.根据权利要求1所述的半导体装置，其中，
由所述第一栅电极与所述第二半导体层夹着的所述第一绝缘层的厚度以及由所述第一栅电极与所述第三半导体层夹着的所述第一绝缘层的厚度，比由所述第一栅电极与所述第一基底区域夹着的所述第一绝缘层的厚度厚。
7.根据权利要求1所述的半导体装置，其中，
所述第一漂移层不与所述第一绝缘层接触或者与所述第一绝缘层的一部分接触。
8.根据权利要求2所述的半导体装置，其中，
从所述第一半导体元件去除所述第一漂移层后的构成与从所述第二半导体元件去除所述第二漂移层后的构成相同。
9.根据权利要求2所述的半导体装置，其中，
从所述第一基底区域到所述第三半导体层为止的距离与从所述第二基底区域到所述第六半导体层为止的距离相同。
10.根据权利要求2所述的半导体装置，其中，
所述第一半导体元件，在所述半导体基板的面内周期性排列，所述第二半导体元件在所述半导体基板的面内周期性排列。
11.根据权利要求2所述的半导体装置，其中，
在所述半导体基板，从与所述半导体基板的面垂直的方向看，设置有低耐压元件区域和高耐压元件区域，所述第一半导体元件配置于所述低耐压元件区域，所述第二半导体元件配置于所述高耐压元件区域。
12.根据权利要求1所述的半导体装置，其中，
所述第一绝缘层的所述第二半导体层侧的侧面与所述第二半导体层的上部接触，所述第一绝缘层的所述第三半导体层侧的侧面与所述第三半导体层接触。
13.根据权利要求1所述的半导体装置，其中，
在所述第一基底区域上与所述第一源区域相邻地设置有第一背栅区域。
14.根据权利要求1所述的半导体装置，其中，
在所述第一源区域上、所述第一绝缘层上、所述第一栅电极上以及所述第一漏区域上设置有第一层间绝缘膜。
15.根据权利要求2所述的半导体装置，其中，
所述第二漂移层的深度方向的杂质元素浓度曲线的高峰比所述第一漂移层的深度方向的杂质元素浓度曲线的高峰深。
16.根据权利要求15所述的半导体装置，其中，
所述第一漂移层的深度方向的杂质元素浓度曲线的所述高峰设置有多个。
17.根据权利要求16所述的半导体装置，其中，
所述多个高峰的任一个的峰值比第一半导体层所含的n型的杂质元素的浓度低、比第二半导体层所含的n型的杂质元素的浓度高。
18.根据权利要求2所述的半导体装置，其中，
所述第二半导体元件的耐压比所述第一半导体元件的耐压高。
19.根据权利要求2所述的半导体装置，其中，
所述第一漂移层与所述第二漂移层的杂质浓度相等且厚度不同。
20.根据权利要求2所述的半导体装置，其中，
所述第一漂移层与所述第二漂移层的厚度相等且杂质浓度不同。
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