CN105322020A - 高压金属氧化物半导体器件及其形成方法 - Google Patents

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Abstract

本发明涉及高压金属氧化物半导体器件及其形成方法。在一般方面，高压金属氧化物半导体(HVMOS)器件可包括设置在所述HVMOS器件的沟道区上的第一栅极电介质层和设置在所述HVMOS器件的漂移区的至少一部分上的第二栅极电介质层。所述漂移区可邻近所述沟道区横向设置。所述第二栅极电介质层的厚度可大于所述第一栅极电介质层的厚度。

Description

高压金属氧化物半导体器件及其形成方法
技术领域
本说明书涉及减少由热载流子注入引起的器件性能退化。具体地，本说明书涉及减少高压金属氧化物半导体(HVMOS)器件中，例如在高压应用中使用的横向扩散(LD)HVMOS器件中，由热载流子注入引起的器件性能的退化。
背景技术
当使用半导体工艺设计和制备高压金属氧化物半导体(HVMOS)晶体管器件(例如横向扩散(LD)HVMOS器件)时，一个关注的焦点是在给定晶体管的特定导通电阻(Rdson)和击穿电压(BV)之间取得可接受的折衷。由于还期望在不导致给定LDMOS器件的器件性能特征显著退化的情况下缩小器件的尺寸和相应的晶粒(芯片)尺寸，所以要实现这种折衷并不容易，而器件性能特征的退化可起因于器件设计方面并且由在开发工艺的过程中为给定半导体工艺选择的处理参数(例如掺杂度)而引起。
例如，对于某些LDMOS器件来说，热载流子(HC)退化是一种可靠性方面的限制，不仅会受到器件设计的影响，也会受到某些半导体制造工艺参数的影响。例如，可通过增加LDMOS器件(例如HVNMOS)的漂移区中的掺杂浓度或通过缩小器件的漂移区的长度(横向长度)来减小Rdson。当Rdson减小时，这些变化可导致对应的HVNMOS器件的漂移区中有更高的横向电场，并且因此可增大给定时间内该HVNMOS器件中出现的HC退化量。例如，一些LDHVNMOS器件可经历如线性区域漏极电流(Idlin)减少(例如由Rdson的增大引起)所示的显著的HC退化，使得这些LDHVNMOS器件的可靠性寿命(例如器件可处在最恶劣的操作情况下并且仍满足器件的性能规范的时间长度)可为相当于大约一个小时。在其他器件中，HC退化可由除Idlin/Rdson之外的器件参数示出，例如阈值电压(Vth)和/或漏极饱和电流(Idsat)。用于确定HC退化量的特定参数将取决于特定的具体实施。
发明内容
在一般方面，高压金属氧化物半导体(HVMOS)器件可包括设置在HVMOS器件的沟道区上的第一栅极电介质层和设置在HVMOS器件的漂移区的至少一部分上的第二栅极电介质层，其中漂移区邻近沟道区横向设置。第二栅极电介质层的厚度可大于第一栅极电介质层的厚度。
具体实施可包括下列一个或多个特征。例如，HVMOS器件可包括设置在第一栅极电介质层和第二栅极电介质层上的栅电极。HVMOS器件可包括邻近沟道区横向设置的源区。HVMOS器件可包括场氧化物(FOX)层，其中FOX层的至少一部分邻近漂移区横向设置。HVMOS器件可包括漏极区，其中漏极区的至少一部分邻近FOX层横向设置。第二栅极电介质层的至少一部分可设置在FOX层上。
第一栅极电介质层可具有小于或等于115埃的厚度。第二栅极电介质层可具有小于或等于560埃的厚度。沟道区可具有在0.1微米(μm)到1.0μm的范围内的横向宽度。漂移区可具有在0.2μm到3.0μm的范围内的横向宽度。第二栅极电介质层的竖向边缘可与沟道区横向隔开在0μm到1.0μm的范围内的距离。
在另一一般方面，高压金属氧化物半导体(HVMOS)器件可包括设置在HVMOS器件的沟道区上的第一栅极电介质层；设置在HVMOS器件的漂移区的至少一部分上的第二栅极电介质层，其中漂移区邻近沟道区横向设置；以及设置在第二栅极电介质层的至少一部分上的第三栅极电介质层。第二栅极电介质层的厚度可大于第一栅极电介质层的厚度。第三栅极电介质层的厚度可大于第二栅极电介质层的厚度。
具体实施可包括下列一个或多个特征。例如，HVMOS器件可包括设置在第一栅极电介质层、第二栅极电介质层和第三栅极电介质层上的栅电极。HVMOS器件可包括邻近沟道区横向设置的源区。HVMOS器件可包括场氧化物(FOX)层，其中FOX层的至少一部分邻近漂移区横向设置。HVMOS器件可包括漏极区，其中漏极区的至少一部分邻近FOX层横向设置。第二栅极电介质层的至少一部分和第三栅极电介质层的至少一部分可设置在FOX层上。
第一栅极电介质层可具有小于或等于115埃的厚度。第二栅极电介质层可具有小于或等于600埃的厚度。第三栅极电介质层可具有小于或等于2000埃的厚度。
沟道区可具有在0.1μm到1.0μm的范围内的横向宽度。漂移区可具有在0.2μm到3.0μm的范围内的横向宽度。第二栅极电介质层的竖向边缘可与沟道区横向隔开在0μm到1.0μm的范围内的距离。第三栅极电介质层的竖向边缘可与第二栅极电介质层的竖向边缘横向隔开在0μm到1.0μm的范围内的距离。
第一栅极电介质层还可设置在第二栅极电介质层的至少一部分下。第二栅极电介质层和第三栅极电介质层的总厚度与第一栅极电介质层的厚度的比例可为约20：1。
在另一一般方面，方法可包括形成设置在高压金属氧化物半导体(HVMOS)器件的漂移区的至少一部分上的第一栅极电介质层。漂移区可邻近HVMOS器件的沟道区横向设置。该方法还可包括形成设置在沟道区上的第二栅极电介质层。第一栅极电介质层的厚度可大于第二栅极电介质层的厚度。
具体实施可包括下列一个或多个特征。例如，在形成第二栅极电介质层之前，该方法可包括形成设置在第一栅极电介质层的至少一部分上的第三栅极电介质层。第三栅极电介质层的厚度可大于第一栅极电介质层的厚度。形成第二栅极电介质层可包括在第一栅极电介质层的至少一部分下形成第二栅极电介质层。在第一栅极电介质层下的第二栅极电介质层的厚度可小于在沟道区中的第二栅极电介质层的厚度。
附图说明
图1为根据具体实施的示出了LD高压N型MOSFET(HVNMOS)器件的剖视图。
图2为根据具体实施的示出了另一个LDHVNMOS器件的剖视图。
图3为根据具体实施的示出了在沟道区和漂移区两者中有薄栅极氧化物的HVNMOS器件，以及在沟道区和漂移区两者中有厚栅极氧化物的相当的HVNMOS器件中由热载流子(例如电子)注入引起的器件性能退化的比较曲线图。
图4为根据具体实施的示出了在沟道区和漂移区两者中有薄栅极氧化物的HVNMOS器件，以及与在沟道区中有薄栅极氧化物并且在漂移区中有厚栅极氧化物的相当的HVNMOS器件中，由热载流子(例如电子)注入引起的退化的比较曲线图。
图5为根据具体实施的示出了形成HVMOS器件的方法流程图。
具体实施方式
本文所描述的结构可通过减小这些器件的漂移区中的峰值(例如竖向和/或横向)电场(可称为Emax)来改善LDHVNMOS器件中的HC退化。基于麦克斯韦方程，给定器件(LDHVNMOS器件)的Emax可使用以下公式1确定：
-(公式1)
在上述公式1中，t为器件的栅极氧化物(或栅极电介质)厚度，而rj大约对应漂移区结深度。可能如公式1所示，如果栅极氧化物(电介质)厚度从115埃增加到Emax可减小94％。尽管本文所述器件的栅极结构可被称为包括一个或多个栅极氧化物层，应当理解，可使用任何适当的电介质材料或材料实现这些结构。其中，在本公开中，术语“氧化物”和“电介质”可互换使用。在某些具体实施中，其他栅极电介质厚度也是可行的。
随着Emax的这种减小(如上所述)，漂移区中，尤其是场氧化物鸟喙区中的栅极氧化物中的HC注入可显著减少。在半导体器件(例如HVNMOS器件等等)中，冲击电离率和热载流子注入概率通常与exp(–1/Emax)成比例。因此，可通过减小Emax来减少热载流子退化。实验数据表明，使用例如本文所述的那些结构等结构可显著减少热载流子退化(例如由NVNMOS中Idlin/Rdson退化所测量)。这种实验数据的示例如图3和图4所示，在下面有进一步的描述。这种HC退化可因界面陷阱电荷而发生，界面陷阱电荷由(归因于)在靠近场氧化物鸟喙和积聚区的硅(Si)和氧化物(栅极氧化物和/或场氧化物)之间的热载流子注入形成。这些界面电荷可吸引空穴并耗减(减少)在n-漂移区中的负电荷量，从而增大Rdson并且因此减小Idlin。在某些器件中，负电荷的这种耗减对Rdson/Idlin具有负面影响，因为Idlin电流路径为沿Si与设置在器件漂移区上的栅极氧化物之间的界面。
在例如本文所述的这些结构等的结构中，因为Emax减小(此举导致对应的热载流子注入减少)，所以漂移区中的掺杂浓度可增大(例如以补偿漂移区中较低的(例如竖向和/或横向的)电场)，以便在LDMOS器件的漂移区中的薄氧化物(薄电介质)中获得较低的Rdson，以及基本上相同的BV。
图1为根据具体实施的示出了横向扩散(LD)高压N型MOSFET(HVNMOS)器件100的剖视图。图1所示的HVNMOS器件可使用以下处理操作形成。应当理解，也可通过其他处理操作来制备图1所示的器件。然而，出于清楚和说明的目的，此处并未描述这些处理操作。
对于图1所示的HVNMOS器件100的具体实施，厚栅极氧化物层(厚栅极电介质层)105可在器件100的沟道区110(例如n型增强区)和漂移(n型)区115上生长。在具体实施中，厚栅极氧化物层105可为约在其他具体实施中，厚栅极氧化物层105的厚度可大于或小于在图1的器件100的沟道区110中厚栅极氧化物层105接着可被掩蔽并除去(例如使用一个或多个光刻法和/或蚀刻工艺)。在一些具体实施中，厚栅极氧化物层105与薄栅极氧化物层的厚度比可在5-1的范围内。在其他具体实施中，其他比率也是可行的。
在沟道区110中除去厚栅极氧化物(电介质)层105后，可在沟道区110中形成薄栅极氧化物层120(其也可为或可被称为沟道栅极氧化物层、薄栅极电介质层、沟道栅极电介质层等等)。在具体实施中，薄栅极氧化物层120可具有约的厚度。在其他具体实施中，薄栅极氧化物层120可具有其他厚度(例如大于或小于)，并且可存在于漂移区115中的厚栅极氧化物层105下(例如在漂移区115中的厚度可比在沟道区110中的厚度薄，如图1所示)。在其他具体实施中，薄栅极氧化物层120可不存在于厚栅极氧化物层105之下。图1所示的器件100的剩余特征部可通过若干适当的半导体处理操作而形成，这些半导体处理操作可在上述处理操作之前和/或之后执行。
例如，器件100可包括p型体区130和p型重体区135，其中p型重体区135中的掺杂浓度大于p型体区130中的掺杂浓度。器件100也可包括源(n型)区140和漏极(n型)区145。器件100还可包括栅电极150、垫片(例如电介质垫片)155、n型区160(例如n型外延层)和重掺杂p型衬底165。在其他具体实施中，器件100的各个区的导电性类型可为反向的(例如从p型到n型，反之亦然)，以制备P沟道LDHVMOS(LDHVPMOS)器件。
在一个实施例中，器件100的沟道区110可具有横向长度L1，其中L1可在0.1到1微米(μm)的范围内。漂移区115可具有横向长度L2+L3，其中L2为从p型体区130和漂移区115的边界到厚栅极氧化物层105的竖向边缘的横向距离，L3为从厚栅极氧化物层105的竖向边缘到器件100的FOX区(层)125(例如鸟喙区)的距离。在具体实施中，L2可在0到1μm的范围内，L3可在0.2到2μm的范围内。在其他具体实施中，LDHVNMOS器件或LDHVPMOS器件可具有其他尺寸的长度。图1中器件100的厚栅极氧化物层105可减小器件100的漂移区115中的峰值(例如竖向和/或横向)电场(Emax)。因此，与不包括厚栅极氧化物层105(即仅包括薄栅极氧化物层120)的基本上相同的器件相比，图1所示的器件100中的热载流子注入减少。此外，与不包括厚栅极氧化物层105(即仅包括薄栅极氧化物层120)的基本上相同的器件相比，这种结构减小了在图1所示的器件的场氧化物(FOX)区125的“鸟喙”区中的电场强度，而这会导致图1所示的LDHVNMOS器件100的击穿电压(BV)升高。而且，因为Emax减小，所以在不显著影响HC退化性能或BV性能的情况下漂移区115的掺杂浓度可升高以便获得更低的Rdson。
图2为根据具体实施的示出了另一个高压N型MOSFET(HVNMOS)器件200的剖视图。在图2的结构中，在HVNMOS器件200的漂移区215上形成了第一厚栅极氧化物层205A和第二厚栅极氧化物层205B，这样可减小漂移区215中的Emax。图2中的第一厚栅极氧化物层205A的厚度可在到的范围之内。在某些具体实施中，第一厚栅极氧化物层205A可具有小于或大于的厚度。第二厚栅极氧化物层205B可为PECVD氧化物或可包括若干其他绝缘体(或电介质)材料。第二厚栅极氧化物层205B可具有在到的范围内的厚度。在某些具体实施中，第二厚栅极氧化物层205B可具有小于或大于的厚度。在一些具体实施中，第一厚栅极氧化物层205A与第二厚栅极氧化物层205B的厚度比可为约1:4。第一厚栅极氧化物层205A与第二厚栅极氧化物层205B的总体厚度比可为约20:1。在其他具体实施中，其他比率也是可行的。
图2所示的HVNMOS器件200可使用以下处理操作形成。与图1所示的器件100一样，应当理解，也可通过其他处理操作来制备图2所示的器件200。然而，出于清楚和说明的目的，此处并未描述这些处理操作。
对于图2所示的HVNMOS器件200，第一厚栅极氧化物层205A可在器件200的沟道区210(例如n型增强沟道)和漂移区215上生长。在使第一厚栅极氧化物层205A生长(沉积等)后，第二厚栅极氧化物层205B可形成(例如生长或沉积)在第一厚栅极氧化物层205A上。第二厚栅极氧化物层205B接着可被掩蔽并除去(例如使用一个或多个光刻法和/或蚀刻工艺)，如图2所示。在图2的器件200的沟道区210中第一厚栅极氧化物层205A接着可被掩蔽并除去(例如使用一个或多个光刻法和/或蚀刻工艺)，如器件200所示。
在图2的器件200的沟道区210中除去第一厚栅极氧化物层205A后，可在器件200的沟道区210中形成薄栅极氧化物(或电介质)层220(其也可被称为沟道栅极氧化物层、薄栅极电介质层、沟道栅极电介质层等)。在具体实施中，薄栅极氧化物层220可具有约的厚度。在其他具体实施中，薄氧化物层220可具有其他厚度(例如更薄或更厚)，并且可存在于漂移区115中的第一厚栅极氧化物层205A下(例如在漂移区215中的厚度可比在沟道区210中的厚度薄，如图2所示)。在其他具体实施中，薄栅极氧化物层220可不存在于第一厚栅极氧化物层205A之下。图2所示的器件200的剩余特征部可通过若干适当的半导体处理操作而形成，这些半导体处理操作可在上述处理操作之前和/或之后执行。
例如，与器件100一样，器件200可包括p型体区230和p型重体区235，其中p型重体区235中的掺杂浓度大于p型体区230中的掺杂浓度。器件200也可包括源(n型)区240和漏极(n型)区245。器件200还可包括栅电极250、垫片(例如电介质垫片)255、n型区260(例如n型外延层)和重掺杂p型衬底265。在其他具体实施中，器件200的各个区的导电性类型可为反向的(例如从p型到n型，反之亦然)，以制备P沟道LDHVMOS器件。
在一个实施例中，器件200的沟道区210可具有横向长度L4，其中L4可在0.1到1.0μm的范围内。漂移区215可具有横向长度L5+L7，其中L5为从p型体区230和漂移区215的边界到第一厚栅极氧化物层205A的竖向边缘的横向距离，L7为从第一厚栅极氧化物层205A的竖向边缘到器件200的FOX区(层)225(例如FOX层225的鸟喙区)的距离。在器件200中，距离L6为在第一厚栅极氧化物层205A的竖向边缘与第二厚栅极氧化物层205B的竖向边缘之间的横向距离。在具体实施中，L5可在0-1.0μm的范围内，L6可在0-1.0μm的范围内，L7可在0.2-2μm的范围内。在其他具体实施中，LDHVNMOS可具有其他尺寸(长度)。
与不包括第一厚栅极氧化物层205A和/或第二厚栅极氧化物层205B(即仅包括薄栅极氧化物层220)的基本上类似的器件相比，在图2的器件200的沟道区215中的第一厚栅极氧化物层205A和第二厚栅极氧化物层205B可减小器件200的漂移区215中的峰值(例如竖向和/或横向)电场(Emax)。因此，与不包括第一厚栅极氧化物层205A和第二厚栅极氧化物层205B(即仅包括薄栅极氧化物层220)的基本上相同的器件相比，在图2所示的器件200中可减少热载流子注入。此外，与图1所示的器件100一样，与不包括第一厚栅极氧化物层205A和第二厚栅极氧化物层205B(即仅包括薄栅极氧化物层220)的基本上相同的器件相比，这种结构减小了在图2所示的器件200的FOX区(层)225的“鸟喙”区中的电场密度，而这会导致图2所示的LDHVNMOS器件200的击穿电压(BV)升高。而且，因为Emax减小，所以在不显著影响HC退化性能或BV性能的情况下漂移区215的掺杂浓度可升高以便获得更低的Rdson。
图3为根据具体实施的示出了在沟道区和漂移区两者中仅有薄栅极氧化物的HVNMOS器件(迹线310)，以及与在沟道区和漂移区中有厚栅极氧化物的相当的HVNMOS器件(迹线320)中，由热载流子(例如电子)注入引起的性能退化(如Idlin所测量)的比较曲线图，(与图1和图2中所示的厚栅极氧化物层仅存在于漂移区中的器件相比)。如图3中曲线图300所示，厚栅极氧化物LDHVNMOS(迹线320)的HC退化性能比仅有薄栅极氧化物层的相当的器件(迹线310)的好得多(例如大约是10倍)，如更低的Idlin退化百分比所证实的那样。
图4为根据具体实施的示出了在沟道区和漂移区两者中有薄栅极氧化物的HVNMOS(迹线410)，以及与在沟道区中有薄栅极氧化物并且在漂移区中有厚栅极氧化物层的相当的HVNMOS(迹线420)(例如在图1和图2所示的器件中)中，由热载流子(例如电子)注入引起的性能退化(如Idlin所测量)的比较曲线图400。
在图4所示的比较中(以及在图3所示的比较中)，施加到漂移区中和鸟喙区上有厚栅极氧化物层(或结构)的LDHVNMOS器件的HC应力电压，高于施加到漂移区中没有厚栅极氧化物(层或结构)的相当的器件的HC应力电压。如图所示，即使在更极端的条件下，在漂移区中有厚栅极氧化物(层或结构)的HVNMOS器件的Idlin退化也比在漂移区中没有厚栅极氧化物(层或结构)的相当的器件的Idlin退化低得多(如分别由相比于迹线310和410的迹线320和420所示)。
图5为根据具体实施的示出了形成HVMOS器件的方法500的流程图。方法500以举例的方式示出，并且用于制备HVMOS器件(例如图1和图2所示的器件)的其他处理流程是可能的。在某些具体实施中，图5所示的操作(例如半导体处理操作)中的一者或多者可在方法500中省略，并且/或者一个或多个操作可添加到方法500。此外，在一些具体实施中，方法500的操作可不采用图5所示的顺序执行。在示例性具体实施中，可利用方法500制备图1和图2分别所示的器件100和器件200。
在块510处，方法500包括在HVMOS器件的沟道区和漂移区上形成厚栅极电介质结构。在具体实施中，可按照就图1的器件100所述的方式形成块510的厚栅极电介质结构。在另一个具体实施中，可按照就图2的器件200所述的方式形成块510的厚栅极电介质结构。在其他具体实施中，厚栅极电介质结构可通过很多其他方式形成。
在块520处，方法500包括从HVMOS器件的沟道区除去块510的厚栅极电介质结构。例如，可按照就图1所述的方式从沟道区除去厚栅极电介质结构(例如，在厚栅极电介质105上使用光刻法操作)。在其他具体实施中，可按照就图2所述的方式从HVMOS器件的沟道区除去厚栅极电介质结构(例如，在第一厚栅极电介质205A上使用第一光刻法操作，在第二厚栅极电介质205B上使用第二光刻法操作)。在其他具体实施中，可通过使用其他方法从HVMOS器件的沟道区除去块510的厚栅极电介质结构。
在块530处，方法500包括在HVMOS器件的沟道区(在一些具体实施中，还包括漂移区)中形成薄栅极电介质结构。在块540处，方法500包括形成栅电极和植入HVMOS器件的沟道区。在具体实施中，形成LDHVMOS器件可包括在形成栅电极之后于块540处植入沟道区，然而在其他具体实施中，形成HVMOS器件可包括在形成栅电极之前于块540处植入沟道区。
在块550处，方法500包括形成侧壁垫片(例如邻近栅电极和薄栅极电介质)，这可促进形成HVMOS器件中的自对准源区。在源区不是非自对准源区的HVMOS器件中，块550的操作可被忽略。在块560处，方法可包括形成(植入)HVMOS器件的源区和漏极区。在块570处，方法可包括形成(植入)HVMOS器件的重体(接触、欧姆接触等)区。
在具体实施中，方法550也可包括(例如，在块510之前，或结合方法500的操作以任何适当的顺序)形成FOX层(例如FOX层125和225)；形成外延层(例如外延层160和260)；形成体区(例如体区130和230)；以及形成HVMOS器件的漂移区(例如漂移区115和215)。方法500(或用于制备HVMOS器件的其他方法)的操作的特定顺序将取决于特定具体实施(例如正在形成的特定器件和/或所使用的特定半导体制造工艺)。
在具体实施中，高压金属氧化物半导体(HVMOS)器件可包括设置在HVMOS器件的沟道区上的第一栅极电介质层和设置在HVMOS器件的漂移区的至少一部分上的第二栅极电介质层，其中漂移区邻近沟道区横向设置。第二栅极电介质层的厚度可大于第一栅极电介质层的厚度。
具体实施可包括下列一个或多个特征。例如，HVMOS器件可包括设置在第一栅极电介质层和第二栅极电介质层上的栅电极。HVMOS器件可包括邻近沟道区横向设置的源区。HVMOS器件可包括场氧化物(FOX)层，其中FOX层的至少一部分邻近漂移区横向设置。HVMOS器件可包括漏极区，其中漏极区的至少一部分邻近FOX层横向设置。第二栅极电介质层的至少一部分可设置在FOX层上。
第一栅极电介质层可具有小于或等于115埃的厚度。第二栅极电介质层可具有小于或等于560埃的厚度。沟道区可具有在0.1微米(μm)到1.0μm的范围内的横向宽度。漂移区可具有在0.2μm到3.0μm的范围内的横向宽度。第二栅极电介质层的竖向边缘可与沟道区横向隔开在0μm到1.0μm的范围内的距离。
在另一个具体实施中，高压金属氧化物半导体(HVMOS)器件可包括设置在HVMOS器件的沟道区上的第一栅极电介质层；设置在HVMOS器件的漂移区的至少一部分上的第二栅极电介质层，其中漂移区邻近沟道区横向设置；以及设置在第二栅极电介质层的至少一部分上的第三栅极电介质层。第二栅极电介质层的厚度可大于第一栅极电介质层的厚度。第三栅极电介质层的厚度可大于第二栅极电介质层的厚度。
具体实施可包括下列一个或多个特征。例如，HVMOS器件可包括设置在第一栅极电介质层、第二栅极电介质层和第三栅极电介质层上的栅电极。HVMOS器件可包括邻近沟道区横向设置的源区。HVMOS器件可包括场氧化物(FOX)层，其中FOX层的至少一部分邻近漂移区横向设置。HVMOS器件可包括漏极区，其中漏极区的至少一部分邻近FOX层横向设置。第二栅极电介质层的至少一部分和第三栅极电介质层的至少一部分可设置在FOX层上。
第一栅极电介质层可具有小于或等于115埃的厚度。第二栅极电介质层可具有小于或等于600埃的厚度。第三栅极电介质层可具有小于或等于2000埃的厚度。
沟道区可具有在0.1μm到1.0μm的范围内的横向宽度。漂移区可具有在0.2μm到3.0μm的范围内的横向宽度。第二栅极电介质层的竖向边缘可与沟道区横向隔开在0μm到1.0μm的范围内的距离。第三栅极电介质层的竖向边缘可与第二栅极电介质层的竖向边缘横向隔开在0μm到1.0μm的范围内的距离。
第一栅极电介质层还可设置在第二栅极电介质层的至少一部分下。第二栅极电介质层和第三栅极电介质层的总厚度与第一栅极电介质层的厚度的比例可为约20：1。
在另一个具体实施中，方法可包括形成设置在高压金属氧化物半导体(HVMOS)器件的漂移区的至少一部分上的第一栅极电介质层。漂移区可邻近HVMOS器件的沟道区横向设置。该方法还可包括形成设置在沟道区上的第二栅极电介质层。第一栅极电介质层的厚度可大于第二栅极电介质层的厚度。
具体实施可包括下列一个或多个特征。例如，在形成第二栅极电介质层之前，该方法可包括形成设置在第一栅极电介质层的至少一部分上的第三栅极电介质层。第三栅极电介质层的厚度可大于第一栅极电介质层的厚度。形成第二栅极电介质层可包括在第一栅极电介质层的至少一部分下形成第二栅极电介质层。在第一栅极电介质层下的第二栅极电介质层的厚度可小于在沟道区中的第二栅极电介质层的厚度。
可使用各种半导体加工和/或封装技术来实现本文所述的各种设备和技术。一些实施例可使用与半导体衬底相关的各种类型的半导体加工技术来实现，所述半导体衬底包括但不限于(例如)硅(Si)、砷化镓(GaAs)、碳化硅(SiC)，等等。
虽然所述具体实施的某些特征已如本文所述进行说明，但本领域技术人员目前将想到许多修改形式、替代形式、变更形式和等同形式。因此，应当理解，所附权利要求旨在涵盖落入实施例的范围内的所有这样的修改形式和变化形式。应当理解，它们仅以举例的方式而非限制的方式呈现，可在形式和细节方面进行各种变更。本文所述的器件和/或方法的任一部分可以任何组合方式加以组合，但相互排斥的组合除外。本文所述的实施例可包括所描述的不同实施例的功能、组件和/或特征的各种组合和/或子组合。

Claims (20)

1.一种高压金属氧化物半导体HVMOS器件，包括：
第一栅极电介质层，所述第一栅极电介质层设置在所述HVMOS器件的沟道区上；以及
第二栅极电介质层，所述第二栅极电介质层设置在所述HVMOS器件的漂移区的至少一部分上，
所述第二栅极电介质层的厚度大于所述第一栅极电介质层的厚度。
2.根据权利要求1所述的HVMOS器件，还包括：
栅电极，所述栅电极设置在所述第一栅极电介质层和所述第二栅极电介质层上。
3.根据权利要求1所述的HVMOS器件，还包括：
源区，所述源区邻近所述沟道区横向设置；
场氧化物FOX层，所述FOX层的至少一部分邻近所述漂移区横向设置；以及
漏极区，所述漏极区的至少一部分邻近所述FOX层横向设置。
4.根据权利要求3所述的HVMOS器件，其中所述第二栅极电介质层的至少一部分设置在所述FOX层上。
5.根据权利要求1所述的HVMOS器件，其中：
所述第一栅极电介质层的厚度小于或等于115埃；
所述第二栅极电介质层的厚度小于或等于560埃。
6.根据权利要求1所述的HVMOS器件，其中：
所述沟道区具有在0.1μm到1.0μm的范围内的横向宽度；以及
所述漂移区具有在0.2μm到3.0μm的范围内的横向宽度。
7.根据权利要求1所述的HVMOS器件，其中所述第二栅极电介质层的竖向边缘与所述沟道区横向隔开在0μm到1.0μm的范围内的距离。
8.一种高压金属氧化物半导体HVMOS器件，包括：
第一栅极电介质层，所述第一栅极电介质层设置在所述HVMOS器件的沟道区上；
第二栅极电介质层，所述第二栅极电介质层设置在所述HVMOS器件的漂移区的至少一部分上，其中所述漂移区邻近所述沟道区横向设置；以及
第三栅极电介质层，所述第三栅极电介质层设置在所述第二栅极电介质层的至少一部分上，
所述第二栅极电介质层的厚度大于所述第一栅极电介质层的厚度，所述第三栅极电介质层的厚度大于所述第二栅极电介质层的厚度。
9.根据权利要求8所述的HVMOS器件，还包括：
栅电极，所述栅电极设置在所述第一栅极电介质层、所述第二栅极电介质层和所述第三栅极电介质层上。
10.根据权利要求8所述的HVMOS器件，还包括：
源区，所述源区邻近所述沟道区横向设置；
场氧化物FOX层，所述FOX层的至少一部分邻近所述漂移区横向设置；以及
漏极区，所述漏极区的至少一部分邻近所述FOX层横向设置。
11.根据权利要求10所述的HVMOS器件，其中所述第二栅极电介质层的至少一部分和所述第三栅极电介质层的至少一部分设置在所述FOX层上。
12.根据权利要求8所述的HVMOS器件，其中：
所述第一栅极电介质层的厚度小于或等于115埃；
所述第二栅极电介质层的厚度小于或等于600埃；以及
所述第三栅极电介质层的厚度小于或等于2000埃。
13.根据权利要求8所述的HVMOS器件，其中：
所述沟道区具有在0.1μm到1.0μm的范围内的横向宽度；以及
所述漂移区具有在0.2μm到3.0μm的范围内的横向宽度。
14.根据权利要求8所述的HVMOS器件，其中：
所述第二栅极电介质层的竖向边缘与所述沟道区横向隔开在0μm到1.0μm的范围内的距离；以及
所述第三栅极电介质层的竖向边缘与所述第二栅极电介质层的所述竖向边缘横向隔开在0μm到1.0μm的范围内的距离。
15.根据权利要求8所述的HVMOS器件，其中所述第一栅极电介质层还设置在所述第二栅极电介质层的至少一部分下。
16.根据权利要求8所述的HVMOS器件，其中所述第二栅极电介质层和所述第三栅极电介质层的总厚度与所述第一栅极电介质层的所述厚度的比为20:1。
17.一种形成高压金属氧化物半导体HVMOS器件的方法，包括：
在所述HVMOS器件的漂移区的至少一部分上形成第一栅极电介质层，其中所述漂移区邻近所述HVMOS器件的沟道区横向设置；以及
在所述沟道区上形成第二栅极电介质层，
所述第一栅极电介质层的厚度大于所述第二栅极电介质层的厚度。
18.根据权利要求17所述的方法，其中所述方法在形成所述第二栅极电介质层之前还包括：
形成设置在所述第一栅极电介质层的至少一部分上的第三栅极电介质层，
所述第三栅极电介质层的厚度大于所述第一栅极电介质层的厚度。
19.根据权利要求17所述的方法，其中形成所述第二栅极电介质层包括：在所述第一栅极电介质层的至少一部分下形成所述第二栅极电介质层。
20.根据权利要求19所述的方法，其中在所述第一栅极电介质层下的所述第二栅极电介质层的厚度小于所述沟道区中所述第二栅极电介质层的厚度。
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