KR101096882B1 - 접합형 전계 효과 트랜지스터 - Google Patents

접합형 전계 효과 트랜지스터 Download PDF

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Abstract

접합형 전계 효과 트랜지스터(20)는 채널 영역을 갖는 n형 반도체층(1)과, 채널 영역 위에 형성된 완충층(3)과, 완충층(3) 위에 형성된 p+ 영역(4a, 4b)을 포함하고 있다. 완충층(3)에서의 전자의 농도는 반도체층(1)에서의 전자의 농도보다 낮다. 완충층(3)에서의 전자의 농도는 반도체층(1)에서의 전자의 농도의 10분의 1 이하인 것이 바람직하다. 이에 따라, 임계치 전압을 용이하게 제어할 수 있고, 채널의 포화 전류 밀도를 용이하게 제어할 수 있다.

Description

접합형 전계 효과 트랜지스터{JUNCTION FIELD-EFFECT TRANSISTOR}
본 발명은, 접합형 전계 효과 트랜지스터에 관한 것이며, 보다 특정적으로는 임계치 전압을 용이하게 제어할 수 있고, 채널 영역을 흐르는 포화 전류를 용이하게 제어할 수 있는 접합형 전계 효과 트랜지스터에 관한 것이다.
탄화규소(이하 SiC라고 적는다)는 밴드 갭이 넓고, 또한 최대 절연 전계가 규소(이하 Si라고 적는다)와 비교하여 약 한자리수가 크기 때문에 차세대의 전력용 반도체 소자에의 응용이 기대되고 있는 재료이다. 지금까지, 4H-SiC 또는 6H-SiC라고 불리는 단결정 웨이퍼를 이용하여 여러 가지 전자 디바이스에 응용되고 있으며, 특히 고온, 대전력용 소자에 적합하다고 생각되고 있다. 상기한 결정은 섬아연광형(zinc blende)과 우르차이트형(wurtzite)을 적층한 형태의 알파상 SiC이다. 그 외에 3C-SiC로 칭해지는 베타상 SiC의 결정으로도 반도체 장치가 시험 제작되어 있다. 최근에는 전력용 소자로서 쇼트키 다이오드, MOSFET(metal oxide semiconductor field-effect transistor), 사이리스터 등, 또는 가장 범용적인 반도체 장치인 CM0S(complementary metal-oxide semiconductor)-IC(integrated circuit)가 시험 제작되고, 그 특성으로부터 종래의 Si 반도체 장치와 비교하여 특성이 매우 양호한 것이 확인되고 있다.
도 6은, 종래의 접합형 전계 효과 트랜지스터의 구성을 도시하는 단면도이다. 도 6에 도시하는 바와 같이, 종래의 접합형 전계 효과 트랜지스터(120)는 p형 반도체층(107)과, n형 반도체층(101)과, p+ 매립층(105)과, p+ 영역(104)과, n+ 영역(108a, 108b)과, 게이트 전극(111)과, 소스 전극(113)과, 드레인 전극(115)을 구비하고 있다.
p형 반도체층(107)상에는 에피텍셜 성장에 의해 n형 반도체층(101)이 형성되어 있고, p형 반도체층(107)과 n형 반도체층(101)과의 경계 부근의 깊은 위치에 p+ 매립층(105)이 형성되어 있다. n형 반도체층(101)의 표면에는 p+ 영역(104)과, n+ 영역(108a, 108b)이 형성되어 있다. n형 반도체층(101)의 표면상에는 게이트 전극(111)과, 소스 전극(113)과, 드레인 전극(115)이 형성되어 있다. 게이트 전극(111)과 p+ 영역(104)이 전기적으로 접속되어 있고, 소스 전극(113)과 n+ 영역(108a)이 전기적으로 접속되어 있으며, 드레인 전극(115)과 n+ 영역(108b)이 전기적으로 접속되어 있다.
접합형 전계 효과 트랜지스터(120)에서는 p+ 영역(104) 바로 아래의 n형 반도체층(101)이 채널로 되어 있다. 즉, 노말리온(normally-on) 트랜지스터의 경우에는 게이트 전극(111)에 마이너스 전압을 인가함으로써, n형 반도체층(101)과 p+ 영역(104)의 경계로부터 n형 반도체층(101)과 p+ 매립층(105)의 경계를 향해 n형 반도체층(101) 내에서 공핍층(117)이 넓어져서, 드레인 전극(115)과 소스 전극(113) 사이의 전류가 차단된다. 노말리오프(normally off)의 트랜지스터의 경우에는 게이트 전극(111)에 플러스 전압을 인가함으로써, n형 반도체층(101)과 p+ 매립층(105)의 경계로부터 n형 반도체층(101)과 p+ 영역(104)의 경계를 향해 n형 반도체층(101) 내에서 공핍층(117)이 줄어들어서, 드레인 전극(115)과 소스 전극(113) 사이에 전류가 흐른다. 또한, 예컨대 일본 특허 제3216804호 공보[일본 특허 공개 평11-195655호 공보(특허 문헌 1)]에는 상기 구성과 유사한 접합형 전계 효과 트랜지스터가 개시되어 있다.
특허 문헌 1: 일본 특허 제3216804호 공보(일본 특허 공개 평11-195655호 공보)
도 6을 참조하면, SiC는 불순물의 확산 속도가 매우 느리기 때문에 n형 반도체층(101)이 SiC로 이루어지는 경우에는 p+ 영역(104) 및 p+ 매립층(105)을 열확산법에 의해 형성하는 경우에 n형 반도체층(101) 내부에 불순물을 확산시키는 데 상당한 시간이 걸린다. 이 때문에 p+ 영역(104) 및 p+ 매립층(105)은 통상, 불순물 이온을 n형 반도체층(101)에 주입하는 것(이온 주입법)에 의해 형성된다. 이온 주입법을 이용한 경우, 주입된 불순물은 깊이 방향으로 소정의 농도 프로파일을 가지고 있다. 이 때문에 주입된 불순물 이온의 작용에 의해 n형 반도체층(101)의 전자의 수는 감소한다. 이에 관해서 이하에 설명한다.
도 7은, 도 6의 선 A4-A4를 따라 취한 농도 프로파일을 모식적으로 도시하는 도면이다. 도 7을 참조하면, p+ 영역(104)을 형성하기 위해 주입된 불순물 이온은 c3으로 나타내어지는 농도 프로파일을 깊이 방향으로 가지고 있다. 마찬가지로, p+ 매립층(105)을 형성하기 위해 주입된 불순물 이온은 d3으로 나타내어지는 농도 프로파일을 깊이 방향으로 가지고 있다. 여기서, 불순물 이온의 농도 프로파일 c3으로부터 명백한 바와 같이, p+ 영역(104)을 형성하기 위해 주입된 불순물 이온의 일부는 p+ 영역(104)을 형성해야 하는 영역에 멈추지 않고, n형 반도체층(101)을 형성해야 하는 영역에까지 도달한다. 불순물 이온이 n형 반도체층(101)을 형성해야 하는 영역에까지 도달하면 그 불순물에 수반된 소수 캐리어(정공)와, n형 반도체층(101)에 존재하는 다수 캐리어(전자)가 재결합하여, n형 반도체층(101)에 존재하는 다수 캐리어의 수를 감소시킨다. 마찬가지로, 불순물 이온의 농도 프로파일 d3으로부터도 명백한 바와 같이, p+ 매립층(105)을 형성하기 위해 주입된 불순물 이온의 일부는 p+ 매립층(105)을 형성해야 하는 영역에 도달하지 않고, n형 반도체층(101)을 형성해야 하는 영역에 머무른다. 이에 따라 n형 반도체층(101)에 존재하는 전자의 수를 감소시킨다.
도 7에서, n형 반도체층(101)에 원래 존재하는 전자의 농도를 일점쇄선 b3으로 나타내면 n형 반도체층(101)에 실제로 존재하는 전자의 농도는 n형 반도체층(101)에 원래 존재하는 전자의 농도 b3과, 불순물 이온의 농도 프로파일 c3 및 d3의 차, 즉 영역 e3의 면적으로 나타내어진다. 여기서, 도 7의 종축은 로그 눈금으로 되어 있기 때문에 n형 반도체층(101)에 실제로 존재하는 전자의 농도는 영역 e3에서의 최상부의 길이(f3)로 근사적으로 나타내어진다.
그런데, 이온 주입법은 불순물 이온의 깊이 방향의 농도 프로파일을 제어하기 어렵다고 하는 결점을 갖고 있다. 이 때문에 도 7의 점선으로 도시하는 바와 같이, 불순물 이온의 농도 프로파일 c3는 깊이 방향으로 변동되기 쉽다(마찬가지로, 불순물 이온의 농도 프로파일 d3도 깊이 방향으로 변동되기 쉽지만, 여기서는 도시하지 않는다). 불순물 이온의 농도 프로파일 c3이 깊이 방향으로 변동되면 n형 반도체층(101)에까지 도달하는 불순물 이온의 수가 변화하여, 전자의 농도 f3(e3)의 감소량에 영향을 미친다.
구체적으로는, 불순물 이온이 설계치보다 얕은 영역에 주입된 경우에는 농도 프로파일 c3은 도면 중 좌측 점선으로 슬라이드하고, 전자의 농도 f3(e3)이 설계치보다 많아진다. 한편, 불순물 이온이 설계치보다 깊은 영역에 주입된 경우에는 농도 프로파일 c3은 도면 중 우측 점선으로 슬라이드하고, 전자의 농도 f3(e3)이 설계치보다 적어진다.
전술한 바와 같이, n형 반도체층(101)은 접합형 전계 효과 트랜지스터(120)의 채널이 되는 부분이기 때문에 전자의 농도 f3(e3)의 상기 변화는 트랜지스터의 임계치 전압 및 채널의 포화 전류 밀도에 영향을 끼친다. 따라서, 종래의 접합형 전계 효과 트랜지스터에는 임계치 전압 및 채널의 포화 전류 밀도의 제어가 어렵다고 하는 문제가 있었다.
이 문제는, SiC를 이용한 접합형 전계 효과 트랜지스터에만 발생하는 문제가 아니라, 접합형 전계 효과 트랜지스터 전반에 발생하는 문제이다. 그러나, SiC의 경우에는 불순물의 농도 프로파일이 깊은 부분에서 높아지기 쉽기 때문에(꼬리가 생기기 쉽다) 이 문제는 특히 중요하게 된다.
따라서, 본 발명의 목적은 임계치 전압을 용이하게 제어할 수 있고, 채널의 포화 전류 밀도를 용이하게 제어할 수 있는 접합형 전계 효과 트랜지스터를 제공하는 것이다.
도 1은 본 발명의 실시예 1에서의 접합형 전계 효과 트랜지스터의 구성을 도시하는 단면도.
도 2는 도 1의 선 A1-A1을 따라 취한 농도 프로파일을 모식적으로 도시하는 도면.
도 3은 본 발명의 실시예 2에서의 접합형 전계 효과 트랜지스터의 구성을 도시하는 단면도.
도 4는 도 3의 선 A2-A2를 따라 취한 농도 프로파일을 모식적으로 도시하는 도면.
도 5는 본 발명의 실시예 3에서의 접합형 전계 효과 트랜지스터의 구성을 도시하는 단면도.
도 6은 종래의 접합형 전계 효과 트랜지스터의 구성을 도시하는 단면도.
도 7은 도 6의 선 A4-A4를 따라 취한 농도 프로파일을 모식적으로 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체층
3, 18: 완충층
4a, 4b, 9a, 9b, 104: p+ 영역
5a, 5b, 105: p+ 매립층
6: 반도체 기판
6a, 6b: 기판 주표면
7: n형 에피택셜층
8a, 8b, 108a, 108b: n+ 영역
10: p형 에피택셜층
11, 11a, 11b, 111: 게이트 전극
13, 13a, 13b, 113: 소스 전극
15, 115: 드레인 전극
17, 17a, 17b, 117: 공핍층
19: p형 영역
20, 20a, 21, 120: 접합형 전계 효과 트지스터
101: n형 반도체층
107: p형 반도체층.
본 발명의 접합형 전계 효과 트랜지스터는, 채널 영역을 갖는 제1 도전형 반도체층과, 채널 영역 위에 형성된 완충층과, 완충층 위에 형성된 제2 도전형 불순물 영역을 포함하고 있다. 완충층에서의 제1 도전형 캐리어 농도는 제1 도전형 반도체층에서의 제1 도전형 캐리어 농도보다 낮다.
본 발명의 접합형 전계 효과 트랜지스터에 의하면 제2 도전형 불순물 영역을 형성할 때에 완충층에는 상대적으로 고농도의 불순물 이온이 주입된다. 그러나, 완충층에 존재하는 제1 도전형 캐리어의 수는 원래 적기 때문에 완충층에서 캐리어는 거의 감소하지 않는다. 또한, 제1 도전형 반도체층에는 상대적으로 저농도의 불순물 이온이 주입되기 때문에 제1 도전형 반도체층에서의 제1 도전형 캐리어는 거의 줄지 않는다. 즉, 제2 도전형 불순물 영역을 형성할 때에 채널 영역에 존재하는 제1 도전형 캐리어 농도는 거의 영향을 받지 않는다. 따라서, 제2 도전형 불순물 영역을 형성할 때에 제2 도전형 불순물 이온의 농도 프로파일이 깊이 방향으로 변동되더라도, 채널 영역에 존재하는 제1 도전형 캐리어 농도에는 거의 영향을 미치지 않는다. 그 결과, 임계치 전압을 용이하게 제어할 수 있고, 채널의 포화 전류를 용이하게 제어할 수 있다.
본 발명의 접합형 전계 효과 트랜지스터에서 바람직하게는, 완충층에서의 제1 도전형 캐리어 농도는 제1 도전형 반도체층에서의 제1 도전형 캐리어 농도의 10분의 1 이하이다.
이에 따라, 완충층에 존재하는 캐리어의 수가 제1 도전형 반도체층에 존재하는 캐리어의 수에 비해 충분히 적어지기 때문에 불순물의 주입에 의해 감소하는 캐리어의 수가 무시할 수 있는 정도로 적어진다.
본 발명의 접합형 전계 효과 트랜지스터에서 바람직하게는, 제1 도전형 반도체층은 SiC로 이루어져 있다.
SiC는 밴드 갭이 넓고, 최대 절연 전계가 Si와 비교하여 약 한자리수가 크기 때문에 접합형 전계 효과 트랜지스터의 재료로서 적합하다. 또한, SiC중에 이온 주입할 때에는 불순물 주입량의 깊이 방향으로의 변동이 특히 발생하기 쉽다. 따라서, 본 발명의 구조가 특히 유효하다.
본 발명의 접합형 전계 효과 트랜지스터에서 바람직하게는, 채널 영역 아래에 형성된 제2 도전형 반도체층을 더 포함하고 있다.
이에 따라, 제1 도전형 반도체층과 제2 도전형 불순물 영역의 경계의 공핍층을 제2 도전형 반도체층까지 신장함으로써, 채널 영역에 전류가 흐르지 않도록 할 수 있다.
본 발명의 접합형 전계 효과 트랜지스터에서 바람직하게는, 제2 도전형 반도체층은 불순물을 주입함으로써 형성되어 있고, 채널 영역 아래에 있어서 제2 도전형 반도체층 위에 형성된 다른 완충층을 더 포함하고 있다. 다른 완충층에서의 제1 도전형 캐리어 농도는 제1 도전형 반도체층에서의 제1 도전형 캐리어 농도보다 낮다.
이에 따라, 제2 도전형 반도체층을 형성할 때에 다른 완충층에는 상대적으로 고농도의 불순물 이온이 주입된다. 그러나, 다른 완충층에 존재하는 제1 도전형 캐리어의 수는 원래 적기 때문에 다른 완충층에서 캐리어는 거의 줄지 않는다. 또한, 제1 도전형 반도체층에는 상대적으로 저농도의 불순물 이온이 주입되기 때문에 제1 도전형 반도체층에서의 제1 도전형 캐리어는 거의 감소하지 않는다. 즉, 제2 도전형 반도체층을 형성할 때에 채널 영역에 존재하는 제1 도전형 캐리어 농도는 거의 영향을 받지 않는다. 따라서, 제2 도전형 반도체층을 형성할 때에 제2 도전형 불순물 이온의 농도 프로파일이 깊이 방향으로 변동되더라도, 제1 도전형 반도체층 내에 존재하는 제1 도전형 캐리어 농도에는 거의 영향을 미치지 않는다. 그 결과, 임계치 전압을 제어하는 것이 용이해지고, 채널의 포화 전류를 제어할 수 있다.
본 발명의 접합형 전계 효과 트랜지스터에서 바람직하게는, 상기 다른 완충층에서의 제1 도전형 캐리어 농도는 제1 도전형 반도체층에서의 제1 도전형 캐리어 농도의 10분의 1 이하이다.
이에 따라, 다른 완충층에 존재하는 캐리어의 수가 제1 도전형 반도체층에 존재하는 캐리어의 수에 비해 충분히 적어지기 때문에 불순물의 주입에 의해 감소하는 캐리어의 수가 무시할 수 있는 정도로 적어진다.
본 발명의 접합형 전계 효과 트랜지스터에서 바람직하게는, n형 SiC로 이루어지는 반도체 기판을 더 포함하고 있다. 제1 도전형 반도체층은 이 반도체 기판의 한쪽 주표면상에 형성되어 있다.
n형 SiC로 이루어지는 반도체 기판은, p형 SiC로 이루어지는 반도체 기판에 비해 마이크로파이프(관통 전위) 등의 결함 밀도가 낮다. 따라서, 수율을 향상시킬 수 있고, 누설 전류를 작게 할 수 있다.
본 발명의 접합형 전계 효과 트랜지스터에서 바람직하게는, 제2 도전형 불순물 영역의 표면상에 형성된 게이트 전극과, 제1 도전형 반도체층의 표면상에 형성된 소스/드레인 전극 중 어느 한쪽의 전극과, 반도체 기판의 다른쪽 주표면상에 형성된 소스/드레인 전극 중 어느 하나의 다른쪽 전극을 더 포함하고 있다.
이에 따라, 캐리어는 실질적으로 반도체 기판에 수직으로 이동하고, 소위 종형 접합형 전계 효과 트랜지스터가 된다.
본 발명의 접합형 전계 효과 트랜지스터에서 바람직하게는, 제2 도전형 불순물 영역의 표면상에 형성된 게이트 전극과, 제1 도전형 반도체층의 표면상에 형성된 소스 전극 및 드레인 전극을 더 포함하고 있다.
이에 따라, 캐리어는 실질적으로 반도체 기판에 평행하게 이동하고, 소위 횡형 접합형 전계 효과 트랜지스터가 된다.
(발명의 효과)
본 발명의 접합형 전계 효과 트랜지스터에 따르면, 임계치 전압을 용이하게 제어할 수 있고, 채널의 포화 전류 밀도를 용이하게 제어할 수 있다.
이하, 본 발명의 실시예에 관해서 도면에 기초하여 설명한다.
(실시예 1)
도 1은, 본 발명의 실시예 1에서의 접합형 전계 효과 트랜지스터의 구성을 도시하는 단면도이다. 도 1에 도시하는 바와 같이, 본 실시예의 접합형 전계 효과 트랜지스터(20)는 반도체 기판(6)과, n형 에피택셜층(7)과, 제1 도전형 반도체층으로서의 n형 반도체층(1)과, 완충층(3)과, 제2 도전형 반도체층으로서의 p+ 매립층(5a, 5b)과, 제2 도전형 불순물 영역으로서의 p+ 영역(4a, 4b)과, n+ 영역(8a, 8b) 과, p+ 영역(9a, 9b)과, 게이트 전극(11a, 11b)과, 소스 전극(13a, 13b)과, 드레인 전극(15)을 구비하고 있다.
n형 SiC로 이루어지는 반도체 기판(6)의 한쪽 주표면(6a)상에는 n형 에피택셜층(7)이 형성되어 있고, n형 에피택셜층(7)의 표면에는 p+ 매립층(5a, 5b)이 형성되어 있다. n형 에피택셜층(7) 및 p+ 매립층(5a, 5b) 위에는 반도체층(1)이 형성되어 있다. 반도체층(1)의 표면에는 p+ 영역(4a, 4b)과, n+ 영역(8a, 8b)과, p+ 영역(9a, 9b)이 형성되어 있다. n+ 영역(8a)과 p+ 영역(9a)은 서로 인접하여 형성되어 있고, n+ 영역(8b)과 p+ 영역(9b)은 서로 인접하여 형성되어 있다. p+ 영역(4a, 4b)의 각각은 불순물 이온을 주입함으로써 형성되어 있다. p+ 영역(9a, 9b)의 각각은 도면 중 아래쪽으로 연장되어 있고, p+ 매립층(5a, 5b)의 각각에까지 도달하고 있다.
반도체층(1)은 SiC로 이루어져 있다. 반도체층(1)에서, p+ 영역(4a, 4b)의 각각에서의 수직 바로 아래 부근의 영역은 접합형 전계 효과 트랜지스터(120)의 채널 영역이다. 채널 영역은 p+ 매립층(5a, 5b) 위에 형성되어 있다.
반도체층(1)의 내부에는 완충층(3)이 형성되어 있다. 완충층(3)은 채널 영역의 위이면서 p+ 영역(4a, 4b)의 아래에 형성되어 있다. 완충층(3)에서의 전자의 농도는 반도체층(1)에서의 전자의 농도보다 낮고, 완충층(3)에서의 전자의 농도는 반도체층(1)에서의 전자의 농도의 10분의 1 이하이다. 또한, 완충층(3)은 n-의 영역이더라도 좋고, 언도핑층이더라도 좋으며, P- 영역이더라도 좋다.
p+ 영역(4a, 4b)의 각각의 표면상에는 게이트 전극(11a, 11b)이 형성되어 있다. 또한, n+ 영역(8a) 및 p+ 영역(9a)의 표면상에는 소스 전극(13a)이 형성되어 있고, n+ 영역(8b) 및 p+ 영역(9b)의 표면[반도체층(1)의 표면]상에는 소스 전극(13b)이 형성되어 있다. 또한, 반도체 기판(6)의 다른쪽 주표면(6b)상(도면 중 하측)에는 드레인 전극(15)이 형성되어 있다.
접합형 전계 효과 트랜지스터(20)가 노말리온 트랜지스터인 경우에는 게이트 전극(11a, 11b)에 마이너스 전압을 인가함으로써, 채널 영역에 공핍층(17a, 17b)의 각각이 넓어지고, 드레인 전극(15)과 소스 전극(13a, 13b)의 각각 사이의 전류가 차단된다. 또한, 접합형 전계 효과 트랜지스터(20)가 노말리오프 트랜지스터인 경우에는 게이트 전극(11a, 11b)에 플러스 전압을 인가함으로써, 채널 영역으로부터 공핍층(17a, 17b)의 각각이 없어지고, 채널 영역을 통과하여 드레인 전극(15)과 소스 전극(13a, 13b) 사이에 전류가 흐른다.
본 실시예의 접합형 전계 효과 트랜지스터(20)에 의하면 p+ 영역(4a, 4b)을 형성할 때에 채널 영역에 존재하는 전자의 농도는 거의 영향을 받지 않는다. 이에 관해서 이하에 설명한다.
도 2는, 도 1의 선 A1-A1을 따라 취한 농도 프로파일을 모식적으로 도시하는 도면이다. 도 2를 참조하면, p+ 영역(4a)을 형성하기 위해 주입된 불순물 이온은 c1로 나타내어지는 농도 프로파일을 깊이 방향으로 가지고 있다. 또한, 완충층(3) 및 반도체층(1)에 원래 존재하는 캐리어(전자)의 농도 프로파일을 일점쇄선 b1으로 나타낸다. 반도체층(1)에 실제로 존재하는 전자의 농도는, 반도체층(1)에 원래 존재하는[내부에 불순물 영역을 형성하기 전의 반도체층(1)에 존재하는] 전자의 농도 b1과, 불순물 이온의 농도 프로파일 c1과의 차, 즉 영역 e1의 면적으로 나타내어진다. 여기서, 도 2의 종축은 로그 눈금으로 되어 있기 때문에 반도체층(1)에 실제로 존재하는 전자의 농도는 영역 e1에서의 최상부의 길이 f1로 근사적으로 나타내어진다.
불순물 이온의 농도 프로파일 c1에 의하면, 반도체층(1)에 존재하는 불순물 이온의 농도는 반도체층(1)에 원래 존재하는 전자의 농도 b1에 비해 매우 낮고, 반도체층(1)에 실제로 존재하는 전자의 농도 f1(el)은 반도체층(1)에 원래 존재하는 전자의 농도 b1과 거의 동등하다. 이 때문에 p+ 영역(4a)을 형성할 때에 채널 영역에 존재하는 전자의 농도는 거의 영향을 받지 않는다. 또한, 완충층(3)에 존재하는 전자의 수는 반도체층(1)에 존재하는 전자의 수에 비해 적기 때문에 완충층(3)에 존재하는 전자의 수의 증감도 근소한 것이다.
따라서, p+ 영역(4a, 4b)을 형성할 때에 p형 불순물 이온의 농도 프로파일 c1이 도면 중 점선으로 도시하는 바와 같이 깊이 방향으로 변동되더라도, 채널 영역에 존재하는 전자의 농도에는 거의 영향을 미치지 않는다. 그 결과, 임계치 전압을 용이하게 제어할 수 있고, 채널의 포화 전류를 용이하게 제어할 수 있다.
본 실시예의 접합형 전계 효과 트랜지스터(20)에서, 완충층(3)에서의 전자의 농도는 반도체층(1)에서의 전자의 농도의 10분의 1 이하이다.
이에 따라, 완충층(3)에 존재하는 전자의 수가 반도체층(1)에 존재하는 전자의 수에 비해 충분히 적어지기 때문에 불순물의 주입에 의해 감소하는 전자의 수를 무시할 수 있는 정도로 적어진다.
본 실시예의 접합형 전계 효과 트랜지스터(20)에서, 반도체층(1)은 SiC로 이루어져 있다.
SiC는 밴드 갭이 넓고, 최대 절연 전계가 Si와 비교하여 약 한자리수가 크기 때문에 접합형 전계 효과 트랜지스터의 재료로서 적합하다. 또한, SiC중에 이온 주입할 때에는 불순물 주입량의 깊이 방향으로의 변동이 특히 발생하기 쉽다. 따라서, 본 발명의 구조가 특히 유효하다.
본 실시예의 접합형 전계 효과 트랜지스터(20)는, 채널 영역 아래에 형성된 p+ 매립층(5a, 5b)을 더 구비하고 있다.
이에 따라, 반도체층(1)과 p+ 영역(4a, 4b)의 경계의 공핍층(17a, 17b)을 p+ 매립층(5a, 5b)까지 신장함으로써, 채널 영역에 전류가 흐르지 않도록 할 수 있다.
본 실시예의 접합형 전계 효과 트랜지스터(20)에서는, n형 SiC로 이루어지는 반도체 기판(6)을 더 구비하고 있다. 반도체층(1)은 반도체 기판(6)의 한쪽 주표면(6a)상에 형성되어 있다.
n형 SiC로 이루어지는 반도체 기판은, p형 SiC로 이루어지는 반도체 기판에 비해 마이크로파이프(관통 전위) 등의 결함 밀도가 낮다. 따라서, 수율을 향상시킬 수 있고, 누설 전류를 작게 할 수 있다.
본 실시예의 접합형 전계 효과 트랜지스터(20)는, p+ 영역(4a, 4b) 각각의 표면상에 형성된 게이트 전극(11a, 11b)과, 반도체층(1) 표면상에 형성된 소스 전극(13a, 13b)과, 반도체 기판(6)의 다른쪽 주표면(6b)상에 형성된 드레인 전극(15)을 더 구비하고 있다.
이에 따라, 캐리어는 실질적으로 반도체 기판(6)에 수직으로 이동하고, 소위 종형 접합형 전계 효과 트랜지스터가 된다.
(실시예 2)
도 3은, 본 발명의 실시예 2에서의 접합형 전계 효과 트랜지스터의 구성을 도시하는 단면도이다. 도 3에 도시하는 바와 같이 본 실시예의 접합형 전계 효과 트랜지스터(20a)는 다른 완충층으로서의 완충층(18)을 더 구비하고 있다. 완충층(18)은 반도체층(1)의 채널 영역 아래에 있어서 p+ 매립층(5a, 5b) 위에 형성되어 있다. 완충층(18)에서의 전자의 농도는 반도체층(1)에서의 전자의 농도보다 낮아져 있다. 완충층(18)에서의 전자의 농도는 반도체층(1)에서의 전자의 농도의 10분의 1 이하이다. 또한, p+ 매립층(5a, 5b)의 각각은 불순물 이온을 주입함으로써 형성되어 있다.
또한, 이 외의 접합형 전계 효과 트랜지스터(20a)의 구성은 실시예 1에 도시하는 접합형 전계 효과 트랜지스터(20)의 구성과 거의 동일하기 때문에 동일한 부재에는 동일한 부호를 붙이고, 그 설명을 생략한다.
본 실시예의 접합형 전계 효과 트랜지스터(20a)에 의하면, p+ 매립층(5a, 5b)을 형성할 때에 채널 영역에 존재하는 전자의 농도는 거의 영향을 받지 않는다. 이에 관해서 이하에 설명한다.
도 4는, 도 3의 선 A2-A2를 따라 취한 농도 프로파일을 모식적으로 도시하는 도면이다. 도 4를 참조하면, p+ 매립층(5a)을 형성하기 위해 주입된 불순물 이온은 d2로 나타내어지는 농도 프로파일을 깊이 방향으로 가지고 있다. 또한, 완충층(18) 및 반도체층(1)에 원래 존재하는 전자의 농도 프로파일을 일점쇄선(b2)으로 나타낸다. 반도체층(1)에 실제로 존재하는 전자의 농도는 반도체층(1)에 원래 존재하는 전자의 농도(b2)와, 불순물 이온의 농도 프로파일(d2)과의 차, 즉 영역 e2의 면적으로 나타내어진다. 여기서, 도 4의 종축은 로그 눈금으로 되어 있기 때문에 반도체층(1)에 실제로 존재하는 전자의 농도는 영역 e2에서의 최상부의 길이 f2로 근사적으로 나타내어진다.
불순물 이온의 농도 프로파일(d2)에 의하면, 반도체층(1)에 존재하는 불순물 이온의 농도는 반도체층(1)에 원래 존재하는 전자의 농도 b2에 비해 매우 낮고, 반도체층(1)에 실제로 존재하는 전자의 농도 f2(e2)는 반도체층(1)에 원래 존재하는 전자의 농도 b2와 거의 동등하다. 이 때문에 p+ 매립층(5a)을 형성할 때에 채널 영역에 존재하는 전자의 농도는 거의 영향을 받지 않는다. 또한, 완충층(18)에 존재하는 전자의 수는 반도체층(1)에 존재하는 전자의 수에 비해 적기 때문에 완충층(18)에 존재하는 전자의 수의 증감도 근소한 것이다.
따라서, p+ 매립층(5a, 5b)을 형성할 때에 p형 불순물 이온의 농도 프로파일 d2가 도면 중 점선으로 도시하는 바와 같이 깊이 방향으로 변동되더라도, 채널 영역에 존재하는 전자의 농도에는 거의 영향을 미치지 않는다. 그 결과, 임계치 전압을 용이하게 제어할 수 있고, 채널의 포화 전류를 용이하게 제어할 수 있다.
본 실시예의 접합형 전계 효과 트랜지스터(20a)에서, 완충층(18)에서의 전자의 농도는 반도체층(1)에서의 전자의 농도의 10분의 1 이하이다.
이에 따라, 완충층(18)에 존재하는 전자의 수가 반도체층(1)에 존재하는 전자의 수에 비해 충분히 적어지기 때문에 불순물의 주입에 의해 감소하는 전자의 수가 무시할 수 있는 정도로 적어진다.
(실시예 3)
도 5는, 본 발명의 실시예 3에서의 접합형 전계 효과 트랜지스터의 구성을 도시하는 단면도이다. 도 5에 도시하는 바와 같이, 본 실시예의 접합형 전계 효과 트랜지스터(21)는 RESURF(reduced surface) 구조를 가지며, 이하의 점에서 실시예 1의 접합형 전계 효과 트랜지스터(20)와 다르다.
즉, 반도체 기판(6)상에는 p형 에피택셜층(10)이 형성되어 있고, p형 에피택 셜층(10)상에는 반도체층(1)이 형성되어 있다. 반도체층(1) 표면에는 p형 영역(19)이 형성되어 있고, 반도체층(1) 내부에는 완충층(3)이 형성되어 있다. p형 영역(19)의 표면에는 p+ 영역(4a, 9a) 및 n+ 영역(8a, 8b)이 형성되어 있다. p+ 영역(9a)은 p형 에피택셜층(10)에까지 도달하고 있다. p+ 영역(4a)의 표면상에는 게이트 전극(11)이 형성되어 있고, p+ 영역(9a) 및 n+ 영역(8a)[반도체층(1)]의 표면상에는 소스 전극(13)이 형성되어 있으며, n+ 영역(8b)의 표면상에는 드레인 전극(15)이 형성되어 있다. 또한, 도 5에서의 선 A3-A3을 따라 취한 농도 프로파일은 도 2에 도시하는 농도 프로파일과 동일해져 있다. 본 실시예에서는 p+ 영역(4a)의 수직 바로 아래 부근의 영역이 접합형 전계 효과 트랜지스터(21)의 채널 영역이다.
접합형 전계 효과 트랜지스터(21)가 노말리온 트랜지스터인 경우에는 게이트 전극(11)에 마이너스 전압을 인가함으로써, 채널 영역에 공핍층(17)이 넓어지고, 드레인 전극(15)과 소스 전극(13) 사이의 전류가 차단된다. 또한, 접합형 전계 효과 트랜지스터(21)가 노말리오프 트랜지스터인 경우에는 게이트 전극(11)에 플러스 전압을 인가함으로써, 채널 영역으로부터 공핍층(17)의 각각이 없어지고, 채널 영역을 통과하여 드레인 전극(15)과 소스 전극(13) 사이에 전류가 흐른다.
또한, 이외의 구성은, 실시예 1에 도시하는 접합형 전계 효과 트랜지스터(20)의 구성과 거의 동일하기 때문에 동일한 부재에는 동일한 부호를 붙이고, 그 설명을 생략한다.
본 실시예의 접합형 전계 효과 트랜지스터(21)에서도, 실시예 1에 도시하는 접합형 전계 효과 트랜지스터(20)와 거의 동일한 효과를 얻을 수 있다.
본 실시예의 접합형 전계 효과 트랜지스터(21)에서는 p+ 영역(4a)의 표면상에 형성된 게이트 전극(11)과, 반도체층(1)의 표면상에 형성된 소스 전극(13) 및 드레인 전극(15)을 더 구비하고 있다.
이에 따라, 캐리어는 실질적으로 반도체 기판(6)에 평행하게 이동하고, 소위 횡형 접합형 전계 효과 트랜지스터가 된다.
본 실시예와 같이, 반도체층(1)상에 p형 영역(19)을 형성함으로써, 게이트/드레인간의 공핍층을 넓힐 수 있다. 이에 따라, 게이트/드레인간의 내압(耐壓)을 향상시킬 수 있다. 또한, 본 실시예에서의 p형 영역(19)은 필수적인 구성 요건이 아니라, p형 영역(19)이 형성되지 않고, p+ 영역(4a, 9a) 및 n+ 영역(8a, 8b)이 반도체층(1)의 표면에 형성되어 있더라도 좋다.
이상으로 개시된 실시예는 모든 점에서 예시로서 제한적인 것으로 고려되어서는 안 된다. 본 발명의 범위는 이상의 실시예가 아니라, 청구 범위에 의해 나타내어지고, 청구 범위와 균등한 의미 및 범위 내에서의 모든 수정이나 변형을 포함하는 것으로 의도된다.

Claims (9)

  1. 채널 영역을 갖는 제1 도전형 반도체층(1)과,
    상기 채널 영역 위에 형성된 완충층(3)과,
    상기 완충층(3) 위에 형성된 제2 도전형 불순물 영역(4a, 4b)을 포함하고,
    상기 완충층(3)에서의 제1 도전형 캐리어 농도는 상기 제1 도전형 반도체층(1)에서의 제1 도전형 캐리어 농도보다 낮은 것인 접합형 전계 효과 트랜지스터(20).
  2. 제1항에 있어서, 상기 완충층(3)에서의 상기 제1 도전형 캐리어 농도는 상기 제1 도전형 반도체층(1)에서의 제1 도전형 캐리어 농도의 10분의 1 이하인 것인 접합형 전계 효과 트랜지스터(20).
  3. 제1항에 있어서, 상기 제1 도전형 반도체층(1)은 탄화규소로 이루어지는 것인 접합형 전계 효과 트랜지스터(20).
  4. 제1항에 있어서, 상기 채널 영역 아래에 형성된 제2 도전형 반도체층(5a, 5b)을 더 포함하는 접합형 전계 효과 트랜지스터(20).
  5. 제4항에 있어서, 상기 제2 도전형 반도체층(5a, 5b)은 불순물 이온을 주입함 으로써 형성되고,
    상기 채널 영역 아래에 있고, 상기 제2 도전형 반도체층 위에 형성된 다른 완충층(18)을 더 포함하고,
    상기 다른 완충층(18)에서의 제1 도전형 캐리어 농도는 상기 제1 도전형 반도체층(1)에서의 제1 도전형 캐리어 농도보다 낮은 것인 접합형 전계 효과 트랜지스터(20a).
  6. 제5항에 있어서, 상기 다른 완충층(18)에서의 상기 제1 도전형 캐리어 농도는 상기 제1 도전형 반도체층(1)에서의 상기 제1 도전형 캐리어 농도의 10분의 1 이하인 것인 접합형 전계 효과 트랜지스터(20a).
  7. 제1항에 있어서,
    n형 탄화규소로 이루어지는 반도체 기판(6)을 더 포함하고,
    상기 제1 도전형 반도체층(1)은 상기 반도체 기판(6)의 한쪽 주표면상에 형성되어 있는 것인 접합형 전계 효과 트랜지스터(20).
  8. 제7항에 있어서, 상기 제2 도전형 불순물 영역(4a, 4b)의 표면상에 형성된 게이트 전극(11a, 11b)과,
    상기 제1 도전형 반도체층(1)의 표면상에 형성된 소스/드레인 전극 중 어느 한쪽의 전극(13a, 13b)과,
    상기 반도체 기판(6)의 다른쪽 주표면상에 형성된 소스/드레인 전극 중 어느 하나의 다른쪽의 전극(15)을 더 포함하는 것인 접합형 전계 효과 트랜지스터(21).
  9. 제7항에 있어서, 상기 제2 도전형 불순물 영역(4a)의 표면상에 형성된 게이트 전극(11)과,
    상기 제1 도전형 반도체층(1)의 표면상에 형성된 소스 전극(13) 및 드레인 전극(15)을 더 포함하는 것인 접합형 전계 효과 트랜지스터(21).
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