CN101211851A - 1.0微米高压cmos制造工艺 - Google Patents

Abstract

本发明揭示了一种1.0微米高压CMOS制造工艺，包括普通CMOS制造工艺，还包括：一BN层制造步骤，该BN层通过与周围的N阱、P阱相连而使与P型衬底隔离开来，所述隔离的P阱作为HVPMOS的漏区的高压扩展层；一栅层制造步骤，通过两次栅氧分别实现LVMOS和HVMOS所要求的栅氧厚度，使之既保持LVMOS的特性，又使HVMOS的栅极可以工作在高压；调整外延层的厚度和掺杂浓度以及N阱和P阱的结深和掺杂浓度使HVNMOS和HVPMOS的漏极都工作在高压。采用本发明的技术方案可以将高压电路与低压电路整合到一起从而可以根据不同的输出功率采用不同解决方案并且节约集成电路生产的成本。

Description

1.0微米高压CMOS制造工艺

技术领域：

本发明涉及CMOS制造工艺，更具体地说，设计一种1.0微米的高压CMOS制造工艺，其可在低压下进行信号处理，而输出端可在40V/20V的高压下工作。

背景技术：

大规模集成电路集成度的增加，和对于复杂信号处理的集成电路的低功率的要求，使得集成电路的电源电压不断减小。低压CMOS电路运行速度快，功耗小，集成度大，但不能适于高电压的工作环境。当电信号的处理包括高电压和/或大电流时，根据输出功率的不同，可以有不同的解决方法。

对于大功率的系统，比如交流马达的控制系统，工厂的自动化系统，通常都包括大功率高压分立器件，高压集成电路和标准的低压集成电路。对于输出功率较小的情况，比如超声波发生器的驱动，液晶显示器的驱动，通讯电路，较小的直流马达的控制，喷墨打印机等，高压电路完全可以通过专门的技术与低压电路整合到一起。对于上述这些应用，通常都是在低压电路部分进行信号处理，而运算结果则通过高压电路部分输出。

于是就需要一种可以将高压电路与低压电路整合到一起的CMOS工艺从而可以根据输出功率采用不同解决方案并且节约生产生本的CMOS工艺。

发明内容

本发明的目的是提供一种可以将高压电路与低压电路整合到一起从而可以根据不同的输出功率采用不同解决方案并且节约生产成本的CMOS工艺。

根据本发明，提供一种1.0微米高压CMOS制造工艺，包括普通CMOS制造工艺，还包括：一BN层制造步骤，该BN层通过与周围的N阱、P阱相连而使与P型衬底隔离开来，所述隔离的P阱作为HVPMOS的漏区的高压扩展层；一栅层制造步骤，通过两次栅氧分别实现LVMOS和HVMOS所要求的栅氧厚度，使之既保持LVMOS的特性，又使HVMOS的栅极可以工作在高压；调整外延层的厚度和掺杂浓度以及N阱和P阱的结深和掺杂浓度使HVNMOS和HVPMOS的漏极都工作在高压。

根据本发明的一实施例，只通过一次Blank Vt注入从而同时调节LVMOS和HVMOS的Vt。

根据本发明的一实施例，HVMOS的栅极工作在20V，而所述HVNMOS和HVPMOS的漏极工作在40V。

根据本发明的一实施例，包括如下的具体工艺步骤：BN层制造步骤；双阱制造步骤；场氧隔离区制造步骤；栅层制造步骤；NLDD注入步骤；PS Spacer形成步骤；NMOS/PMOS源漏极注入步骤；BPSG淀积和致密化步骤；接触孔光刻和刻蚀步骤；金属布线和钝化层制造步骤。

在上述的工艺步骤中，所述BN层制造步骤包括：P型衬底、Pad氧化、氮化硅淀积、BN光刻、氮化硅刻蚀、BN注入、BN推进、BP注入、氧化层全抛、外延生长。

在上述的工艺步骤中，所述双阱制造步骤包括在外延上通过光刻定义，离子注入和热推进实现N/P阱结构，且N阱与BN层相连接，实现对P阱的隔离。

采用本发明的技术方案，本发明所揭示的CMOS工艺可以很好地将高压电路与低压电路整合到一起，使得输出端可以在40V/20V的高压下工作并且节约了生产的成本。

附图说明

本发明的上述的以及其他的特征、性质和优势将通过下面结合附图对实施例的描述而变得更加明显，附图中相同的附图标记始终表示相同的特征，其中，

图1是根据本发明的一实施例的制造工艺中BN层制作的流程图；

图2是根据本发明的一实施例的制造工艺制造的BN层制作后的结构图；

图3是根据本发明的一实施例的制造工艺中双阱制作的流程图；

图4是根据本发明的一实施例的制造工艺中N阱和P阱双阱形成后的结构图；

图5是根据本发明的一实施例的制造工艺中场氧隔离区制作的流程图；

图6是根据本发明的一实施例的制造工艺中形成场氧隔离区后的结构图；

图7是根据本发明的一实施例的制造工艺中经栅的制作后得到的结构图；

图8是根据本发明的制造工艺得到的器件不对称HVNMOS的结构示意图；

图9是根据本发明的制造工艺得到的器件不对称HVPMOS的结构示意图；

图10是根据本发明的制造工艺得到的器件绝缘HVNMOS的结构示意图。

具体实施方式

下面结合附图和实施例进一步说明本发明的技术方案。

工艺流程描述

本发明的目的是提供一种可以将高压电路与低压电路整合到一起从而可以根据不同的输出功率采用不同解决方案并且节约生产成本的CMOS工艺。其包括普通CMOS制造工艺，还包括下列的步骤：

一BN层制造步骤，该BN层通过与周围的N阱、P阱相连而使与P型衬底隔离开来，隔离的P阱作为HVPMOS的漏区的高压扩展层；

一栅层制造步骤，通过两次栅氧分别实现LVMOS和HVMOS所要求的栅氧厚度，使之既保持LVMOS的特性，又使HVMOS的栅极何以工作在高压；

调整外延层的厚度和掺杂浓度以及N阱和P阱的结深和掺杂浓度使HVNMOS和HVPMOS的漏极都工作在高压。

具体而言，参考本发明的一实施例，可以包括如下的工艺流程：

BN层制造步骤；

双阱制造步骤；

场氧隔离区制造步骤；

栅层制造步骤；

NLDD注入步骤；

PS Spacer形成步骤；

NMOS/PMOS源漏极注入步骤；

BPSG淀积和致密化步骤；

接触孔光刻和刻蚀步骤；

金属布线和钝化层制造步骤。

下面逐一介绍其中的主要步骤，首先参考图1，图1示出了BN层制作的流程图。其具体包括：对P型衬底进行衬垫氧化(Pad oxide)、氮化硅淀积、BN光刻、氮化硅刻蚀、随后进行BN注入、接着进行BN推进、BP注入、氧化层全抛、外延生长。通过上述的步骤形成BN层，BN层起的是隔离P阱和P型衬底，但是由于在BN注入的过程中会引起晶格缺陷，所以必须通过适当的氧化退火而消除这些晶格缺陷，而则将会造成漏电，并通过BP注入来抑止BN层的横向扩散，上述步骤完成后便得到如图2所示的结构。参考图2可见，通过BN层200的作用就可以将将要用来形成P阱的P型层202和P型衬底204隔离开来。

BN层制作步骤之后是进行双阱制作，参考图3，图3示出双阱制作的流程。其包括：进行P型外延、进行衬垫氧化(Pad oxide)、氮化硅淀积、N阱光刻、氮化硅刻蚀、N阱注入、氧化、P阱注入、双阱推进、氧化层全抛实现N/双阱结构，并且由于之前已经进行了BN层的制作，可以实现P阱和P型衬底之间的隔离。图4是N阱和P阱双阱的结构图，参考图4可见，其包括P阱206和N阱208、210，其中P阱206和P型衬底200被BN层202隔开。

之后的步骤是场氧隔离区制作，参考图5，图5是根据本发明的一实施例的制造工艺中场氧隔离区制作的流程图。起包括：衬垫氧化(Padoxide)、氮化硅淀积、场氧隔离区光刻、氮化硅刻蚀、场注入、NMOS APT注入、去氮/氧化硅。形成场氧隔离区之后的结构如图6所示，在图4所示的结构的基础上形成了场氧隔离区212、214和216，其中214被标注为场氧区，因为在形成器件时该区域不一定起到隔离的作用，场氧隔离区(场氧区)之间是有源区。

下一个步骤是进行栅的制作，栅的制作中通过两次栅氧化过程满足LVMOS和HVMOS对氧化层厚度的不同要求。经过一次Blank Vt注入，同时调节LVMOS和HVMOS的Vt，由SiO₂、重掺杂多晶硅组成的栅极通过沉积、光刻、刻蚀工艺在场氧隔离区形成。图7是根据本发明的一实施例的制造工艺中经栅的制作后得到的结构图，其中的218既是所形成的栅。需要注意的是，为了降低成本，在本发明的工艺流程中，高压管和低压管是通过一次blank Vt注入来调节阈值电压，没有做单独的光刻层次。在阱的搀杂浓度确保高压管的击穿电压的前提下，通过一次注入同时调节NMOS和PMOS的阈值电压有困难，于是就在场注入之后做一次注入来单独调节NMOS的Vt，只需要增加一次注入，而不需要增加光刻的层次。

后续工艺还包括NLDD、注入PS Spacer、NMOS/PMOS的漏源注入、BPSG的淀积和致密化、接触孔的光刻和刻蚀、金属布线和钝化层的制作，这些工艺步骤与普通1.0微米CMOS的制造工艺相同，此处不再进行详细描述。

器件描述

下面描述根据本发明的工艺流程所形成的典型器件。

不对称高压NMOS(HVNMOS)

参考图8，图8是根据本发明的制造工艺得到的不对称HVNMOS的结构示意图。其包括一P型衬底800，形成在P型衬底800上的P阱802和N阱804，形成在P阱802中的N+扩散区803和形成在N阱804中的N+扩散区805，场氧隔离区806、808、810(同样，808也被标注为场氧区)，栅812，BPSG和钝化层等结构815。其中，形成在P阱802中的N+扩散区803作为NMOS的源极、形成在N阱804中的N+扩散区805作为NMOS的漏极、栅812作为NMOS的栅极。

不对称高压PMOS(HVPMOS)

参考图9，图9是根据本发明的制造工艺得到的不对称HVPMOS的结构示意图。其包括一P型衬底900，形成在P型衬底900上的BN层901，直接形成在P型衬底900上的P阱914，形成在BN层901上的P阱902和N阱904，形成在P阱902中的P+扩散区903和形成在N阱904中的N+扩散区905和P+扩散区907，场氧隔离区906、908、910(同样，908也被标注为场氧区)，栅912，BPSG和钝化层等结构915。其中，形成在P阱902中的P+扩散区903作为PMOS的漏极、形成在N阱904中的N+扩散区905和P+扩散区907共同作为PMOS的漏极、栅912作为NMOS的栅极。

绝缘高压NMOS(HVNMOS)

参考图10，图10是根据本发明的制造工艺得到的器件隔离HVNMOS的结构示意图。其包括一P型衬底1000，形成在P型衬底1000上的BN层1001，直接形成在P型衬底1000上的P阱1014，形成在BN层1001上的P阱1004和N阱1002，形成在N阱1002中的N+扩散区1003和形成在P阱1004中的N+扩散区1005和P+扩散区1007，场氧隔离区1006、1008、1010(同样，1008也被标注为场氧区)，栅1012，BPSG和钝化层等结构1015。其中，形成在N阱1002中的N+扩散区1003作为PMOS的漏极、形成在P阱1004中的N+扩散区1005和P+扩散区1007共同作为PMOS的漏极、栅1012作为NMOS的栅极。

对称高压NMOS(HVNMOS)和对称高压PMOS(HVPMOS)

通过在漏端和源端都用阱来做高压扩展层，可以实现对称的高压NMOS和PMOS。此处不再详细图示。

总结而言，本发明的1.0微米高压CMOS制造工艺具有如下的优势：在一般的逻辑集成电路CMOS工艺流程的基础上，增加一个BN层次，通过与周围的N阱相连接，把P阱与P型衬底隔离开来。这个被隔离的P阱可以作为HVPMOS的漏区的高压扩展层，从而可以同时得到HVNMOS和HVPMOS。而且这个被隔离的P阱还可以作为隔离的HVNMOS衬底，从而可以消除衬偏效应。这个隔离的HVNMOS与没有BN隔离的HVNMOS的电学参数相同，可以用相同的Spice Model来做电路模拟，为电路设计带来方便。通过调整外延层的厚度和搀杂浓度，以及N阱和P阱的结深和搀杂浓度，使HVNMOS和HVPMOS的漏端都可以工作在40V。增加一个栅(GATE)层次，通过两次栅氧氧化过程满足LVMOS和HVMOS对栅氧厚度的不同要求，既可以保持LVMOS的特性，又可以使HVMOS的栅极工作在20V。通过一次blank Vt注入，同时调节LVMOS和HVMOS的Vt，节约成本。

虽然本发明的技术方案已经结合较佳的实施例说明于上，但是本领域的技术人员应该理解，对于上述的实施例的各种修改或改变是可以预见的，这不应当被视为超出了本发明的保护范围，因此，本发明的保护范围不限于上述具体描述的实施例，而应该是符合此处所揭示的创新性特征的最宽泛的范围。

Claims (6)

1.一种1.0微米高压CMOS制造工艺，包括普通CMOS制造工艺，其特征在于，还包括：

一BN层制造步骤，该BN层通过与周围的N阱、P阱相连而使与P型衬底隔离开来，所述隔离的P阱作为HVPMOS的漏区的高压扩展层；

一栅层制造步骤，通过两次栅氧分别实现LVMOS和HVMOS所要求的栅氧厚度，使之既保持LVMOS的特性，又使HVMOS的栅极可以工作在高压；

调整外延层的厚度和掺杂浓度以及N阱和P阱的结深和掺杂浓度使HVNMOS和HVPMOS的漏极都工作在高压。

2.如权利要求1所述的制造工艺，其特征在于，只通过一次Blank Vt注入从而同时调节LVMOS和HVMOS的Vt。

3.如权利要求1所述的制造工艺，其特征在于，所述HVMOS的栅极工作在20V，而所述HVNMOS和HVPMOS的漏极工作在40V。

4.如权利要求1所述的制造工艺，其特征在于，包括：

BN层制造步骤；

双阱制造步骤；

场氧隔离区制造步骤；

栅层制造步骤；

NLDD注入步骤；

PS Spacer形成步骤；

NMOS/PMOS源漏极注入步骤；

BPSG淀积和致密化步骤；

接触孔光刻和刻蚀步骤；

金属布线和钝化层制造步骤。

5.如权利要求4所述的制造工艺，其特征在于，所述BN层制造步骤包括：P型衬底、Pad氧化、氮化硅淀积、BN光刻、氮化硅刻蚀、BN注入、BN推进、BP注入、氧化层全抛、外延生长。

6.如权利要求4所述的制造工艺，其特征在于，所述双阱制造步骤包括在外延上通过光刻定义，离子注入和热推进实现N/P阱结构，且N阱与BN层相连接，实现对P阱的隔离。

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