CN101320711A - 金属氧化物半导体晶体管及其制作方法 - Google Patents

Abstract

本发明公开一种金属氧化物半导体晶体管及其制作方法。一种制作金属氧化物半导体晶体管的方法，包括首先提供半导体基底，半导体基底上包含有栅极结构、源极区域与漏极区域。然后，在半导体基底上形成应力缓冲层，并覆盖在栅极结构、源极区域与漏极区域上。之后，再在应力缓冲层上形成应力覆盖层，且应力覆盖层的伸张应力值大于应力缓冲层的伸张应力值。由于应力缓冲层可以避免应力覆盖层断裂，因此本发明可在金属氧化物半导体晶体管上覆盖具有极高伸张应力的应力覆盖层。

Description

金属氧化物半导体晶体管及其制作方法

技术领域

本发明涉及一种金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管及其制作方法，尤指一种具有应变硅(strained silicon)的金属氧化物半导体晶体管及其制作方法。

背景技术

金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管是一种常被应用于集成电路(integrated circuits)中的电子元件。MOS晶体管是由栅极(gate)、源极(source)以及漏极(drain)等不同电极所构成的半导体元件，其主要是利用金属氧化物半导体晶体管的栅极在不同的栅极电压下所形成的沟道效应(channel effect)来作为一种源极与漏极间的数字式(digitalized)固态开关，以搭配其他元件应用在各种逻辑与存储器的集成电路产品上。

请参照图1至图3，其绘示的是已知制作金属氧化物半导体晶体管的方法示意图。如图1所示，首先提供半导体基底10。在半导体基底10上形成栅极介电层14以及栅极12，以构成栅极结构。接着，在栅极12两侧的半导体基底10中分别形成浅结源极延伸17以及浅结漏极延伸19，而浅结源极延伸17以及浅结漏极延伸19之间即为金属氧化物半导体晶体管的沟道区域22。以N型金属氧化物半导体晶体管的工艺为例，浅结源极延伸17以及浅结漏极延伸19的掺杂剂可以为砷、锑或磷等N型掺杂剂物质。之后，在栅极12的周围侧壁上形成衬垫层(liner)30与间隙壁(spacer)32。

如图2所示，接着进行离子注入工艺，将掺杂剂注入半导体基底10中，由此在栅极12两侧的半导体基底10内各形成源极区域18以及漏极区域20，构成金属氧化物半导体晶体管34。如前所述，针对N型金属氧化物半导体晶体管，此处离子注入工艺的掺杂剂可以为砷、锑或磷等N型掺杂剂物质。

如图3所示，接着半导体基底10上形成应力覆盖层46，并覆盖在金属氧化物半导体晶体管34表面。应力覆盖层46由氮化硅所组成，其厚度介于10埃至3000埃之间，以提供金属氧化物半导体晶体管34伸张应力。然后，对应力覆盖层46进行活化工艺，借着活化工艺把应力存储入金属氧化物半导体晶体管34之中。

如本领域技术人员所知，当应力覆盖层46的应力愈高，应力覆盖层46应该愈能够拉大沟道区域22的半导体基底10的晶格排列，进而提升金属氧化物半导体晶体管34的离子增益(ion gain)。然而，当应力覆盖层46的应力值大到一定程度时，应力覆盖层46的结构却会产生断裂，使得应力覆盖层46的作用大幅减低，造成金属氧化物半导体晶体管34不能得到预期的离子增益。

请参照图4与图5，图4绘示的是已知应力覆盖层46的伸张应力值与金属氧化物半导体晶体管34的离子增益的关系示意图，而图5绘示的是已知技术所制作的具有高伸张应力的应力覆盖层46的剖面示意图。如图4所示，当应力覆盖层46的伸张应力值小于1.52GPa时，应力覆盖层46的伸张应力值与金属氧化物半导体晶体管34的离子增益约为正比关系；当应力覆盖层46的伸张应力值大于1.52GPa时，增加应力覆盖层46的伸张应力所能够产生的离子增益相对较小；而当应力覆盖层46的伸张应力值大于1.65GPa时，应力覆盖层46的结构往往产生明显断裂，使得金属氧化物半导体晶体管34所得到的离子增益值下降，增益效果反而不如伸张应力值为1.60GPa的应力覆盖层46。如图5所示，当应力覆盖层46的伸张应力值约为1.65GPa时，应力覆盖层46的结构会开始产生断裂情形。由于位于栅极结构与半导体基底10交接处的应力覆盖层46具有折角结构，因此断裂情形尤其容易发生在该处的应力覆盖层46，使得金属氧化物半导体晶体管34的操作效能无法得到有效提升。

发明内容

因此，本发明的主要目的在提供一种制作金属氧化物半导体晶体管的方法，其先在半导体基底上形成应力缓冲层，再在应力缓冲层表面形成具有高伸张应力值的应力覆盖层来改变沟道区域的应力，使金属氧化物半导体晶体管具有较佳的操作效能。

根据本发明的一优选实施例，本发明提供一种制作金属氧化物半导体晶体管的方法。首先，提供半导体基底，半导体基底上定义有第一有源区域与第二有源区域。其中，第一与第二有源区域上分别包含有栅极结构，且各栅极结构相对两侧的半导体基底中各具有源极区域与漏极区域。接着，进行自对准金属硅化物工艺。之后，先在半导体基底上形成应力缓冲层，并覆盖在栅极结构、衬垫层、源极区域与漏极区域上，再在应力缓冲层上形成应力覆盖层，且应力覆盖层的伸张应力值大于应力缓冲层的伸张应力值。

根据本发明的另一优选实施例，本发明另提供一种金属氧化物半导体晶体管。金属氧化物半导体晶体管包含有半导体基底、坐落于半导体基底上的栅极结构、坐落于半导体基底内的源极区域、坐落于半导体基底内的漏极区域、介于源极区域与漏极区域间的沟道区域、覆盖在栅极结构、源极区域与漏极区域上的应力缓冲层，以及覆盖在应力缓冲层上的应力覆盖层。其中，应力覆盖层的伸张应力值大于应力缓冲层的伸张应力值。

为了能更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。

附图说明

图1至图3绘示的是已知制作金属氧化物半导体晶体管的方法示意图。

图4绘示的是已知应力覆盖层的伸张应力值与金属氧化物半导体晶体管的离子增益的关系示意图。

图5绘示的是已知技术所制作的具有高伸张应力的应力覆盖层的剖面示意图。

图6至图13绘示的是本发明的第一优选实施例制作金属氧化物半导体晶体管的方法示意图。

图14为本发明第二优选实施例制作金属氧化物半导体晶体管的方法示意图。

图15绘示的是本发明的第三优选实施例制作金属氧化物半导体晶体管的方法示意图。

图16至图20绘示的是本发明的第四优选实施例制作金属氧化物半导体晶体管的方法示意图。

图20与图21分别绘示的是本发明的第五与第六优选实施例的金属氧化物半导体晶体管的剖面示意图。

附图标记说明

10半导体基底                    12栅极

14栅极介电层                    17浅结源极延伸

18源极区域                      19浅结漏极延伸

20漏极区域                      22沟道区域

30衬垫层                        32间隙壁

34金属氧化物半导体晶体管        46应力覆盖层

101第一有源区域                 102第二有源区域

110、410半导体基底              112、412栅极

114、414栅极介电层              117浅结源极延伸

118、418源极区域                119浅结漏极延伸

120、420漏极区域                122、422沟道区域

130、430衬垫层                  132、432间隙壁

134、434金属氧化物半导体晶体管  136金属氧化物半导体晶体管

142、442金属硅化物层            144应力缓冲层

146、446应力覆盖层              148介电层

152接触洞                       160、460衬垫层

246应力覆盖层                   264、265氮化硅层

344、444应力缓冲层

具体实施方式

本发明涉及一种制作集成电路中具有应变硅的金属氧化物半导体晶体管元件或互补式金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)晶体管元件的方法。

请参照图6至图13，其绘示的是本发明的第一优选实施例制作金属氧化物半导体晶体管的方法示意图，其中相同的元件或部位沿用相同的符号来表示。需注意的是图示仅以说明为目的，并未依照原尺寸作图。此外，在图6至图13中对于与本发明有关的光刻及蚀刻工艺由于为本领域技术人员所熟知的，因此并未明示于图中。

如图6所示，首先提供半导体基底116，例如硅质基底或者是硅覆绝缘(silicon-on-insulator，SOI)基底等的各式半导体基底。半导体基底116上定义有第一有源区域101与第二有源区域102，且第一有源区域101与第二有源区域102可分别用以形成N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管。

在第一有源区域101与第二有源区域102的半导体基底116上各形成栅极介电层114以及位于栅极介电层114上的栅极112。各栅极介电层114与其上的栅极112可构成栅极结构，其中栅极112通常包含有掺杂多晶硅(dopedpolysilicon)等的导电材料，栅极介电层114则可为二氧化硅(silicon dioxide，SiO₂)或氮化硅(silicon nitride)等具有高介电常数的绝缘材料。接着，利用不同的掩模以及离子注入工艺，在各栅极112两侧的半导体基底116中分别形成浅结源极延伸117以及浅结漏极延伸119，而浅结源极延伸117以及浅结漏极延伸119之间即为金属氧化物半导体晶体管134、136的沟道区域122。举例来说，可以先进行第一有源区域101内的N型掺杂，然后再进行第二有源区域102内的P型掺杂。

之后，进行多次化学气相沉积工艺，以形成两个材料层(未示于图中)覆盖在各栅极112和半导体基底116上方。然后，对两个材料层进行各向异性蚀刻工艺(anisotropic etch)，以使两个材料层形成衬垫层130与间隙壁132。衬垫层130位于各栅极112的周围侧壁上，而间隙壁132则位于各衬垫层130上。其中，衬垫层130可以为偏移间隙壁，材料可包含有氧化硅等，且通常为L型，而间隙壁132的材料则可包含有氮硅化合物或氧硅化合物。

如图7所示，在形成间隙壁132之后，接着进行两个离子注入工艺，利用不同的掩模以及第一有源区域101与第二有源区域102内的栅极结构作为注入掩模，分别将掺杂剂注入半导体基底116中，由此在第一有源区域101与第二有源区域102内各形成源极区域118以及漏极区域120。举例来说，本发明可在第二有源区域102内先形成掩模层(未示于图中)，利用砷、锑或磷等N型掺杂剂物质对第一有源区域101的半导体基底116进行离子注入工艺。之后，去除第二有源区域102内的掩模层，而在第一有源区域101内形成另一掩模层(未示于图中)。接着，利用硼、铝等P型掺杂剂物质对第二有源区域102的半导体基底116进行离子注入工艺，再去除第一有源区域101的掩模层。本领域技术人员应理解，前述注入顺序亦可以互相颠倒。换言之，可以先进行第二有源区域102内的P型掺杂，然后再进行第一有源区域101内的N型掺杂。

此外，在完成源极区域118与漏极区域120的掺杂后，半导体基底116可以选择性地进行活化工艺，例如快速升温退火或退火工艺，用以活化浅结源极延伸117、浅结漏极延伸119、源极区域118以及漏极区域120内的掺杂剂，并同时修补半导体基底116表面的晶格结构。需注意的是，由于后续工艺中仍会包含有其他的高温工艺，因此此处亦可先不进行活化工艺。

随后如图8所示，进行自对准金属硅化物工艺，在半导体基底116表面溅射至少一金属层(未示于图中)，例如镍金属层，并覆盖在第一有源区域101与第二有源区域102的栅极112、源极区域118、漏极区域120、以及半导体基底116表面。接着进行快速升温退火工艺，使金属层与第一有源区域101与第二有源区域102的栅极112、源极区域118与漏极区域120接触的部分反应成金属硅化物层142。其后，再利用选择性湿法蚀刻，例如以氨水与过氧化氢混合物(NH₄OH/H₂O₂/H₂O，ammonia hydrogen peroxide mixture，APM)或硫酸与过氧化氢混合物(H₂SO₄/H₂O₂，sulfuric acid-hydrogen peroxidemixture，SPM)等来去除未反应成金属硅化物的金属层。

为了增进半导体基底116与后续形成的氮化硅应力缓冲层的附着效果，本发明亦可在应力缓冲层的沉积步骤之前先在半导体基底116表面形成一层衬垫层。如图9所示，本发明可先利用沉积工艺在半导体基底116表面形成氧化硅层作为半导体基底116与应力缓冲层444间的衬垫层160。或者，利用高温氧化工艺在半导体基底116表面形成高温氧化物(high temperatureoxide，HTO)作为半导体基底116与应力缓冲层144间的衬垫层160。需注意的是，衬垫层160并非本发明的必要元件，故本发明亦可省略衬垫层160的制作。

如图10所示，接着在半导体基底116上形成应力缓冲层144，覆盖在间隙壁132与金属硅化物层142表面，其中应力缓冲层144的伸张应力值小于1.52GPa。在此优选实施例中，应力缓冲层144可为氮化硅层，由等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)工艺、次常压化学气相沉积(sub-atmospheric pressure chemical vapor deposition，SACVD)工艺或高密度等离子体化学气相沉积(high-density plasma chemicalvapor deposition，HDCVD)工艺等沉积工艺所形成，厚度约介于10埃至300埃之间。然后对应力缓冲层144选择性进行活化工艺，例如进行紫外线硬化(UV curing)工艺、退火(anneal)工艺、高温峰值退火(thermal spike anneal)工艺或电子束(e-beam)处理。

如图11所示，接着可利用等离子体增强化学气相沉积工艺、次常压化学气相沉积工艺或高密度等离子体化学气相沉积工艺等沉积工艺在应力缓冲层144上形成应力覆盖层146。在本实施例中，应力覆盖层146可为氮化硅单层结构，且厚度约介于20埃至600埃之间，例如使应力缓冲层144与应力覆盖层146的厚度比小于1∶2。由于应力缓冲层144可以避免应力覆盖层146的断裂现象，本发明的应力覆盖层146无须再局限于已知的应力值范围中，其伸张应力值范围可涵盖1.0GPa至2.5GPa之间，尤其是大于1.52GPa为佳。其中，应力缓冲层144与应力覆盖层146可在同一工艺机台内所形成，也可由不同的工艺机台所制作。

本领域技术人员应理解，其他优选实施例亦可在形成应力覆盖层146后，再选择性地进行一道半导体工艺来改变第二有源区域102内的应力覆盖层146的应力状态，减少应力覆盖层146的伸张应力，或增加压缩应力。例如进行离子注入工艺，利用锗离子注入来改变应力覆盖层146的应力状态。此种具有复合式应力覆盖层的技术为选择性应力系统(selective strain scheme，SSS)。在选择性应力系统中，应力覆盖层可同时具有伸张应力与压缩应力。

或者，如图12所示，由于第二有源区域102内的金属氧化物半导体晶体管136无需承受伸张应力，因此本实施例亦可利用光刻暨蚀刻工艺去除位于第二有源区域102内的应力覆盖层146与应力缓冲层144，仅保留位于第一有源区域101内的应力覆盖层146与应力缓冲层144，以暴露出第二有源区域102中的栅极112、源极区域118与漏极区域120。然后再对应力覆盖层146进行活化工艺，例如进行紫外线硬化工艺、退火工艺、高温峰值退火工艺或电子束处理。借着活化工艺把应力覆盖层146的应力存储入金属氧化物半导体晶体管134的中，拉大第一有源区域101的沟道区域122的半导体基底116的晶格排列，进而提升位于第一有源区域101的沟道区域122的电子迁移率以及金属氧化物半导体晶体管134的驱动电流。

如图13所示，接着，在半导体基底116上沉积介电层148。介电层148可以为氧化硅、掺杂氧化硅或者低介电常数材料等等。之后，利用应力覆盖层146作为接触洞蚀刻停止层(contact etch stop layer，CESL)，对介电层148进行光刻暨蚀刻工艺。当蚀刻工艺进行至应力覆盖层146表面时，可再调整工艺参数，以在介电层148中形成接触洞152，通达金属氧化物半导体晶体管134与金属氧化物半导体晶体管136的栅极112、源极区域118与漏极区域120。另外，本领域技术人员应理解，本发明亦可结合其他的接触洞蚀刻停止层，例如在沉积介电层148之前在金属氧化物半导体晶体管136上形成具压缩应力的接触洞蚀刻停止层(未示于图中)，使金属氧化物半导体晶体管134与金属氧化物半导体晶体管136皆被接触洞蚀刻停止层所覆盖。

之后，根据一般的插塞工艺，在接触洞152中填入导电材料，例如铜、铝、钨或其合金等，以形成通达至金属氧化物半导体晶体管134与金属氧化物半导体晶体管136的接触插塞(未示于图中)，完成此优选实施例。

需特别留意的是，本发明的实施例中所述的厚度范围皆是针对65纳米工艺而定，本领域技术人员应理解本发明各尺寸范围可视实际需求而调整。换句话说，当晶体管的尺寸愈来愈小时，应力覆盖层力146的厚度可随之薄化，以提供适当的应力值。

此外，在本发明的另一优选实施例中，应力覆盖层亦可为复合层结构(multiple-layer structure)。请参考图14，图14为本发明第二优选实施例制作金属氧化物半导体晶体管的方法示意图，其中相同的元件或部位仍沿用相同的符号来表示。第二优选实施例与第一优选实施例主要不同处在于，第二优选实施例的应力覆盖层246同时包含有多个氮化硅层，例如由氮化硅层264与氮化硅层265堆叠而成。其中，氮化硅层264与氮化硅层265皆可以由化学气相沉积工艺所形成，例如等离子体增强化学气相沉积工艺、次常压化学气相沉积工艺或高密度等离子体化学气相沉积工艺，并在沉积氮化硅层264与氮化硅层265之后皆可进行活化工艺。

以图14所示的应力覆盖层246为例，第二优选实施例先如前述第一优选实施例的作法与图示所示进行操作，以完成图9的衬垫层160。之后，在半导体基底116上形成厚度约100埃的应力缓冲层144，覆盖在金属氧化物半导体晶体管134与金属氧化物半导体晶体管136表面，其中应力缓冲层144的伸张应力值小于1.52GPa。之后调整沉积工艺的工艺参数，增加反应气体硅甲烷(silane，SiH₄)与氨气(ammonia，NH₃)的流量以及工艺的高频功率，以沉积出能提供极高伸张应力值的氮化硅层264，例如伸张应力值为1.73GPa的氮化硅层264，再对氮化硅层264进行紫外线硬化工艺。接着，再次调整沉积工艺的工艺参数，降低反应气体硅甲烷与氨气的流量以及工艺的高频功率，以沉积出具较低伸张应力值的氮化硅层265，例如伸张应力值为1.52GPa的氮化硅层265，再对氮化硅层265进行紫外线硬化工艺，以完成应力覆盖层246的制作。

前述氮化硅层264的伸张应力值较氮化硅层265小，因此应力覆盖层246的伸张应力值系由上至下渐增。本领域技术人员亦应理解，在其他实施例中，本发明应力覆盖层可由不同数目的氮化硅层所构成，例如由五层氮化硅层堆叠而成，且应力覆盖层的伸张应力值亦可由上至下渐减。此外，本发明也可调整沉积与活化工艺等的工艺参数，以使单一的应力覆盖层具有由上至下渐增的伸张应力值，或使单一的应力覆盖层具有由上至下渐减的伸张应力值，此亦属本发明的涵盖范围。

根据本发明的第三优选实施例，应力缓冲层也可以包含有氧化硅层。请参考图15，图15绘示的是本发明的第三优选实施例制作金属氧化物半导体晶体管的方法示意图，其中相同的元件或部位仍沿用相同的符号来表示。在此实施例中，先利用图6至图8所示各步骤在半导体基底116上形成金属氧化物半导体晶体管134、金属氧化物半导体晶体管136与金属硅化物层142，接着如图15所示，在半导体基底116上形成应力缓冲层344，覆盖在间隙壁132与金属硅化物层142表面，其中应力缓冲层344的伸张应力值同样小于1.52GPa。第三优选实施例与第一优选实施例主要不同处在于，第三优选实施例的应力缓冲层344可为氧化硅层，由等离子体增强化学气相沉积工艺、次常压化学气相沉积工艺或高密度等离子体化学气相沉积工艺等沉积工艺所形成，厚度约介于10埃至300埃之间。

然后，对应力缓冲层344进行活化工艺，例如进行紫外线硬化工艺、退火工艺、高温峰值退火工艺或电子束处理。其后，可利用图11至图13所示各步骤形成应力覆盖层146、去除位于第二有源区域102内的应力覆盖层146与应力缓冲层344、沉积介电层148以及形成接触插塞，以完成本发明的第三优选实施例。

由于第三实施例的应力缓冲层344为氧化硅层，因此应力缓冲层344不但可以提供应力缓冲的效果，还可以增加半导体基底116与氮化硅应力覆盖层146的附着效果，省略衬垫层160的制作。

另一方面，本发明的应力覆盖层也可以应用于多晶硅应力层(polystressor)。请参考图16至图19，图16至图19绘示的是本发明的第四优选实施例制作金属氧化物半导体晶体管的方法示意图。如图16所示，首先提供半导体基底410，接着利用图6与图7所示各步骤在半导体基底410上形成金属氧化物半导体晶体管434。

在本实施例中，金属氧化物半导体晶体管434可以为N型金属氧化物半导体晶体管，也可以为P型金属氧化物半导体晶体管，如同图7所示的金属氧化物半导体晶体管134或金属氧化物半导体晶体管136。金属氧化物半导体晶体管434具有栅极结构，每一栅极结构皆包含有栅极介电层414以及栅极412。另外，金属氧化物半导体晶体管434也可以选择性地包含有间隙壁432与衬垫层430，位于栅极结构的周围侧壁上。金属氧化物半导体晶体管434的沟道区域422位于栅极结构下方的半导体基底410内，且沟道区域422两旁的半导体基底410内包含有源极区域418以及漏极区域420。

接着，如图17所示，本发明可先利用沉积工艺在半导体基底410表面形成一层氧化硅层作为半导体基底410与应力缓冲层444间的衬垫层460，再在半导体基底410表面全面沉积氮化硅层作为应力缓冲层444。或者，先利用高温氧化工艺在半导体基底410表面形成高温氧化物作为半导体基底410与应力缓冲层444间的衬垫层，再在半导体基底410表面全面沉积氮化硅层作为应力缓冲层444。然后，再对应力缓冲层444选择性进行活化工艺，例如紫外线硬化工艺、退火工艺或电子束处理。

在此优选实施例中，应力缓冲层444可为氮化硅层或氧化硅层，由等离子体增强化学气相沉积工艺、次常压化学气相沉积工艺或高密度等离子体化学气相沉积工艺等沉积工艺所形成，伸张应力值小于1.52GPa，厚度约介于10埃至300埃之间。需注意的是，不论此实施例的应力缓冲层444为氮化硅层或氧化硅层，本发明皆可以省略衬垫层的制作。

如图18所示，接着可利用等离子体增强化学气相沉积工艺、次常压化学气相沉积工艺或高密度等离子体化学气相沉积工艺等沉积工艺在应力缓冲层444上形成应力覆盖层446。在本实施例中，应力覆盖层446可包含有氮化硅层，其伸张应力值范围可涵盖1.0GPa至2.5GPa之间，且应力缓冲层444与应力覆盖层446的厚度比可小于1∶2。然后再对应力覆盖层446进行活化工艺，例如进行紫外线硬化工艺、退火工艺或电子束处理，以将应力覆盖层446的应力存储入金属氧化物半导体晶体管434的中，拉大沟道区域422的半导体基底410的晶格排列，进而提升电子迁移率以及金属氧化物半导体晶体管434的驱动电流。

如图19所示，随后利用蚀刻工艺去除衬垫层460、应力覆盖层446与应力缓冲层444。其后进行自对准金属硅化物工艺，在半导体基底410表面全面溅射至少一金属层(未示于图中)，覆盖在栅极412、源极区域418、漏极区域420、以及半导体基底410表面。接着进行快速升温退火工艺，使金属层与栅极412、源极区域418与漏极区域420接触的部分反应成金属硅化物层442。之后再利用SPM或APM去除未反应成金属硅化物的金属层，完成本发明的第四优选实施例。

特别注意的是，本发明的应力缓冲层或位于应力缓冲层下的衬垫层也可以直接覆盖在不具间隙壁的栅极结构上。请参考图20与图21，图20与图21分别绘示的是本发明的第五与第六优选实施例的金属氧化物半导体晶体管的剖面示意图，其中相同的元件或部位沿用相同的符号来表示。

根据本发明第五实施例，在沉积应力缓冲层444或衬垫层460之前，本发明可选择性地去除间隙壁432，在栅极412侧壁上留下约略呈L型的衬垫层430，再利用图17至图19所示各步骤形成衬垫层460、形成应力缓冲层444、形成应力覆盖层446、进行活化工艺、去除应力覆盖层446与应力缓冲层444以及形成金属硅化物层442，以完成本发明的第五优选实施例。其中，衬垫层460可以直接覆盖在不具间隙壁的栅极结构表面，使得应力覆盖层446可以更直接作用于金属氧化物半导体晶体管434上，如图20所示。另外，如图21所示，间隙壁432与衬垫层430可以被完全去除，而留下不具间隙壁与衬垫层的栅极412，再利用图17至图19所示各步骤完成本发明。

本发明的特征在于先形成应力缓冲层，再在应力缓冲层上形成应力覆盖层来使金属氧化物半导体晶体管产生结构上应变。一方面，由于应力缓冲层覆盖了栅极结构与半导体基底交接处的折角结构，使得半导体基底表面相对较为平缓，因此覆盖在其上的应力覆盖层可具有较平缓的结构，不易产生断裂。另一方面，覆盖在金属氧化物半导体晶体管上的应力缓冲层也可以具有伸张应力，既能够提供金属氧化物半导体晶体管一部分的应力来源，又提供应力覆盖层缓冲效果，避免具有极高伸张应力的应力覆盖层直接接触金属氧化物半导体晶体管而断裂。

如此一来，本发明更可以在金属氧化物半导体晶体管上形成具有极高伸张应力的应力覆盖层，并确保应力覆盖层的应力效果，应力覆盖层的应力将可更强烈地作用于金属氧化物半导体晶体管上，而改变沟道区域的晶格常数，使金属氧化物半导体晶体管可以具有较高的驱动电流，由此提升半导体晶体管的操作效能。根据实验测量数据显示，本发明所能达到的离子增益效果比已知技术的离子增益效果增加了至少3％以上。此外，本发明的应力覆盖层亦可同时作为后续工艺的自对准金属硅化物阻挡层，使金属氧化物半导体晶体管的工艺简化。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (39)

1.一种制作金属氧化物半导体晶体管的方法，包含有：

提供半导体基底，该半导体基底上定义有第一有源区域与第二有源区域，该第一与该第二有源区域上分别包含有栅极结构，各该栅极结构相对两侧的该半导体基底中各具有源极区域与漏极区域；

进行自对准金属硅化物工艺；

在该半导体基底上形成应力缓冲层，并覆盖该栅极结构、该源极区域与该漏极区域上；以及

在该应力缓冲层上形成应力覆盖层，且该应力覆盖层的伸张应力值大于该应力缓冲层的伸张应力值。

2.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中在形成该应力覆盖层的步骤后另包含有：

移除该第二有源区域中的该应力缓冲层与该第二有源区域中的该应力覆盖层；以及

对该应力覆盖层进行活化工艺。

3.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该第一与该第二有源区域分别形成N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管。

4.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力缓冲层的厚度介于10至300埃之间。

5.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力缓冲层的伸张应力值小于1.52GPa。

6.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层包含有氮化硅层。

7.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层具有复合层结构。

8.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层的伸张应力值由上至下渐减。

9.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力缓冲层与该应力覆盖层的厚度比小于1∶2。

10. 如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力缓冲层包含有氧化硅层。

11.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力缓冲层包含有氮化硅层。

12.如权利要求11所述的制作金属氧化物半导体晶体管的方法，其中在形成该应力缓冲层的步骤前另包含有：

在该半导体基底上形成氧化硅层，并覆盖该栅极结构、该源极区域与该漏极区域上。

13.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层为接触洞蚀刻停止层。

14.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中各该栅极结构包含有栅极与位于该栅极的侧壁上的间隙壁。

15.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中各该栅极结构包含有不具间隙壁的栅极。

16.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层与该应力缓冲层是在同一机台中所形成。

17.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层与该应力缓冲层是在不同机台中所形成。

18.一种制作金属氧化物半导体晶体管的方法，包含有：

提供半导体基底，且该半导体基底上具有栅极结构；

在该半导体基底上形成应力缓冲层，并覆盖该栅极结构；

在该应力缓冲层上形成应力覆盖层，且该应力覆盖层的伸张应力值大于该应力缓冲层的伸张应力值；

对该应力覆盖层进行活化工艺；

移除该应力缓冲层与该应力覆盖层；以及

进行自对准金属硅化物工艺。

19.如权利要求18所述的制作金属氧化物半导体晶体管的方法，其中该应力缓冲层的厚度介于10至300埃之间。

20.如权利要求18所述的制作金属氧化物半导体晶体管的方法，其中该应力缓冲层的伸张应力值小于1.52GPa。

21.如权利要求18所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层包含有氮化硅层。

22.如权利要求18所述的制作金属氧化物半导体晶体管的方法，其中该应力缓冲层与该应力覆盖层的厚度比小于1∶2。

23.如权利要求18所述的制作金属氧化物半导体晶体管的方法，其中该应力缓冲层包含有氧化硅层。

24.如权利要求18所述的制作金属氧化物半导体晶体管的方法，其中该应力缓冲层包含有氮化硅层。

25.如权利要求24所述的制作金属氧化物半导体晶体管的方法，其中在形成该应力缓冲层的步骤前另包含有：

在该半导体基底上形成氧化硅层，并覆盖该栅极结构、该源极区域与该漏极区域上。

26.如权利要求18所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层为多晶硅应力层。

27.一种金属氧化物半导体晶体管，包含有：

半导体基底；

栅极结构，位于该半导体基底上；

源极区域，位于该半导体基底内；

漏极区域，位于该半导体基底内；

沟道区域，位于该栅极结构下方的该半导体基底内，介于该源极区域与该漏极区域之间；

应力缓冲层，覆盖在该栅极结构、该源极区域与该漏极区域上；以及

应力覆盖层，覆盖在该应力缓冲层上，且该应力覆盖层的伸张应力值大于该应力缓冲层的伸张应力值。

28.如权利要求27所述的金属氧化物半导体晶体管，其中该金属氧化物半导体晶体管为N型金属氧化物半导体晶体管或P型金属氧化物半导体晶体管。

29.如权利要求27所述的金属氧化物半导体晶体管，其中该栅极结构包含有：

栅极介电层，位于该半导体基底上；

栅极，位于该栅极介电层上；以及

间隙壁，位于该栅极的侧壁上。

30.如权利要求27所述的金属氧化物半导体晶体管，其中该栅极结构包含有：

栅极介电层，位于该半导体基底上；以及

不具间隙壁的栅极，位于该栅极介电层上。

31.如权利要求27所述的金属氧化物半导体晶体管，其中该应力缓冲层的厚度介于10至300埃之间。

32.如权利要求27所述的金属氧化物半导体晶体管，其中该应力缓冲层的伸张应力值小于1.52GPa。

33.如权利要求27所述的金属氧化物半导体晶体管，其中该应力覆盖层包含有氮化硅层。

34.如权利要求27所述的金属氧化物半导体晶体管，其中该应力覆盖层具有复合层结构。

35.如权利要求27所述的金属氧化物半导体晶体管，其中该应力覆盖层的伸张应力值由上至下渐减。

36.如权利要求27所述的金属氧化物半导体晶体管，其中该应力缓冲层与该应力覆盖层的厚度比小于1∶2。

37.如权利要求27所述的金属氧化物半导体晶体管，其中该应力缓冲层包含有氧化硅层。

38.如权利要求27所述的金属氧化物半导体晶体管，其中该应力缓冲层包含有氮化硅层。

39.如权利要求38所述的金属氧化物半导体晶体管，另包含有：

氧化硅层，位于该应力缓冲层下方，并覆盖该栅极结构、该源极区域与该漏极区域上。

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