JP2013069861A - 半導体装置 - Google Patents

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Abstract

【課題】横型ＤＭＯＳの素子面積の増大を抑制し高耐圧化をはかる。
【解決手段】第１の半導体素子100Ａは、第１半導体層１２Ａと、第２半導体層１４Ａと、第２半導体層に隣接する第３半導体層１６Ａと、第１絶縁層２０Ａと、第２半導体層の表面に選択的に設けられた第１ベース領域３０Ａと、第１ベース領域の表面に選択的に設けられた第１ソース領域３２Ａと、第１絶縁層の内部に設けられた第１ゲート電極４０Ａと、第１ベース領域の下に設けられ、第１半導体層の表面から第１ベース領域の側に延在する第１ドリフト層１８Ａと、第１ソース領域３２Ａに対向し、第１絶縁層２０Ａを挟んで第３半導体層１６Ａの表面に設けられた第１ドレイン領域３４Ａを有す。第１ドリフト層１８Ａの不純物元素の濃度は、第１半導体層１２Ａの不純物元素の濃度よりも低い。第１ドリフト層の不純物元素の濃度は、第２半導体層１４Ａの不純物元素の濃度よりも高い。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
パワーＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタのひとつとして、横型のＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）電界効果トランジスタがある。ＤＭＯＳ電界効果トランジスタでは、一般的に、ドリフト領域の長さ（ドリフト長）を延ばすことで、素子の耐圧を向上させる方策が採られる。
しかし、素子の耐圧を向上させるために、上記のごとく、ドリフト長を長くする方策を採ると、横型のＤＭＯＳ電界効果トランジスタにおいては、素子面積が増加するという問題があった。
特開２００８−１８２１０６号公報
本発明が解決しようとする課題は、高耐圧の半導体素子を備えても素子面積の増大を抑制することのできる半導体装置を提供することである。
実施形態の半導体装置は、半導体基板と、前記半導体基板の上に設けられた第１の半導体素子と、を備える。
前記第１の半導体素子は、前記半導体基板の上に設けられた第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第１導電形の第２半導体層と、前記第１半導体層の上に設けられ、前記第２半導体層に隣接する第１導電形の第３半導体層と、前記第２半導体層の表面および前記第３半導体層の表面から、それぞれの内部にかけて設けられた第１絶縁層と、前記第２半導体層の表面に選択的に設けられた第２導電形の第１ベース領域と、前記第１ベース領域の表面に選択的に設けられた第１導電形の第１ソース領域と、前記第１絶縁層の表面から内部にかけて設けられ、前記第１ベース領域に前記第１絶縁層を介して隣接する第１ゲート電極と、前記第１ベース領域の下の前記第２半導体層内に設けられ、前記第１半導体層の表面から前記第１ベース領域の側に延在する第１導電形の第１ドリフト層と、前記第１ソース領域に対向し、前記第１絶縁層を挟んで前記第３半導体層の表面に設けられた第１導電形の第１ドレイン領域と、前記第１ソース電極に電気的に接続された第１ソース電極と、前記第１ドレイン領域に電気的に接続された第１ドレイン電極と、を有する。
前記第１ドリフト層に含まれる第１導電形の不純物元素の濃度は、前記第１半導体層に含まれる第１導電形の不純物元素の濃度よりも低い。前記第１ドリフト層に含まれる第１導電形の不純物元素の濃度は、前記第２半導体層に含まれる第１導電形の不純物元素の濃度よりも高い。
実施形態に係る半導体装置の平面模式図である。 実施形態に係る半導体装置の断面模式図である。 実施形態に係る半導体装置の作用を説明するための断面模式図である。 ドリフト層の厚さおよびドリフト層内の不純物濃度と、耐圧と、の関係を説明する図である。 参考例に係る半導体装置の作用を説明するための断面模式図である。 実施形態の変形例に係る半導体装置の断面模式図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
図１は、実施形態に係る半導体装置の平面模式図である。
図２は、実施形態に係る半導体装置の断面模式図である。
図２（ａ）には、図１のＡ−Ｂ線に沿った位置での断面が示され、図２（ｂ）には、図１のＣ−Ｄ線に沿った位置での断面が示されている。
図１に示すように、半導体装置１は、半導体素子（第１の半導体素子）１００Ａと、半導体素子（第２の半導体素子）１００Ｂと、を備える。半導体素子１００Ａおよび半導体素子１００Ｂのそれぞれは、セル単位（矩形状の破線で囲まれた部分）で構成されている。半導体装置１において、半導体素子１００Ａは、図の縦横に周期的に配列され、半導体素子１００Ｂは、図の縦横に周期的に配列されている。半導体素子１００Ａと半導体素子１００Ｂとは、それぞれ耐圧が異なる。すなわち、半導体装置１は、耐圧が異なる２種の半導体素子を備えている。
例えば、半導体素子１００Ｂの耐圧は、半導体素子１００Ａの耐圧よりも高い。半導体素子１００Ａが配置された領域を低耐圧素子領域１００Ｌ、半導体素子１００Ｂが配置された領域を高耐圧素子領域１００Ｈとする。
まず、半導体素子１００Ａの断面構造について説明する。
図２（ａ）に示す半導体素子１００Ａは、横型のＤＭＯＳ電界効果トランジスタであり、トレンチゲート構造を有する。
半導体素子１００Ａにおいては、ｐ形の半導体基板１０の上に、ｎ＋形の第１半導体層１２Ａが設けられている。第１半導体層１２Ａの上には、ｎ−形の第２半導体層１４Ａが設けられている。第１半導体層１２Ａの上には、第２半導体層１４Ａに隣接するｎ＋形の第３半導体層１６Ａが設けられている。第２半導体層１４Ａの表面および第３半導体層１６Ａの表面から、それぞれの内部にかけて第１絶縁層２０Ａが設けられている。
また、半導体素子１００Ａにおいては、第２半導体層１４Ａの表面に、ｐ形の第１ベース領域３０Ａが選択的に設けられている。第１ベース領域３０Ａの表面には、ｎ＋形の第１ソース領域３２Ａが選択的に設けられている。第１絶縁層２０Ａの表面から内部にかけては、第１ゲート電極４０Ａが設けられている。第１ゲート電極４０Ａは、第１ベース領域３０Ａに第１絶縁層２０Ａを介して隣接している。
第１ゲート電極４０Ａと第１ベース領域３０Ａとに挟まれた第１絶縁層２０Ａは、ゲート絶縁膜として機能する。第１ゲート電極４０Ａと第２半導体層１４Ａとによって挟まれた第１絶縁層２０Ａの厚さおよび第１ゲート電極４０Ａと第３半導体層１６Ａとによって挟まれた第１絶縁層２０Ａの厚さは、第１ゲート電極４０Ａと第１ベース領域３０Ａとによって挟まれた第１絶縁層２０Ａの厚さよりも厚い。これにより、第１ゲート電極４０Ａと、後述する第１ドレイン領域３４Ａと、の間に強い電界が印加されても、第１絶縁層２０Ａの存在によって半導体素子１００Ａは高い耐性を有する。
また、半導体素子１００Ａにおいては、第１ベース領域３０Ａの下の第２半導体層１４ａ内に、ｎ形の第１ドリフト層１８Ａが設けられている。第１ドリフト層１８Ａは、第１半導体層１２Ａの表面から第１ベース領域３０Ａの側に延在している。第３半導体層１６Ａの表面には、ｎ＋形の第１ドレイン領域３４Ａが設けられている。第１ドレイン領域３４Ａは、第１絶縁層２０Ａを挟んで第１ソース領域３２Ａに対向している。また、第１ベース領域３０Ａの表面には、第１ソース領域３２Ａに隣接するように、第１バックゲート領域３６Ａが設けられている。バックゲート領域３６Ａは、キャリア抜き領域として機能する。
第１バックゲート領域３６Ａの上、第１ソース領域３２Ａの上、第１絶縁層２０Ａの上、第１ゲート電極４０Ａの上、および第１ドレイン領域３４Ａの上には、第１層間絶縁膜５０Ａが設けられている。
また、半導体素子１００Ａにおいては、第１ソース領域３２Ａおよび第１バックゲート領域３６Ａには、第１ソースコンタクト５１Ａを介して、第１ソース電極５２Ａが電気的に接続されている。第１ドレイン領域３４Ａには、第１ドレインコンタクト５３Ａを介して第１ドレイン電極５４Ａが電気的に接続されている。
第１ドリフト層１８Ａに含まれるｎ形の不純物元素の濃度は、第１半導体層１２Ａに含まれるｎ形の不純物元素の濃度よりも低い。第１ドリフト層１８Ａに含まれるｎ形の不純物元素の濃度は、第２半導体層１４Ａに含まれるｎ形の不純物元素の濃度よりも高い。
例えば、図２（ａ）の右側には、ライン９０Ａに沿った位置におけるｎ形の不純物元素濃度プロファイルが示されている。不純物元素濃度プロファイルの縦軸は深さであり、横軸は不純物濃度である。
例えば、第２半導体層１４Ａの不純物元素の濃度は、深さ方向（Ｚ軸方向）でほぼ一定になっている。第１ドリフト層１８Ａにおいては、第１半導体層１２Ａに向かうほど、一旦は不純物元素の濃度が高くなる。さらに、第１半導体層１２Ａ側に向かうと、不純物元素の濃度が逆に低くなる。すなわち、第１ドリフト層１８Ａの不純物元素濃度プロファイルは、ピークＰを有する。第１半導体層１２Ａの不純物元素の濃度は、第２半導体層１４Ａおよび第１ドリフト層１８Ａの不純物元素の濃度よりも高くなっている。
すなわち、第１ドリフト層１８Ａに含まれるｎ形の不純物元素濃度プロファイルのピーク値は、第１半導体層１２Ａに含まれるｎ形の不純物元素の濃度よりも低い。第１ドリフト層１８Ａに含まれるｎ形の不純物元素濃度プロファイルのピーク値は、第２半導体層１４Ａに含まれるｎ形の不純物元素の濃度よりも高い。
第１ドリフト層１８Ａの不純物元素濃度プロファイルのピークＰは、１つである必要はない。ピークＰは、複数あってもよい。この場合においても、複数のピークＰのいずれかのピーク値は、第１半導体層１２Ａに含まれるｎ形の不純物元素の濃度よりも低く、第２半導体層１４Ａに含まれるｎ形の不純物元素の濃度よりも高い。
半導体素子１００Ｂの断面構造について説明する。
図２（ｂ）に示す半導体素子１００Ｂは、横型のＤＭＯＳ電界効果トランジスタであり、トレンチゲート構造を有する。
半導体素子１００Ｂにおいては、半導体基板１０の上に、ｎ＋形の第４半導体層１２Ｂが設けられている。第４半導体層１２Ｂの上には、ｎ−形の第５半導体層１４Ｂが設けられている。第４半導体層１２Ｂの上には、第５半導体層１４Ｂに隣接するｎ＋形の第６半導体層１６Ｂが設けられている。第５半導体層１４Ｂの表面および第６半導体層１６Ｂの表面から、それぞれの内部にかけて第２絶縁層２０Ｂが設けられている。
また、半導体素子１００Ｂにおいては、第５半導体層１４Ｂの表面に、ｐ形の第２ベース領域３０Ｂが選択的に設けられている。第２ベース領域３０Ｂの表面には、ｎ＋形の第２ソース領域３２Ｂが選択的に設けられている。第２絶縁層２０Ｂの表面から内部にかけては、第２ゲート電極４０Ｂが設けられている。第２ゲート電極４０Ｂは、第２ベース領域３０Ｂに第２絶縁層２０Ｂを介して隣接している。
第２ゲート電極４０Ｂと第２ベース領域３０Ｂとに挟まれた第２絶縁層２０Ｂは、ゲート絶縁膜として機能する。第２ゲート電極４０Ｂと第５半導体層１４Ｂとによって挟まれた第２絶縁層２０Ｂの厚さおよび第２ゲート電極４０Ｂと第６半導体層１６Ｂとによって挟まれた第２絶縁層２０Ｂの厚さは、第２ゲート電極４０Ｂと第２ベース領域３０Ｂとによって挟まれた第２絶縁層２０Ｂの厚さよりも厚い。
また、半導体素子１００Ｂにおいては、第２ベース領域３０Ｂの下に、ｎ形の第２ドリフト層１８Ｂが設けられている。第２ドリフト層１８Ｂは、第４半導体層１２Ｂの表面から第２ベース領域３０Ｂの側に延在している。第６半導体層１６Ｂの表面には、ｎ＋形の第２ドレイン領域３４Ｂが設けられている。第２ドレイン領域３４Ｂは、第２絶縁層２０Ｂを挟んで第２ソース領域３２Ｂに対向している。また、第２ベース領域３０Ｂの表面には、第２ソース領域３２Ｂに隣接するように、第２バックゲート領域３６Ｂが設けられている。第２バックゲート領域３６Ｂは、キャリア抜き領域として機能する。
第２バックゲート領域３６Ｂの上、第２ソース領域３２Ｂの上、第２絶縁層２０Ｂの上、第２ゲート電極４０Ｂの上、および第２ドレイン領域３４Ｂの上には、第２層間絶縁膜５０Ｂが設けられている。
また、半導体素子１００Ｂにおいては、第２ソース領域３２Ｂおよび第２バックゲート領域３６Ｂには、第２ソースコンタクト５１Ｂを介して、第２ソース電極５２Ｂが電気的に接続されている。第２ドレイン領域３４Ｂには、第２ドレインコンタクト５３Ｂを介して第２ドレイン電極５４Ｂが電気的に接続されている。
第２ドリフト層１８Ｂに含まれるｎ形の不純物元素の濃度は、第４半導体層１２Ｂに含まれるｎ形の不純物元素の濃度よりも低い。第２ドリフト層１８Ｂに含まれるｎ形の不純物元素の濃度は、第５半導体層１４Ｂに含まれるｎ形の不純物元素の濃度よりも高い。
例えば、図２（ｂ）の右側には、ライン９０Ｂに沿った位置におけるｎ形の不純物元素濃度プロファイルが示されている。不純物元素濃度プロファイルの縦軸は深さであり、横軸は不純物濃度である。
例えば、第５半導体層１４Ｂの不純物元素の濃度は、深さ方向でほぼ一定になっている。第２ドリフト層１８Ｂにおいては、第４半導体層１２Ｂに向かうほど、一旦は不純物元素の濃度が高くなる。さらに、第４半導体層１２Ｂ側に向かうと、不純物元素の濃度が逆に低くなる。すなわち、第２ドリフト層１８Ｂの不純物元素濃度プロファイルは、ピークＰを有する。第４半導体層１２Ｂの不純物元素の濃度は、第５半導体層１４Ｂおよび第２ドリフト層１８Ｂの不純物元素の濃度よりも高くなっている。
すなわち、第２ドリフト層１８Ｂに含まれるｎ形の不純物元素濃度プロファイルのピーク値は、第４半導体層１２Ｂに含まれるｎ形の不純物元素の濃度よりも低い。第２ドリフト層１８Ｂに含まれるｎ形の不純物元素濃度プロファイルのピーク値は、第５半導体層１４Ｂに含まれるｎ形の不純物元素の濃度よりも高い。
第２ドリフト層１８Ｂの不純物元素濃度プロファイルのピークＰは、１つである必要はない。ピークＰは、複数あってもよい。この場合においても、複数のピークＰのいずれかのピーク値は、第４半導体層１２Ｂに含まれるｎ形の不純物元素の濃度よりも低く、第５半導体層１４Ｂに含まれるｎ形の不純物元素の濃度よりも高い。
半導体装置１においては、第１ドリフト層１８Ａの厚さと、第２ドリフト層１８Ｂの厚さとが異なっている。あるいは、第１ドリフト層１８Ａに含まれるｎ形の不純物元素の濃度と、第２ドリフト層１８Ｂに含まれるｎ形の不純物元素の濃度とが異なっている。また、半導体素子１００Ａから第１ドリフト層１８Ａを除いた構成と、半導体素子１００Ｂから第２ドリフト層１８Ｂを除いた構成と、は同じである。
また、半導体装置１においては、半導体素子１００Ａの素子サイズと、半導体素子１００Ｂの素子サイズと、は同じである。例えば、第１ベース領域３０Ａから第３半導体層１６Ａまでの距離と、第２ベース領域３０Ｂから第６半導体層１６Ｂまでの距離と、は同じである。
第１ドリフト層１８Ａと第２ドリフト層１８Ｂとは、例えば、イオン注入によって形成される。第１ドリフト層１８Ａと第２ドリフト層１８Ｂとのそれぞれのイオン注入条件（加速度、ドーズ量等）を変えることにより、それぞれの厚さ、不純物濃度を変えることができる。
第１絶縁層２０Ａを除いた半導体素子１００Ａの主成分は、例えば、ケイ素（Ｓｉ）である。第１絶縁層２０Ａの材質は、例えば、酸化ケイ素（ＳｉＯ２）である。第２絶縁層２０Ｂを除いた半導体素子１００Ｂの主成分は、例えば、ケイ素（Ｓｉ）である。第２絶縁層２０Ｂの材質は、例えば、酸化ケイ素（ＳｉＯ２）である。
実施形態では、ｎ＋形、ｎ−形、ｎ形をまとめて、第１導電形とし、ｐ＋形、ｐ形をまとめて、第２導電形として表記する場合がある。「ｎ＋形」は、「ｎ形」よりもｎ形不純物の濃度が高いことを意味し、「ｎ−形」は、「ｎ形」よりもｎ形不純物の濃度が低いことを意味する。また、「ｐ＋形」は、「ｐ形」よりもｐ形不純物の濃度が高いことを意味する。第１導電形の不純物元素としては、リン（Ｐ）、ヒ素（Ａｓ）等が挙げられる。第２導電形の不純物元素としては、ホウ素（Ｂ）等が挙げられる。不純物濃度が高くなるほど、一般的に半導体層の比抵抗は低くなる。
また、第１半導体層１２Ａおよび第４半導体層１２Ｂは、ｎ＋形埋め込み層と呼称してもよい。第２半導体層１４Ａおよび第５半導体層１４Ｂは、エピタキシャル層と呼称してもよい。第３半導体層１６Ａおよび第６半導体層１６Ｂは、ドレインディープｎ＋層と呼称してもよい。第１ベース領域３０Ａおよび第２ベース領域３０Ｂは、チャネル拡散層と呼称してもよい。第２半導体層１４Ａおよび第５半導体層１４Ｂの厚さは、例えば、５μｍである。第１絶縁層２０Ａおよび第２絶縁層２０Ｂの厚さは、例えば、１．２μｍである。
このように、半導体装置１は、同じ半導体基板１０の上に、半導体素子１００Ａと、半導体素子１００Ｂと、を備える。
次に、半導体装置１の作用について説明する。
図３は、実施形態に係る半導体装置の作用を説明するための断面模式図である。
図３（ａ）には、半導体素子１００Ａが示され、図３（ｂ）には、半導体素子１００Ｂが示されている。
例えば、半導体素子１００Ａにおいて、第１ソース領域３２Ａと第１ゲート電極４０Ａの電位差を閾値より低い電圧にし、第１ソース領域３２Ａに対し、第１ドレイン領域３４Ａに正の電圧（逆バイアス電圧）を印加する。すると、第２半導体層１４Ａと第１ベース領域３０Ａとの接合部分（ｐｎ接合界面）から第２半導体層１４Ａ側および第１ベース領域３０Ａ側に空乏層が延びる。図中では、空乏層が延びる様子を矢印ｄで表している。この場合、第２半導体層１４Ａと第１ベース領域３０Ａとからキャリアが払われて、半導体素子１００Ａはオフ状態になる。オフ状態では、第１ソース領域３２Ａと第１ドレイン領域３４Ａとの間には電流が流れない。
一方、第１ソース領域３２Ａに対し、第１ドレイン領域３４Ａに正の電圧を印加し、第１ソース領域３２Ａと第１ゲート電極４０Ａの電位差を閾値より高い電圧にすると、第１絶縁層２０Ａに接近している第１ベース領域３０Ａに反転層が形成されて、第１ベース領域３０Ａにチャネルが形成される。この場合、半導体素子１００Ａはオン状態になる。ここで、電流はなるべく抵抗率の低い半導体層内を流れようとする。すなわち、電流は、第１ソース領域３２Ａ／チャネル領域／第２半導体層１４Ａ／第１ドリフト層１８Ａ／第１半導体層１２Ａ／第３半導体層１６Ａ／第１ドレイン領域３４Ａという経路を経る。つまり、第１ソース領域３２Ａと第１ドレイン領域３４Ａとの間に電流が流れる。
例えば、図中には、電子電流の流れが破線矢印ｅで示されている。電子電流は、第１ソース領域３２Ａから下方に向かい、第１半導体層１２Ａに達する。続いて、電子電流は、第１半導体層１２Ａ内において、第１半導体層１２Ａの主面に対して略平行に進む。その後、電子電流は、第１半導体層１２Ａから上方に向かい、第１ドレイン領域３４Ａに到達する。半導体素子１００Ｂも半導体素子１００Ａと同様の作用をする。
但し、第２ドリフト層１８Ｂの不純物濃度と、第１ドリフト層１８Ａの不純物濃度と、が同じであると仮定したとき、オフ時においては、第２ドリフト層１８Ｂの厚さが第１ドリフト層１８Ａの厚さよりも薄い分、半導体素子１００Ｂの方が半導体素子１００Ａよりも空乏層ｄが延び易くなる。また、第２ドリフト層１８Ｂの厚さが第１ドリフト層１８Ａの厚さよりも薄い分、半導体素子１００Ｂの方が半導体素子１００Ａよりもオン抵抗が高くなる。すなわち、半導体素子１００Ｂの方が半導体素子１００Ａよりも耐圧が高くなり、オン抵抗が高くなる。実施形態に係る半導体素子では、ドリフト層の厚さのみを変えることによって耐圧とオン抵抗とを調整することができる。
換言すれば、半導体装置１においては、同じ素子サイズであり、耐圧とオン抵抗が異なる半導体素子（半導体素子１００Ａと半導体素子１００Ｂ）を同じ半導体基板１０の上に混載することができる。すなわち、低耐圧の半導体素子１００Ａとともに高耐圧の半導体素子１００Ｂを同じ半導体基板１０の上に混載しても、半導体装置１のサイズの増大を抑制できる。
図４は、ドリフト層の厚さおよびドリフト層内の不純物濃度と、耐圧と、の関係を説明する図である。
図４（ａ）には、ドリフト層内の不純物濃度が同じであると仮定したとき、ドリフト層の厚さと耐圧との関係が示されている。上述したように、ドリフト層の厚さが厚くなるに従い、耐圧が下がる傾向にある。
また、図４（ｂ）には、ドリフト層の厚さが同じであると仮定したとき、ドリフト層内の不純物濃度と耐圧との関係が示されている。ドリフト層の厚さが同じであっても、ドリフト層内に含まれる不純物濃度を変えることにより、半導体素子の耐圧を変えることができる。
例えば、第１ドリフト層１８Ａの厚さと、第２ドリフト層１８Ｂの厚さと、を同じ厚さにして、第２ドリフト層１８Ｂ内に含まれる不純物濃度を第１ドリフト層１８Ａ内に含まれる不純物濃度より低くする。これにより、半導体素子１００Ｂ内では、半導体素子１００Ａ内に比べてアバランシェ降伏によるブレークダウンが起こり難くなる。その結果、半導体素子１００Ｂの耐圧は、半導体素子１００Ａの耐圧に比べて高くなる。
なお、耐圧とオン抵抗とは相反するので、半導体素子の耐圧が増加すれば、半導体素子のオン抵抗は高くなる。
また、第１ドリフト層１８Ａおよび第２ドリフト層１８Ｂは、それぞれ個別のフォトリソグラフィプロセスとイオン注入とによって形成される。
これに対し、図５は、参考例に係る半導体装置の作用を説明するための断面模式図である。
図５（ａ）に示すように、参考例に係る半導体素子５００においては、半導体基板１０の上に、ｎ＋形の半導体層１２０が設けられている。半導体層１２０の上には、ｎ−形の半導体層１４０が設けられている。半導体層１４０の表面から内部にかけては、ドリフト層１８０が設けられている。ドリフト層１８０の表面から内部にかけては、絶縁層２００が設けられている。
また、半導体素子５００においては、半導体層１４０の表面に、ｐ形のベース領域３００が選択的に設けられている。ベース領域３００の表面には、ｎ＋形のソース領域３２０が選択的に設けられている。絶縁層２００の表面から内部にかけては、ゲート電極４００が設けられている。ゲート電極４００は、ベース領域３００に絶縁層２００を介して隣接している。ゲート電極４００とベース領域３００とに挟まれた絶縁層２００は、ゲート絶縁膜として機能する。
また、半導体素子５００においては、半導体層１４０の表面には、ｎ＋形のドレイン領域３４０が設けられている。ドレイン領域３４０は、絶縁層２００を挟んでソース領域３２０に対向している。また、ベース領域３００の表面には、ソース領域３２０に隣接するように、バックゲート領域３６０が設けられている。
半導体素子５００においては、ドリフト層１８０が半導体層１２０の表面からベース領域３００側に延在されていない。ドリフト層１８０は、絶縁層２００の底面と側面を覆うように形成されている。
半導体素子５００において、ソース領域３２０とゲート電極４００の電位差を閾値より低い電圧にし、ソース領域３２０に対し、ドレイン領域３４０に正の電圧を印加する。すると、ドリフト層１８０とベース領域３００との接合部分（ｐｎ接合界面）からドリフト層１８０側およびベース領域３００側に空乏層が延びる。また、半導体層１４０とベース領域３００との接合部分（ｐｎ接合界面）から半導体層１４０側およびベース領域３００側に空乏層が延びる。この場合、ドリフト層１８０とベース領域３００とからキャリアが払われて、半導体素子５００はオフ状態になる。すなわち、ソース領域３２０とドレイン領域３４０との間には電流が流れない。
一方、ソース領域３２０に対し、ドレイン領域３４０に正の電圧を印加し、ソース領域３２０とゲート電極４００の電位差を閾値より高い電圧すると、絶縁層２００に接近しているベース領域３００に反転層が形成されて、ベース領域３００にチャネルが形成される。この場合、半導体素子５００はオン状態になる。ここで、電流はなるべく抵抗率の低い半導体層内を流れようとする。すなわち、電流は、ソース領域３２０／チャネル領域／ドリフト層１８０／ドレイン領域３４０という経路を経る。つまり、ソース領域３２０とドレイン領域３４０との間に電流が流れる。
例えば、図中には、電子電流の流れが矢印ｅで示されている。電子電流は、ソース領域３２Ａから下方に向かい、ドリフト層１８０に達する。続いて、電子電流は、ドリフト層１８０内を進み、その後、ドリフト層１８０から上方に向かい、ドレイン領域３４０に到達する。
しかし、半導体素子５００では、上述した第１ドリフト層１８Ａ（または、第２ドリフト層１８Ｂ）が設けられていない。従って、半導体素子５００の耐圧を増加させるには、図５（ｂ）に示すように、ドリフト層１８０の長さ（ドリフト長）を長くしなければならない。すなわち、参考例では、低耐圧の半導体素子とともに高耐圧の半導体素子を同じ半導体基板１０の上に混載すると、半導体装置のサイズが増大するという不具合が生じる。
図６は、実施形態の変形例に係る半導体装置の断面模式図である。
半導体素子１００Ａについては、第１ドリフト層１８Ａを第１絶縁層２０Ａの一部に接触させてもよい。このような形態であれば、さらに耐圧が低く、オン抵抗が低い半導体素子を半導体基板１０の上に設けることができる。
なお、実施形態では、トレンチ型のゲート電極を例示したが、トレンチ型のゲート電極に代えて、プレーナ型のゲート電極としてもよい。ゲート電極をプレーナ型としても、オン時には、電子電流が第１ソース領域３２Ａ／チャネル領域／第２半導体層１４Ａ／第１ドリフト層１８Ａ／第１半導体層１２Ａ／第３半導体層１６Ａ／第１ドレイン領域３４Ａという経路を経て流れる。このような形態も実施形態に含まれる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：半導体装置、１０：半導体基板、１２Ａ：第１半導体層、１２Ｂ：第４半導体層、１４Ａ：第２半導体層、１４Ｂ：第５半導体層、１６Ａ：第３半導体層、１６Ｂ：第６半導体層、１８Ａ：第１ドリフト層、１８Ｂ：第２ドリフト層、２０Ａ：第１絶縁層、２０Ｂ：第２絶縁層、３０Ａ：第１ベース領域、３０Ｂ：第２ベース領域、３２Ａ：第１ソース領域、３２Ｂ：第２ソース領域、３４Ａ：第１ドレイン領域、３４Ｂ：第２ドレイン領域、３６Ａ：第１バックゲート領域、３６Ｂ：第２バックゲート領域、４０Ａ：第１ゲート電極、４０Ｂ：第２ゲート電極、５０Ａ：第１層間絶縁膜、５０Ｂ：第２層間絶縁膜、５１Ａ：第１ソースコンタクト、５１Ｂ：第２ソースコンタクト、５２Ａ：第１ソース電極、５２Ｂ：第２ソース電極、５３Ａ：第１ドレインコンタクト、５３Ｂ：第２ドレインコンタクト、５４Ａ：第１ドレイン電極、５４Ｂ：第２ドレイン電極、９０Ａ、９０Ｂ ライン

Claims (10)

  1. 半導体基板と、前記半導体基板の上にそれぞれ設けられた第１及び第２の半導体素子と、を備えた半導体装置であって、
    前記第１の半導体素子は、
    前記半導体基板の上に設けられた第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられた第１導電形の第２半導体層と、
    前記第１半導体層の上に設けられ、前記第２半導体層に隣接する第１導電形の第３半導体層と、
    前記第２半導体層の表面および前記第３半導体層の表面から、それぞれの内部にかけて設けられた第１絶縁層と、
    前記第２半導体層の表面に選択的に設けられた第２導電形の第１ベース領域と、
    前記第１ベース領域の表面に選択的に設けられた第１導電形の第１ソース領域と、
    前記第１絶縁層の表面から内部にかけて設けられ、前記第１ベース領域に前記第１絶縁層を介して隣接する第１ゲート電極と、
    前記第１ベース領域の下の前記第２半導体層内に設けられ、前記第１半導体層の表面から前記第１ベース領域の側に延在する第１導電形の第１ドリフト層と、
    前記第１ソース領域に対向し、前記第１絶縁層を挟んで前記第３半導体層の表面に設けられた第１導電形の第１ドレイン領域と、
    前記第１ソース電極に電気的に接続された第１ソース電極と、
    前記第１ドレイン領域に電気的に接続された第１ドレイン電極と、
    を有し、
    前記第２の半導体素子は、
    前記半導体基板の上に設けられた第１導電形の第４半導体層と、
    前記第４半導体層の上に設けられた第１導電形の第５半導体層と、
    前記第４半導体層の上に設けられ、前記第５半導体層に隣接する第１導電形の第６半導体層と、
    前記第５半導体層の表面および前記第６半導体層の表面から、それぞれの内部にかけて設けられた第２絶縁層と、
    前記第５半導体層の表面に選択的に設けられた第２導電形の第２ベース領域と、
    前記第２ベース領域の表面に選択的に設けられた第１導電形の第２ソース領域と、
    前記第２絶縁層の表面から内部にかけて設けられ、前記第２ベース領域に前記第２絶縁層を介して隣接する第２ゲート電極と、
    前記第２ベース領域の下の前記第５半導体層内に設けられ、前記第４半導体層の表面から前記第２ベース領域の側に延在する第１導電形の第２ドリフト層と、
    前記第２ソース領域に対向し、前記第２絶縁層を挟んで前記第６半導体層の表面に設けられた第１導電形の第２ドレイン領域と、
    前記第２ソース電極に電気的に接続された第２ソース電極と、
    前記第２ドレイン領域に電気的に接続された第２ドレイン電極と、
    を有し、
    前記第１ドリフト層に含まれる第１導電形の不純物元素の濃度は、前記第１半導体層に含まれる第１導電形の不純物元素の濃度よりも低く、
    前記第１ドリフト層に含まれる第１導電形の不純物元素の濃度は、前記第２半導体層に含まれる第１導電形の不純物元素の濃度よりも高く、
    前記第２ドリフト層に含まれる第１導電形の不純物元素の濃度は、前記第４半導体層に含まれる第１導電形の不純物元素の濃度よりも低く、
    前記第２ドリフト層に含まれる第１導電形の不純物元素の濃度は、前記第６半導体層に含まれる第１導電形の不純物元素の濃度よりも高く、
    前記第１ドリフト層の厚さと、前記第２ドリフト層の厚さと、は、異なる半導体装置。
  2. 半導体基板と、前記半導体基板の上に設けられた第１の半導体素子と、を備えた半導体装置であって、
    前記第１の半導体素子は、
    前記半導体基板の上に設けられた第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられた第１導電形の第２半導体層と、
    前記第１半導体層の上に設けられ、前記第２半導体層に隣接する第１導電形の第３半導体層と、
    前記第２半導体層の表面および前記第３半導体層の表面から、それぞれの内部にかけて設けられた第１絶縁層と、
    前記第２半導体層の表面に選択的に設けられた第２導電形の第１ベース領域と、
    前記第１ベース領域の表面に選択的に設けられた第１導電形の第１ソース領域と、
    前記第１絶縁層の表面から内部にかけて設けられ、前記第１ベース領域に前記第１絶縁層を介して隣接する第１ゲート電極と、
    前記第１ベース領域の下の前記第２半導体層内に設けられ、前記第１半導体層の表面から前記第１ベース領域の側に延在する第１導電形の第１ドリフト層と、
    前記第１ソース領域に対向し、前記第１絶縁層を挟んで前記第３半導体層の表面に設けられた第１導電形の第１ドレイン領域と、
    前記第１ソース電極に電気的に接続された第１ソース電極と、
    前記第１ドレイン領域に電気的に接続された第１ドレイン電極と、
    を有し、
    前記第１ドリフト層に含まれる第１導電形の不純物元素の濃度は、前記第１半導体層に含まれる第１導電形の不純物元素の濃度よりも低く、
    前記第１ドリフト層に含まれる第１導電形の不純物元素の濃度は、前記第２半導体層に含まれる第１導電形の不純物元素の濃度よりも高い半導体装置。
  3. 前記半導体基板の上に設けられた第２の半導体素子をさらに備え、
    前記第２の半導体素子は、
    前記半導体基板の上に設けられた第１導電形の第４半導体層と、
    前記第４半導体層の上に設けられた第１導電形の第５半導体層と、
    前記第４半導体層の上に設けられ、前記第５半導体層に隣接する第１導電形の第６半導体層と、
    前記第５半導体層の表面および前記第６半導体層の表面から、それぞれの内部にかけて設けられた第２絶縁層と、
    前記第５半導体層の表面に選択的に設けられた第２導電形の第２ベース領域と、
    前記第２ベース領域の表面に選択的に設けられた第１導電形の第２ソース領域と、
    前記第２絶縁層の表面から内部にかけて設けられ、前記第２ベース領域に前記第２絶縁層を介して隣接する第２ゲート電極と、
    前記第２ベース領域の下の第５半導体層内に設けられ、前記第４半導体層の表面から前記第２ベース領域の側に延在する第１導電形の第２ドリフト層と、
    前記第２ソース領域に対向し、前記第２絶縁層を挟んで前記第６半導体層の表面に設けられた第１導電形の第２ドレイン領域と、
    前記第２ソース電極に電気的に接続された第２ソース電極と、
    前記第２ドレイン領域に電気的に接続された第２ドレイン電極と、
    を有し、
    前記第２ドリフト層に含まれる第１導電形の不純物元素の濃度は、前記第４半導体層に含まれる第１導電形の不純物元素の濃度よりも低く、
    前記第２ドリフト層に含まれる第１導電形の不純物元素の濃度は、前記第６半導体層に含まれる第１導電形の不純物元素の濃度よりも高い請求項２に記載の半導体装置。
  4. 前記第１ドリフト層の厚さと、前記第２ドリフト層の厚さと、は、異なる請求項３記載の半導体装置。
  5. 前記第１ドリフト層に含まれる第１導電形の不純物元素の濃度と、前記第２ドリフト層に含まれる第１導電形の不純物元素の濃度と、は、異なる請求項３記載の半導体装置。
  6. 前記第１ドリフト層に含まれる第１導電形の不純物元素濃度プロファイルのピーク値は、前記第１半導体層に含まれる第１導電形の不純物元素の濃度よりも低く、
    前記第１ドリフト層に含まれる第１導電形の不純物元素濃度プロファイルのピーク値は、前記第２半導体層に含まれる第１導電形の不純物元素の濃度よりも高い請求項２〜５のいずれか１つに記載の半導体装置。
  7. 前記第１ゲート電極と前記第２半導体層とによって挟まれた前記第１絶縁層の厚さおよび前記第１ゲート電極と前記第３半導体層とによって挟まれた前記第１絶縁層の厚さは、前記第１ゲート電極と前記第１ベース領域とによって挟まれた前記第１絶縁層の厚さよりも厚い請求項２〜６のいずれか１つに記載の半導体装置。
  8. 前記第１ドリフト層は、前記第１絶縁層に接していないか、もしくは、前記第１絶縁層の一部に接している請求項２〜７のいずれか１つに記載の半導体装置。
  9. 前記第１の半導体素子から前記第１ドリフト層を除いた構成と、前記第２の半導体素子から前記第２ドリフト層を除いた構成と、は、同じである請求項３〜８のいずれか１つに記載の半導体装置。
  10. 前記第１ベース領域から前記第３半導体層までの距離と、前記第２ベース領域から前記第６半導体層までの距離と、は、同じである請求項３〜９のいずれか１つに記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5134448A (en) * 1990-01-29 1992-07-28 Motorola, Inc. MOSFET with substrate source contact
JP2003303959A (ja) 2002-04-09 2003-10-24 Sanyo Electric Co Ltd 縦型ｍｏｓ半導体装置およびその製造方法
JP4423460B2 (ja) 2003-04-16 2010-03-03 富士電機システムズ株式会社 半導体装置の製造方法
US7087959B2 (en) 2004-08-18 2006-08-08 Agere Systems Inc. Metal-oxide-semiconductor device having an enhanced shielding structure
JP2008182106A (ja) 2007-01-25 2008-08-07 Denso Corp 半導体装置
KR100953333B1 (ko) 2007-11-05 2010-04-20 주식회사 동부하이텍 수직형과 수평형 게이트를 갖는 반도체 소자 및 제조 방법
KR20090072013A (ko) 2007-12-28 2009-07-02 주식회사 동부하이텍 수평형 디모스 트랜지스터
JP2009239111A (ja) * 2008-03-27 2009-10-15 Sanyo Electric Co Ltd 半導体装置
JP5385679B2 (ja) 2008-05-16 2014-01-08 旭化成エレクトロニクス株式会社 横方向半導体デバイスおよびその製造方法
KR101009399B1 (ko) * 2008-10-01 2011-01-19 주식회사 동부하이텍 Ｌｄｍｏｓ 트랜지스터 및 그 제조방법

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