TWI668832B - 高電壓靜電放電保護裝置、電路及其製作方法 - Google Patents

高電壓靜電放電保護裝置、電路及其製作方法 Download PDF

Info

Publication number
TWI668832B
TWI668832B TW106124096A TW106124096A TWI668832B TW I668832 B TWI668832 B TW I668832B TW 106124096 A TW106124096 A TW 106124096A TW 106124096 A TW106124096 A TW 106124096A TW I668832 B TWI668832 B TW I668832B
Authority
TW
Taiwan
Prior art keywords
highly doped
doped region
well
transistor
region
Prior art date
Application number
TW106124096A
Other languages
English (en)
Other versions
TW201843802A (zh
Inventor
洪慈憶
陳信良
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW201843802A publication Critical patent/TW201843802A/zh
Application granted granted Critical
Publication of TWI668832B publication Critical patent/TWI668832B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)

Abstract

一種用於高電壓靜電放電（ESD）保護的方法、電路、裝置及系統。示例性靜電放電保護裝置包括：第一摻雜劑類型的基礎井，位於基底上；第一摻雜劑類型的第一井，位於基礎井中；第二摻雜劑類型的第二井，位於基礎井中；第一摻雜劑類型的第一高摻雜區及第二摻雜劑類型的第二高摻雜區，位於第一井中；第二摻雜劑類型的第三高摻雜區，位於第二井中；以及第一摻雜劑類型的第四高摻雜區，位於第三高摻雜區中。第一高摻雜區與第二高摻雜區耦合至第一電壓端子，且第三高摻雜區及第四高摻雜區耦合至第二電壓端子。

Description

高電壓靜電放電保護裝置、電路及其製作方法
本發明的技術是關於一種靜電放電保護裝置、電路及其製作方法。
靜電放電（Electrostatic Discharge，ESD）是因靜電荷的積聚而在兩個物體之間流動的快速放電。靜電放電事件中的快速放電可能產生相對大的電流，此可能會損壞或破壞半導體裝置。為了減少因靜電放電事件引起的故障，可使用靜電放電保護電路來提供電流放電路徑。當發生靜電放電事件時，放電電流經由電流放電路徑進行傳導，而不會經過所要保護的內部電路或裝置。
本揭露闡述用於提供高電壓靜電放電（ESD）保護的電路及裝置以及製作此種電路及裝置的方法。
本揭露的一個態樣描繪一種靜電放電（ESD）保護裝置，所述靜電放電保護裝置包括：第一摻雜劑類型的基礎井，設置於基底上；所述第一摻雜劑類型的第一井，設置於所述基礎井中；第二摻雜劑類型的第二井，設置於所述基礎井中；所述第一摻雜劑類型的第一高摻雜區及所述第二摻雜劑類型的第二高摻雜區，設置於所述第一井中；所述第二摻雜劑類型的第三高摻雜區，設置於所述第二井中；以及所述第一摻雜劑類型的第四高摻雜區，設置於所述第三高摻雜區中。所述第一高摻雜區與所述第二高摻雜區耦合至第一電壓端子，且所述第三高摻雜區及所述第四高摻雜區耦合至不同的第二電壓端子。
所述第一高摻雜區、所述第二高摻雜區及所述第三高摻雜區可構成第一電晶體，且所述第一高摻雜區、所述第三高摻雜區及所述第四高摻雜區可構成第二電晶體，且所述第一電晶體與所述第二電晶體可操作地並聯於所述第一電壓端子與所述第二電壓端子之間。
在某些實施方案中，所述靜電放電保護裝置包括所述第一摻雜劑類型的多個第四高摻雜區，所述多個第四高摻雜區設置並分佈於所述第三高摻雜區中，且所述第四高摻雜區中的每一者藉由所述第三高摻雜區的相應部分而彼此間隔開。所述第三高摻雜區的所述相應部分中的每一者可與所述第一高摻雜區及所述第二高摻雜區一起構成相應的第一電晶體，所述第四高摻雜區中的每一者可與所述第一高摻雜區及所述第三高摻雜區一起構成相應的第二電晶體，且所述第一電晶體中的每一者與所述第二電晶體中的一者可操作地並聯於所述第一電壓端子與所述第二電壓端子之間。
在某些情形中，沿與由所述第三高摻雜區界定的區域的邊緣垂直的方向，所述第一摻雜劑類型佔據具有第一長度的區，且所述第二摻雜劑類型佔據具有第二長度的區，且所述第一長度對所述第二長度的比率可大於1。在特定情形中，所述第一摻雜劑類型的所述多個第四摻雜區的數目為5，且所述比率為約1.6~1.9。
在某些實施方案中，所述靜電放電保護裝置包括設置於所述第一井中的所述第一摻雜劑類型的低摻雜區，所述第一高摻雜區及所述第二高摻雜區位於所述低摻雜區中，且所述低摻雜區所具有的所述第一摻雜劑類型的濃度低於所述第一井，且所述第一高摻雜區所具有的所述第一摻雜劑類型的濃度高於所述第一井。
所述靜電放電保護裝置可更包括耦合至所述第一電壓端子的導電層，且所述第一高摻雜區、所述第二高摻雜區、所述第三高摻雜區及所述導電層可構成以所述導電層作為閘極的金屬氧化物半導體（metal-oxide-semiconductor，MOS）電晶體。所述第一摻雜劑類型可為N型，且所述第二摻雜劑類型可為P型。所述基底可包括所述第二摻雜劑類型的基底或所述第二摻雜劑類型的磊晶層。
在某些實施方案中，所述靜電放電保護裝置更包括：所述第一摻雜劑類型的第三井，與所述第二井相鄰地設置於所述基礎井中；以及所述第一摻雜劑類型的第五高摻雜區及所述第二摻雜劑類型的第六高摻雜區，設置於所述第三井中。所述第五高摻雜區、所述第六高摻雜區及所述第三高摻雜區可構成第三電晶體，且所述第五高摻雜區、所述第三高摻雜區及所述第四高摻雜區可構成第四電晶體，且所述第五高摻雜區及所述第六高摻雜區可耦合至所述第一電壓端子，所述第三電晶體與所述第四電晶體可操作地並聯於所述第一電壓端子與所述第二電壓端子之間。
所述靜電放電保護裝置可更包括場氧化物層（field oxide layer），所述場氧化物層被配置用以將所述第三高摻雜區自所述第二高摻雜區隔離開。所述靜電放電保護裝置可更包括：導電層，設置於所述場氧化物層的位於所述第二高摻雜區與所述第三高摻雜區之間的一部分的頂上。所述第一高摻雜區可被配置為較所述第二高摻雜區距所述第二井更遠，所述第二高摻雜區被配置為與所述第二井相距一距離。
本揭露的另一態樣描繪一種靜電放電（ESD）保護電路，所述靜電放電保護電路包括：第一摻雜劑類型的第一電晶體，具有電性耦合至第一電壓端子的第一射極及第一基極以及電性耦合至第二電壓端子的第一集極；第二摻雜劑類型的第二電晶體，具有電性耦合至所述第一集極的第二射極及第二基極以及電性耦合至所述第一基極的第二集極；以及所述第一摻雜劑類型的第三電晶體，具有分別連接至所述第一射極及所述第一基極的第三射極及第三基極以及電性耦合至所述第二電壓端子的第三集極，其中所述第二射極配置於所述第一集極與所述第三集極之間且相鄰於所述第一集極及所述第三集極二者。所述第一電晶體可操作以藉由施加於所述第一電壓端子與所述第二電壓端子之間的觸發電壓而導通，以產生第一觸發電流，且所述第三電晶體可操作以藉由所述觸發電壓而導通，以產生第二觸發電流，且所述第二電晶體可操作以藉由所述第一觸發電流及所述第二觸發電流而導通，並在所述第一電壓端子與所述第二電壓端子之間傳導靜電放電電流。
所述靜電放電保護電路可更包括耦合至所述第一電壓端子的導電層，且可以所述第一射極作為源極、所述第一基極作為本體、所述導電層作為閘極且以第一導體作為汲極而形成金屬氧化物半導體（MOS）電晶體。所述第一摻雜劑類型可為N型，且所述第二摻雜劑類型可為P型，且所述第一電晶體可包括PNP雙極接面電晶體（bipolar junction transistor，BJT）與P型金屬氧化物半導體電晶體中的一者，所述第二電晶體可包括NPN雙極接面電晶體，且所述第三電晶體可包括PNP雙極接面電晶體與P型金屬氧化物半導體電晶體中的一者。
所述靜電放電保護電路可包括多個N型電晶體及多個P型電晶體，所述N型電晶體包括NPN雙極接面電晶體，所述P型電晶體包括PNP雙極接面電晶體或P型金屬氧化物半導體電晶體，且每一所述N型電晶體可藉由相應的P型電晶體而彼此間隔開且配置於兩個相鄰的P型電晶體之間，且所述N型電晶體中的每一者與所述P型電晶體中的一者可操作地彼此並聯於所述第一電壓端子與所述第二電壓端子之間。
在某些實施方案中，所述靜電放電保護電路包括：所述第一基極，在所述第一摻雜劑類型的第一井中電性耦合至所述第一摻雜劑類型的第一高摻雜區；所述第一射極，在所述第一井中電性耦合至所述第二摻雜劑類型的第二高摻雜區；第一導體，在所述第二摻雜劑類型的第二井中電性耦合至所述第二摻雜劑類型的第三高摻雜區；所述第二基極，電性耦合至所述第三高摻雜區；所述第二射極，在所述第三高摻雜區中電性耦合至所述第一摻雜劑類型的第四高摻雜區；第二導體，電性耦合至所述第一基極；所述第三基極，電性耦合至所述第一高摻雜區；所述第三射極，電性耦合至所述第二高摻雜區；以及第三導體，電性耦合至所述第三高摻雜區。
在某些實例中，所述靜電放電保護電路包括：包括所述第四高摻雜區在內的所述第一摻雜劑類型的多個第四高摻雜區，所述多個第四高摻雜區設置於所述第三高摻雜區中，且所述第四高摻雜區中的每一者藉由所述第三高摻雜區的相應部分而彼此間隔開，所述第三高摻雜區的所述相應部分中的每一者與所述第一高摻雜區及所述第二高摻雜區一起構成相應的第一電晶體，所述第四高摻雜區中的每一者與所述第一高摻雜區及所述第三高摻雜區一起構成相應的第二電晶體，且所述第一電晶體中的每一者與所述第二電晶體中的一者可操作地並聯於所述第一電壓端子與所述第二電壓端子之間。
所述靜電放電保護電路可更包括：所述第一摻雜劑類型的第五區，所述第五區設置於所述第一井中，所述第一摻雜區及所述第二摻雜區位於所述第五區中，且所述第五區相較於所述第一井具有較低濃度的所述第一摻雜劑類型，且所述第一區相較於所述第一井具有較高濃度的所述第一摻雜劑類型。
本揭露的第三態樣描繪一種在基底上製作靜電放電（ESD）保護裝置的方法，所述方法包括：在所述基底上形成第一摻雜劑類型的基礎井；在所述基礎井中形成所述第一摻雜劑類型的第一井及第二摻雜劑類型的第二井；在所述第一井中形成所述第一摻雜劑類型的第一高摻雜區及所述第二摻雜劑類型的第二高摻雜區；在所述第二井中形成所述第二摻雜劑類型的第三高摻雜區；在所述第三高摻雜區中形成所述第一摻雜劑類型的第四高摻雜區；以及形成用於將所述第一高摻雜區及所述第二高摻雜區電性耦合至第一電壓端子以及將所述第三高摻雜區及所述第四高摻雜區電性耦合至第二電壓端子的電性觸點。所述第一高摻雜區、所述第二高摻雜區及所述第三高摻雜區構成第一電晶體，且所述第一高摻雜區、所述第三高摻雜區及所述第四高摻雜區構成第二電晶體，且所述第一電晶體與所述第二電晶體可操作地並聯於所述第一電壓端子與所述第二電壓端子之間。
在某些實施方案中，所述方法包括在所述第三高摻雜區中形成包括所述第四高摻雜區在內的所述第一摻雜劑類型的多個第四高摻雜區，所述第四高摻雜區中的每一者藉由所述第三高摻雜區的相應部分而彼此間隔開，所述第三高摻雜區的所述相應部分中的每一者與所述第一高摻雜區及所述第二高摻雜區一起構成相應的第一電晶體，所述第四高摻雜區中的每一者與所述第一高摻雜區及所述第三高摻雜區一起構成相應的第二電晶體，且所述第一電晶體中的每一者與所述第二電晶體中的一者可操作地並聯於所述第一電壓端子與所述第二電壓端子之間。
所述方法可更包括在所述第一井中形成所述第一摻雜劑類型的低摻雜區，所述第一高摻雜區及所述第二高摻雜區形成於所述低摻雜區中，且所述低摻雜區相較於所述第一井具有較低濃度的所述第一摻雜劑類型，且所述第一高摻雜區相較於所述第一井具有較高濃度的所述第一摻雜劑類型。所述方法可更包括形成耦合至所述第一電壓端子的導電層，且所述第一高摻雜區、所述第二高摻雜區、所述第三高摻雜區及所述導電層可構成以所述導電層作為閘極的金屬氧化物半導體（MOS）電晶體。
所述第一摻雜劑類型可為N型，且所述第二摻雜劑類型可為P型，且所述第一電晶體可包括PNP雙極接面電晶體（BJT）與P型金屬氧化物半導體電晶體中的一者，且所述第二電晶體可包括NPN雙極接面電晶體。
在附圖及以下說明中將闡述一或多個所揭露實施方案的細節。藉由閱讀所述說明、圖式及申請專利範圍，其他特徵、態樣及優點將變得顯而易見。
低電壓裝置如互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）技術並非總是可實施各種功能。因此，已開發出高電壓裝置來處理並不適合低電壓裝置的應用。
高電壓（high-voltage，HV）裝置可需要低導通狀態電阻（on-state resistance）、高崩潰電壓及低保持電壓（holding voltage）。低導通狀態電阻易於使靜電放電電流在靜電放電事件期間更有可能集中於高電壓裝置的表面或汲極邊緣上。此種高電流及高電場可能在高電壓裝置的表面接面區處造成實體損壞。由於存在使此種裝置維持低導通狀態電阻的電性要求，因此與所述裝置相關聯的表面規則或側面規則無法增多，否則將使得高電壓裝置導通狀態電阻增大。因此，在高電壓裝置中改善靜電放電保護結構可具有挑戰性。
另外，高電壓裝置的高崩潰電壓特性意指崩潰電壓高於操作電壓，且觸發電壓高於所述高崩潰電壓。因此，在靜電放電事件期間，被保護的高電壓裝置可能在所述高電壓裝置被導通以達成靜電放電保護之前面臨受損的風險。減小觸發電壓的一種方式是使用額外的外部靜電放電檢測電路。高電壓裝置的低保持電壓特性使得所述高電壓裝置可能將被非期望雜訊（例如，通電峰值電壓（power-on peak voltage）或突波電壓（surge voltage））觸發，而可能在正常操作期間發生閉鎖（latch-up）。高電壓裝置亦可能因以下事實而經歷場板效應（field plate effect）：電場分佈可對路由敏感，因而靜電放電電流在靜電放電事件期間有可能集中於表面或汲極邊緣處。
在某些情形中，高電壓裝置的靜電放電效能可藉由增加額外的遮罩或製程來提高。在某些情形中，可添加用於靜電放電保護的額外的裝置。所述額外的靜電放電裝置可包括具有雙極接面電晶體（BJT）組件的大尺寸二極體、具有增多的表面規則或側面規則的金屬氧化物半導體（MOS）電晶體或矽控整流器（Silicon Controlled Rectifier，SCR）。然而，額外的遮罩及製程會增加製造時間及成本。
本發明是有關於一種將N型電晶體與P型電晶體並聯使用的高電壓靜電放電保護電路。P型電晶體為被配置成在靜電放電事件期間觸發N型電晶體導通以傳導靜電放電電流的觸發源。P型電晶體可為PNP雙極接面電晶體或P型金屬氧化物半導體（P-type metal oxide semiconductor，PMOS）電晶體。N型電晶體可為NPN雙極接面電晶體或N型金屬氧化物半導體（N-type metal oxide semiconductor，NMOS）電晶體。
在某些實施方案中，高電壓靜電放電保護裝置包括可操作地並聯於較高電壓端子與較低電壓端子之間的PMOS電晶體與NPN雙極接面電晶體。NPN雙極接面電晶體的射極以N+植入耦合至高電壓PMOS的汲極側；NPN雙極接面電晶體的集極以N+植入耦合至高電壓PMOS的本體側；且NPN雙極接面電晶體的基極以P+植入耦合至高電壓PMOS的汲極側。高電壓PMOS的源極側及本體側分別耦合至P+植入區及N+植入區。
相較於用於靜電放電保護的傳統MOS電晶體，本文所述靜電放電保護裝置可具有與MOS電晶體的崩潰電壓相同的崩潰電壓、較MOS電晶體的觸發電壓小（例如，是其一半）的觸發電壓及較MOS電晶體的觸發電流高（例如，是其5倍多）的觸發電流。較高的觸發電流會增強靜電放電效能。舉例而言，較高的觸發電流可使得更易於避免閉鎖事件。
所述靜電放電保護裝置可藉由例如以下標準製程來製作而無需使用額外的遮罩或製程：三井製程（triple well process）、雙極（Bipolar）-互補金屬氧化物半導體（CMOS）-雙擴散金屬氧化物半導體（double-diffused metal-oxide-semiconductor，DMOS）（BCD）製程、具有三井製程或雙井製程（twin well process）的非磊晶成長層（non-epitaxially-grown layer，non-EPI）製程及/或單一多晶矽製程（single poly process）或雙層多晶矽製程（double poly process）。不需要用於靜電放電保護的額外裝置，此可使所述靜電放電裝置具有與高電壓MOS電晶體相同的總面積。
此種高電壓靜電放電保護技術可應用於任何適合的製程及任何適合的操作電壓。除高電壓裝置以外，所述技術亦可用於靜電放電自我保護（ESD self-protection）、直流（direct current，DC）應用及/或低電壓應用。
圖1A是具有靜電放電（ESD）保護的示例性系統100的示意圖。系統100包括耦合於端子101與103之間的核心電路102及靜電放電保護電路104。核心電路102可為任何適合的欲保護電路或裝置。端子101與103可分別為較高電壓端子與較低電壓端子，例如電源電壓的陽極與陰極。靜電放電保護電路104並聯連接至核心電路102且被配置成在靜電放電事件期間藉由對施加於核心電路102上（例如，端子101與103之間）的高電壓進行放電來保護核心電路102。
靜電放電保護電路104包括N型電晶體及P型電晶體。N型電晶體可為NPN雙極接面電晶體或NMOS電晶體。P型電晶體可為PNP雙極接面電晶體或PMOS電晶體。在某些實施方案中，P型電晶體充當為配置用以在靜電放電事件期間觸發N型電晶體導通以傳導靜電放電電流的觸發源。在某些實施方案中，N型電晶體充當為配置用以在靜電放電事件期間觸發P型電晶體導通以傳導靜電放電電流的觸發源。
僅為說明起見，如圖1A中所示，靜電放電保護電路104包括彼此並聯地配置於端子101與103之間的兩個雙極接面電晶體（BJT）106與108。雙極接面電晶體106的射極及基極二者電性耦合至端子101，且雙極接面電晶體106的集極電性耦合至端子103。雙極接面電晶體108的射極及基極二者電性耦合至雙極接面電晶體106的集極且因此耦合至端子103，且雙極接面電晶體108的集極電性耦合至雙極接面電晶體106的基極且因此耦合至端子101。
雙極接面電晶體106可為觸發源，而配置用以藉由施加於端子101與103之間、雙極接面電晶體106的基極上的觸發電壓而導通，以產生流至雙極接面電晶體108的基極的觸發電流，且雙極接面電晶體108可藉由所述觸發電流而導通，以將放電電流自較高電壓端子101傳導至較低電壓端子103，因而可保護核心電路102免受損壞。在某些實例中，雙極接面電晶體106為PNP雙極接面電晶體且雙極接面電晶體108為NPN雙極接面電晶體。在某些實例中，所述觸發源不再為PNP雙極接面電晶體，而是可為包括將所述PNP雙極接面電晶體的射極作為源極側、將所述PNP雙極接面電晶體的基極作為本體側、將所述PNP雙極接面電晶體的導體作為汲極側且將導電層作為閘極側的PMOS電晶體。
圖1B示出另一示例性靜電放電保護電路150。靜電放電保護電路150可與圖1A所示靜電放電保護電路104相似，且連接於端子101與103之間。靜電放電保護電路150包括一定數目的PNP雙極接面電晶體152及一定數目的NPN雙極接面電晶體154。每一PNP雙極接面電晶體152與每一NPN雙極接面電晶體154耦合於端子101與103之間且彼此並聯。這些PNP雙極接面電晶體152可等效於一個PNP雙極接面電晶體（例如，圖1A所示雙極接面電晶體106），且這些NPN雙極接面電晶體154可等效於一個NPN雙極接面電晶體（例如，圖1A所示雙極接面電晶體108）。
每一NPN雙極接面電晶體154配置於兩個相鄰的PNP雙極接面電晶體152之間。在某些情形中，所述兩個相鄰的PNP雙極接面電晶體152藉由施加於端子101與103之間的電壓而導通，以產生相應的觸發電流，且NPN雙極接面電晶體154藉由來自所述相鄰的PNP雙極接面電晶體152的所述相應的觸發電流而導通。如以下在圖2A至圖2C中所進一步詳細論述，靜電放電保護電路150可藉由形成分佈於P+高摻雜（或植入）區中的一定數目的N+高摻雜（或植入）區來製作。
圖2A至圖2C示出示例性靜電放電保護裝置200，其中圖2A是說明靜電放電保護裝置200的俯視圖的示意圖，圖2B是說明沿圖2A所示的剖視線A-A’截取的剖視圖的示意圖，且圖2C是說明沿圖2A所示的剖視線B-B’截取的剖視圖的示意圖。靜電放電保護裝置200可包括圖1A所示靜電放電保護電路104或圖1B所示靜電放電保護電路150。靜電放電保護裝置200可為單一多晶矽裝置或雙層多晶矽裝置。僅為說明起見，靜電放電保護裝置200具有雙層多晶矽結構。
參照圖2B，靜電放電保護裝置200包括基底202，基底202可為P型材料基底或在基底上形成的磊晶成長的P層（epitaxially-grown P-layer，P-EPI）。基底202的頂上形成有（例如，設置有）N型基礎井204。N型基礎井204被配置用於高電壓（HV）應用且具有適合的N摻雜劑濃度（例如，約1012 cm-3 ）。N型基礎井204可為堆疊於基底202上的一或多個N+埋置層、N-EPI層、或深N型井。
N型基礎井204中形成有N型井206a、206b。N型井206a、206b淺於N型基礎井204。N型基礎井204中亦形成有P型井208。P型井208亦淺於N型基礎井204。P型井208與N型井206a、206b可具有大約相同的深度。如圖2B中所示，P型井208可相鄰於N型井206a、206b。N型井206a、206b可被N型基礎井204的邊緣環繞。亦即，P型井208位於N型井206a、206b之間。N型井206a、206b各自所具有的N摻雜劑濃度（例如，約1013 cm-3 ）可高於N型基礎井204的N摻雜劑濃度。P型井208可具有P摻雜劑濃度（例如，約1012 cm-3 ）。
在某些實施方案中，N型井206a、206b及P型井208是例如藉由在N型基礎井204內的不同區中分別植入N摻雜劑及P摻雜劑而形成於N型基礎井204中。在某些實施方案中，N型井206a、206b及P型井208設置於N型基礎井204的頂部上（例如，N型基礎井204的凹陷部中）。N型井206a或206b可包括堆疊於N型基礎井204上的N+埋置層。P型井208可包括堆疊於N型基礎井204上的P+埋置層。
在N型井206a中可例如藉由分別植入N摻雜劑及P摻雜劑，而形成有高摻雜N+區212a及高摻雜P+區214a。相似地，在N型井206b中可例如藉由分別植入N摻雜區及P摻雜區，而形成有高摻雜N+區212b及高摻雜P+區214b。每一高摻雜N+區212a、212b所具有的N摻雜劑濃度（例如，約1014 cm-3 至1016 cm-3 ）可高於N型井206a、206b中的N摻雜劑濃度。每一高摻雜P+區214a、214b所具有的P摻雜劑濃度（例如，約1014 cm-3 至1016 cm-3 ）可高於P型井208中的P摻雜劑濃度。高摻雜N+區212a、212b放在分別較高摻雜P+區214a、214b距P型井208更遠的位置。高摻雜P+區214a、214b與P型井208分隔開。
在某些實施方案中，在N型井206a、206b中例如藉由稀釋所述N型井中的N摻雜劑濃度或藉由以較N型井206a、206b低的N摻雜劑濃度形成額外的N型井，而形成有低摻雜N-區210a、210b。如在圖3及圖4B中所進一步詳細論述，低摻雜N-區210a、210b可減小靜電放電保護裝置200的電阻，進而將靜電放電事件期間的觸發電流增大至例如高於0.2安培的值，此使得可更易於避免閉鎖。每一低摻雜N-區210a、210b的N摻雜劑濃度（例如，約1012 cm-3 ）可低於N型井206a、206b中的N摻雜劑濃度。
高摻雜N+區212a及高摻雜P+區214a可形成於低摻雜N-區210a中，且高摻雜N+區212b及高摻雜P+區214b可形成於低摻雜N-區210b中。高摻雜P+區214a、214b分別藉由N-區210a、210b的一部分而自P型井208間隔開。
P型井208中可形成有高摻雜P+區218。高摻雜P+區218的P摻雜劑濃度（例如，約1014 cm-3 至1016 cm-3 ）可高於P型井208中的P摻雜劑濃度。N型井206a、206b中（例如，低摻雜N-區210a、210b中）的高摻雜P+區214a、214b藉由場氧化膜（field-oxide film，FOX）220而自高摻雜P+區218間隔開（或隔離開），場氧化膜220可沈積於N型井206a、206b的表面及P型井208的表面上。N型井206a、206b中（例如，低摻雜N-區210a、210b中）的高摻雜N+區212a、212b可藉由場氧化膜220而自N型井206a、206b的邊緣或N型基礎井204的邊緣間隔開（或隔離開）。換言之，場氧化膜220覆蓋除高摻雜N+區212a、212b、高摻雜P+區214a、214b及高摻雜P+區218以外的N型基礎井204、N型井206a、206b及P型井208的頂部。場氧化膜220可藉由矽局部氧化（local oxidation of silicon，LOCOS）（例如，淺溝槽隔離（shallow trench isolation，STI））來形成。
N型井206a中的高摻雜N+區212a及P+區214a可電性耦合至較高電壓端子（例如，靜電放電保護裝置200的陽極201）。相似地，N型井206b中的高摻雜N+區212b及P+區214b電性耦合至所述較高電壓端子（例如，陽極201）。P型井208中的高摻雜P+區218電性耦合至較低電壓端子（例如，靜電放電保護裝置200的陰極203）。
P+區214a、N+區212a及P+區218可構成P型電晶體。在某些實施方案中，P型電晶體是以P+區214a作為射極、N+區212a作為基極且以P+區218作為集極的PNP雙極接面電晶體（BJT）230a。相似地，P+區214b、N+區212b及P+區218構成以P+區214b作為射極、N+區212b作為基極且以P+區218作為集極的另一PNP雙極接面電晶體（BJT）230b。在某些情形中，N型井206a、206b中可分別形成有寄生電晶體207a、207b。
在某些實施方案中，位於N型井206a中的P+區214a與P型井208中的P+區218之間的場氧化膜220的頂上沈積有導電層216a（例如，多晶矽層）。在此種情形中，P型電晶體可為包括P+區214a、N+區212a及導電層216a在內的P型金屬氧化物半導體（MOS）電晶體235a。具體而言，PMOS電晶體235a可包括將P+區214a作為源極側、N+區212a作為本體側、導電層216a作為閘極側且將P+區218作為汲極側。相似地，位於N型井206b中的P+區214b與P型井208中的P+區218之間的場氧化膜220的頂上可沈積有導電層216b（例如，多晶矽層）。P+區214b、N+區212b及導電層216b及P+區218可構成以P+區214b作為源極側、N+區212b作為本體側、導電層216b作為閘極側及P+區218作為汲極側的另一P型金屬氧化物半導體（PMOS）電晶體235b。
參照圖2A，可在PMOS電晶體235a、235b的源極側、本體側、閘極側及汲極側上沈積單獨的電性觸點224（例如，金屬層），以經由電性觸點224而電性耦合至陽極201及陰極203。如上所述，作為PMOS電晶體235a的本體側的N+區212a及作為PMOS電晶體235a的源極側的P+區214a形成於低摻雜N-區210a中；作為PMOS電晶體235b的本體側的N+區212b及作為PMOS電晶體235b的源極側的P+區214b形成於低摻雜N-區210b中；且PMOS電晶體235a、235b的汲極側對應於形成於P型井208中的高摻雜P+區218。
在某些實施方案中，如圖2A中所示，在高摻雜P+區218中沿著與由P+區218界定的區域的邊緣垂直的第一方向（例如，沿通道長度）形成有一或多個高摻雜N+區222。高摻雜N+區222在P+區218中沿著第一方向分佈且藉由高摻雜P+區218的相應部分而間隔開。在N+區222中的每一者及P+區218的所述某些部分中的每一者的頂上亦形成有電性觸點224，所述N+區222中的每一者及所述P+區218的所述某些部分中的每一者經由電性觸點224電性耦合至陰極203。
圖2C示出沿圖2A所示剖視線B-B’截取的剖視圖，其處於與第一方向垂直的第二方向上（例如，沿通道寬度）。在某些實施方案中，沿第二方向，在P+區218中形成有高摻雜N+區222。在某些實施方案中，沿第二方向，在P+區218中可形成有兩個或更多個高摻雜N+區。
如圖2C中所示，在P+區218的兩部分之間形成有N+區222，N+區222包括作為PMOS電晶體235a的汲極側的第一部分及作為PMOS電晶體235b的汲極側的第二部分。N+區222電性耦合至P+區218的第一部分。NPN雙極接面電晶體240a可以N+區222作為射極、以P+區218的第一部分作為基極且以N型井206a中的N+區212a作為集極來構成。NPN雙極接面電晶體240a的集極例如經由寄生電晶體207a電性耦合至PNP雙極接面電晶體230a的基極或者電性耦合至PMOS電晶體235a的本體側。NPN雙極接面電晶體240a的基極及射極電性耦合至PNP雙極接面電晶體230a的集極（或PMOS電晶體235a的汲極側）。因此，NPN雙極接面電晶體240a可操作地與PNP雙極接面電晶體230a（或PMOS電晶體235a）並聯於陽極201和陰極203之間。
相似地，N+區222電性耦合至P+區218的第二部分。NPN雙極接面電晶體240b可以N+區222作為射極、以P+區218的第二部分作為基極且以N型井206b中的N+區212b作為集極來構成。NPN雙極接面電晶體240b的集極例如經由寄生電晶體207b電性耦合至PNP雙極接面電晶體230b的基極或者電性耦合至PMOS電晶體235b的本體側。NPN雙極接面電晶體240b的基極及射極電性耦合至PNP雙極接面電晶體230b的集極或PMOS電晶體235b的汲極側。因此，NPN雙極接面電晶體240b可操作地與PNP雙極接面電晶體230b（或PMOS電晶體235b）並聯於陽極201及陰極203之間。
在操作中，當發生靜電放電事件時，施加於陽極201與陰極203之間的電壓可自崩潰電壓增大至觸發電壓，且PNP雙極接面電晶體230a可藉由所述觸發電壓而導通，以產生流至NPN雙極接面電晶體240a（例如，流至NPN雙極接面電晶體240a的基極）的觸發電流。NPN雙極接面電晶體240a可藉由觸發電流而觸發導通（或導通），並將靜電放電電流自陽極201傳導至陰極203，藉此保護電路或裝置（例如，圖1A所示核心電路102）免受損壞。相似地，PNP雙極接面電晶體230b可藉由觸發電壓而導通，以產生流至NPN雙極接面電晶體240b的觸發電流，NPN雙極接面電晶體240b可藉由所述觸發電流而觸發導通，以將靜電放電電流自陽極201傳導至陰極203。
重新參照圖2A，如上所述，在高摻雜P+區218中沿著第一方向可形成有一或多個高摻雜N+區222，且所述一或多個高摻雜N+區222藉由P+區218的相應部分而間隔開。如圖2B中所示，P+區218的相應部分中的每一者可與N型井206a中的N+區212a及P+區214a一起構成相應的PNP雙極接面電晶體。如圖2C中所示，N+區222中的每一者可與N型井中的N+區212a及P型井208中的P+區218的一部分一起構成相應的NPN雙極接面電晶體。與圖1B所示的靜電放電保護電路150相似，相應的PNP雙極接面電晶體中的每一者與相應的NPN雙極接面電晶體中的每一者可操作地並聯於靜電放電保護裝置200的陽極201與陰極203之間。
在某些實例中，在兩個相鄰的PNP雙極接面電晶體之間配置有NPN雙極接面電晶體。在靜電放電事件期間，所述相鄰的PNP雙極接面電晶體可操作地藉由觸發電壓而導通，以產生流至NPN雙極接面電晶體的基極的相應觸發電流，且NPN雙極接面電晶體可藉由所述相應觸發電流而觸發導通，以傳導靜電放電電流。
由P+區218界定且被電性觸點224覆蓋的區域沿第一方向的高度為H。由N+區222界定的區域沿第一方向的高度為h。N+區222可具有不同高度或相同高度。假定存在m個N+區、所述m個N+區各自具有相同高度h，則P+區的所述某些部分沿第一方向的高度為H- m*h，此時N+區222的總高度與P+區的所述某些部分的總高度之間的比率R可被表達為： R = m*h / (H – m*h)。 靜電放電保護裝置200的觸發電壓可基於N+區222的數目m及/或比率R。在特定實例中，如圖4B中所論述，當N+區222的數目為5且所述比率為1.6~1.9時，靜電放電保護裝置200的觸發電壓可相較於以PMOS電晶體（例如，圖2B所示PMOS電晶體235a或235b）作為靜電放電保護裝置的情形而言下降達50%。
在某些實施方案中，如上所述，在高摻雜P+區218中沿第二方向亦可形成有一或多個高摻雜N+區，且所述一或多個高摻雜N+區藉由P+區218的相應部分而間隔開。靜電放電保護裝置的觸發電壓可基於第二方向上的N+區。在某些實施方案中，在高摻雜P+區218中可形成有呈行與列的陣列的多個高摻雜N+區，且所述多個高摻雜N+區被P+區218的相應部分支撐。靜電放電保護裝置的觸發電壓可基於所述N+區陣列。
圖3是根據一或多個實施方案的靜電放電保護裝置的示例性傳輸線脈衝（TLP）曲線300的示意圖。靜電放電保護裝置可為圖1A所示的靜電放電保護電路104或圖1B所示的靜電放電保護電路150、或者圖2A至圖2C所示的靜電放電保護裝置200。所述靜電放電保護裝置可包括並聯於所述靜電放電保護裝置的陽極與陰極之間的PNP雙極接面電晶體（或PMOS電晶體）與NPN雙極接面電晶體。PNP雙極接面電晶體可為圖1A所示的PNP雙極接面電晶體106或圖1B所示的PNP雙極接面電晶體152、或者圖2A至圖2C所示的PNP雙極接面電晶體230a、230b。PMOS電晶體可為圖2A至圖2C所示的PMOS電晶體235a或235b。NPN雙極接面電晶體可為圖1A所示的NPN雙極接面電晶體108或圖1B所示的NPN雙極接面電晶體154、或者圖2A至圖2C所示的NPN雙極接面電晶體240a、240b。
傳輸線脈衝曲線300可藉由對靜電放電保護裝置執行傳輸線脈衝測試來獲得。舉例而言，傳輸線脈衝測試可基於將傳輸線（例如，長的浮置纜線）充電至預定電壓並將所述預定電壓放電至靜電放電保護裝置中。傳輸線放電採用時域反射法（time-domain reflectometry，TDR）來模擬靜電放電（ESD）事件，所述時域反射法允許將瞬時電流及電壓波形作為時間的函數來監測。傳輸線脈衝曲線300示出在脈衝測試期間傳輸線脈衝測試電壓（V）與傳輸線脈衝測試電流（A）的關係。如圖3中所示，傳輸線脈衝曲線300可被劃分成三個階段A、B、C。
在階段A中，當發生靜電放電事件時，施加於靜電放電裝置上的電壓超過所述靜電放電裝置的崩潰電壓，且自所述崩潰電壓增大至觸發電壓（例如，如由傳輸線脈衝曲線300上的轉折點302指示）。PNP雙極接面電晶體藉由觸發電壓而導通，以產生對應觸發電流（例如，如由轉折點302指示）。
觸發電流自PNP雙極接面電晶體流動至NPN雙極接面電晶體（例如，流動至基極），且NPN雙極接面電晶體藉由所述觸發電流而導通，以將放電電流自陽極傳導至陰極。因此，傳輸線脈衝電壓自觸發電壓減小至保持電壓，同時傳輸線脈衝電流自觸發電流增大至保持電流。另一轉折點304代表保持電壓及保持電流。階段B示出驟回行為（snap-back behavior）。
如階段C中所示，接著靜電放電裝置可將傳輸線脈衝電壓維持在保持電壓位準，同時傳輸線電流自保持電流增大至較高靜電放電電流（由點306指示）。因此，PNP雙極接面電晶體與NPN雙極接面電晶體二者被導通，以將靜電放電電流自陽極放電至陰極。
圖4A示出靜電放電保護裝置的示例性崩潰電壓測試曲線410、420的量測資料400。崩潰電壓測試可藉由直流電壓量測來執行。曲線410示出包括PMOS電晶體（例如，圖2B的PMOS電晶體235a）在內的第一靜電放電保護裝置的崩潰電壓測試，而曲線420示出包括可操作地並聯於陽極與陰極之間的PMOS電晶體與NPN雙極接面電晶體在內的第二靜電放電保護裝置（例如，圖2A至圖2C所示靜電放電保護裝置200）的崩潰電壓測試。
曲線410與曲線420二者示出第一靜電放電保護裝置與第二靜電放電保護裝置具有相同的崩潰電壓。亦即，將並聯的NPN雙極接面電晶體添加至PMOS電晶體以形成第二靜電放電保護裝置，不會增大第一靜電放電保護裝置的崩潰電壓。
圖4B示出圖4A所示第一靜電放電保護裝置及第二靜電放電保護裝置各自的示例性傳輸線脈衝測試曲線460及470的量測資料450。具體而言，如圖2A中所示，第二靜電放電保護裝置包括形成於高摻雜P+區中的多個分散的N+區。N+區的數目可為5，且N+區沿第一方向的長度與P+區的某些部分沿第一方向的長度之間的比率為約1.6~1.9。
傳輸線脈衝測試曲線460示出第一靜電放電保護裝置具有約58伏（V）的觸發電壓（如由點462指示）及約1.3安培的靜電放電電流（如由點464指示）。傳輸線脈衝測試曲線470示出第二靜電放電保護裝置具有約29伏的觸發電壓（如由點472指示）、保持電流（如由點474指示）及約8.5安培的靜電放電電流（如由點476指示）。因此，相較於第一靜電放電保護裝置，第二靜電放電保護裝置的觸發電壓下降50%。不受任何特定理論限制地，觸發電壓的此種減小可能主要是由在PMOS電晶體的汲極側中的高摻雜P+區中形成的多個高摻雜N+區所造成；靜電放電保護裝置的靜電放電電流增大6.5倍，此可能是由在N型井中形成的用以降低所述靜電放電保護裝置的電阻的低摻雜N-區所造成。第二靜電放電保護裝置的效能可藉由優化P+區中的N+區的數目、長度比率及/或低摻雜N-區中的N摻雜劑濃度來進一步改善。
圖5示出根據一或多個實施方案的製作靜電放電保護裝置的示例性製程500。所述靜電放電保護裝置可藉由標準製程（例如，三井製程及/或BCD製程）來製作。所述靜電放電保護裝置可為圖1A所示的靜電放電保護電路104或圖1B所示的靜電放電保護電路150、或者圖2A至圖2C所示的靜電放電保護裝置200。僅為說明起見，所述靜電放電保護裝置可包括並聯於所述靜電放電保護裝置的陽極與陰極之間的P型電晶體（例如，PNP雙極接面電晶體或PMOS電晶體）與NPN雙極接面電晶體。
在基底上形成第一摻雜劑類型（N型）的N型基礎井（502）。所述基底可為P型基底或設置有P-EPI層的基底。N型基礎井可為堆疊於所述基底上的一或多個N+埋置層、N-EPI層、或深N型井。
在N型基礎井中形成N型井及P型井（504）。P型井可相鄰於可被N型基礎井的邊緣環繞的N型井。N型井所具有的N摻雜劑濃度（例如，約1013 cm-3 ）可高於N型基礎井的N摻雜劑濃度（例如，約1012 cm-3 ）。P型井可具有P摻雜劑濃度（例如，約1012 cm-3 ）。
在某些實施方案中，例如藉由將N摻雜劑及P摻雜劑分別植入N型基礎井內的不同區中，而在所述N型基礎井中形成N型井及P型井。在某些實施方案中，在N型基礎井的頂部上（例如，在N型基礎井的凹陷部中）設置N型井及P型井。N型井可包括堆疊於N型基礎井上的N+埋置層。P型井可包括堆疊於N型基礎井上的P+埋置層。
在N型井中形成第一高摻雜N+區及第一高摻雜P+區（506）。在某些實施方案中，藉由將N摻雜劑及P摻雜劑植入N型井中的相應區中，而形成第一N+區及第一P+區。第一N+區所具有的N摻雜劑濃度（例如，約1014 cm-3 至1016 cm-3 ）可高於N型井中的N摻雜劑濃度（例如，約1013 cm-3 ）。高摻雜P+區所具有的P摻雜劑濃度（例如，約1014 cm-3 至1016 cm-3 ）可高於P型井中的P摻雜劑濃度（例如，約1012 cm-3 ）。可將第一N+區配置為較第一P+區距P型井更遠，且可將第一P+區配置為與P型井相距一距離。
在某些實施方案中，例如藉由稀釋N型井中的N摻雜劑或藉由形成N摻雜劑濃度較所述N型井低的額外的N型井，而在所述N型井中形成低摻雜N-區。低摻雜N-區所具有的N摻雜劑濃度（例如，約1012 cm-3 ）可低於N型井中的N摻雜劑濃度。接著可例如藉由將N摻雜劑植入相應區或藉由在相應區中形成額外的N型井或P型井，而在低摻雜N-區中形成第一高摻雜N+區及第一高摻雜P+區。
例如藉由將P摻雜劑植入至P型井中而在所述P型井中形成第二高摻雜P+區（508）。第二高摻雜P+區所具有的P摻雜劑濃度（例如，約1014 cm-3 至1016 cm-3 ）可高於P型井208中的P摻雜劑濃度（例如，約1012 cm-3 ）。
例如藉由將N摻雜劑植入P型井或在所述P型井中形成額外的N埋置層，而在第二高摻雜P+區中形成第二高摻雜N+區（510）。在步驟508期間，可使用遮罩來覆蓋用於第二N+區的區域。在步驟510期間，可使用額外的遮罩來覆蓋所形成的第二P+區。
在某些實施方案中，藉由可沈積於N型井表面及P型井表面上的場氧化膜（FOX），將N型井中（例如，低摻雜N-區中）的第一高摻雜N+區及第一高摻雜P+區自第二高摻雜P+區間隔開（或隔離開）。可藉由場氧化膜，將N型井中的第一高摻雜N+區自所述N型井的邊緣或N型基礎井的邊緣間隔開（或隔離開）。可藉由矽局部氧化（LOCOS）（例如，淺溝槽隔離（STI））來形成場氧化膜。
在某些實施方案中，在N型井中的第一P+區域與P型井中的第二P+區之間的場氧化膜的頂上形成（例如，沈積）導電層（例如，多晶矽層）。可使用所述導電層作為MOS電晶體的閘極側。
形成用於將N型井中的第一N+區及第一P+區電性耦合至較高電壓端子（例如，靜電放電保護裝置的陽極）以及將P型井中的第二N+區及第二P+區電性耦合至較低電壓端子（例如，靜電放電保護裝置的陰極）的電性觸點（512）。在某些實施方案中，靜電放電保護裝置的P型電晶體為包括將第一N+區作為基極、第一P+區作為射極且將第二P+區作為導體的PNP雙極接面電晶體。在某些實施方案中，P型電晶體為包括將第一N+區作為本體側、第一P+區作為源極側、第二P+區作為汲極側且將導電層作為閘極側的PMOS電晶體。第一N+區、第二P+區及第二N+區可構成NPN雙極接面電晶體。P型電晶體（PNP雙極接面電晶體或PMOS電晶體）與NPN雙極接面電晶體可操作地並聯於陽極與陰極之間。
在某些實施方案中，例如沿著與由第二P+區界定的區域的邊緣垂直的方向，在P型井中的第二高摻雜P+區中形成一定數目的第二高摻雜N+區。藉由第二P+區的一相應部分，將第二N+區中的每一者彼此間隔開。第二P+區的相應部分中的每一者可與N型井中的第一N+區及第一P+區一起構成相應的PNP雙極接面電晶體（或PMOS電晶體）。第二N+區中的每一者可與第一N+區及第二P+區一起構成相應的NPN雙極接面電晶體。PNP雙極接面電晶體（或PMOS電晶體）中的每一者與NPN雙極接面電晶體中的每一者可操作地並聯於陽極與陰極之間。
以上已闡述一定數目的實施方案。然而，應理解，在不背離本文所述技術及裝置的精神及範圍的條件下可作出各種潤飾。所述實施方案中的每一者中所示出的特徵可獨立地使用或彼此組合地使用。所述實施方案中亦可包括額外的特徵及變型。因此，其他實施方案亦處於以下申請專利範圍的範圍內。
100‧‧‧系統
101、103‧‧‧端子
102‧‧‧核心電路
104、150、200‧‧‧靜電放電保護電路
106、108‧‧‧雙極接面電晶體
152、230a、230b‧‧‧PNP雙極接面電晶體
154、240a、240b‧‧‧NPN雙極接面電晶體
201‧‧‧陽極
202‧‧‧基底
203‧‧‧陰極
204‧‧‧N型基礎井
206a、206b‧‧‧N型井
207a、207b‧‧‧寄生電晶體
208‧‧‧P型井
210a、210b‧‧‧N-區
212a、212b、222‧‧‧N+區
214a、214b、218‧‧‧P+區
216a、216b‧‧‧導電層
220‧‧‧場氧化膜
224‧‧‧電性觸點
235a、235b‧‧‧P型金屬氧化物半導體（PMOS）電晶體
300‧‧‧傳輸線脈衝曲線
302、304‧‧‧轉折點
306、462、464、472、474、476‧‧‧點
400、450‧‧‧量測資料
410、420‧‧‧崩潰電壓測試曲線
460、470‧‧‧傳輸線脈衝測試曲線
500‧‧‧製程
502、504、506、508、510、512‧‧‧步驟
A-A’、B-B’‧‧‧剖視線
A‧‧‧階段
B‧‧‧基極
C‧‧‧集極
D‧‧‧汲極側
E‧‧‧射極
G‧‧‧閘極側
H、h‧‧‧高度
S‧‧‧源極側
圖1A是根據一或多個實施方案的具有靜電放電（ESD）保護的示例性系統的示意圖。
圖1B是根據一或多個實施方案的示例性靜電放電保護電路的示意圖。
圖2A是說明根據一或多個實施方案的示例性靜電放電保護裝置的俯視圖的示意圖。
圖2B是說明沿圖2A所示的剖視線A-A’截取的剖視圖的示意圖。
圖2C是說明沿圖2A所示的剖視線B-B’截取的剖視圖的示意圖。
圖3是根據一或多個實施方案的靜電放電保護裝置的示例性傳輸線脈衝（transmission-line pulse，TLP）曲線的示意圖。
圖4A示出根據一或多個實施方案的靜電放電保護裝置的示例性崩潰電壓測試曲線。
圖4B示出圖4A所示靜電放電保護裝置的示例性傳輸線脈衝測試曲線。
圖5示出製作根據一或多個實施方案的靜電放電保護裝置的示例性製程。

Claims (9)

  1. 一種靜電放電(ESD)保護裝置，包括：第一摻雜劑類型的基礎井，設置於基底上；所述第一摻雜劑類型的第一井，設置於所述基礎井中；第二摻雜劑類型的第二井，設置於所述基礎井中；所述第一摻雜劑類型的第一高摻雜區及所述第二摻雜劑類型的第二高摻雜區，設置於所述第一井中；所述第二摻雜劑類型的第三高摻雜區，設置於所述第二井中；以及所述第一摻雜劑類型的多個第四高摻雜區，設置於所述第三高摻雜區中，其中所述多個第四高摻雜區中的每一者藉由所述第三高摻雜區的相應部分而彼此間隔開，其中所述第一高摻雜區與所述第二高摻雜區耦合至第一電壓端子，且所述第三高摻雜區及所述多個第四高摻雜區耦合至不同的第二電壓端子。
  2. 如申請專利範圍第1項所述的靜電放電保護裝置，其中所述第一高摻雜區、所述第二高摻雜區及所述第三高摻雜區構成第一電晶體，且所述第一高摻雜區、所述第三高摻雜區及所述多個第四高摻雜區中的一者構成第二電晶體，且其中所述第一電晶體與所述第二電晶體可操作地並聯於所述第一電壓端子與所述第二電壓端子之間。
  3. 如申請專利範圍第1項所述的靜電放電保護裝置，其中沿與由所述第三高摻雜區界定的區域的邊緣垂直的方向，所述第一摻雜劑類型佔據具有第一長度的區，且所述第二摻雜劑類型佔據具有第二長度的區，且其中所述第一長度對所述第二長度的比率大於1。
  4. 如申請專利範圍第1項所述的靜電放電保護裝置，更包括設置於所述第一井中的所述第一摻雜劑類型的低摻雜區，所述第一高摻雜區及所述第二高摻雜區位於所述低摻雜區中，其中所述低摻雜區所具有的所述第一摻雜劑類型的濃度低於所述第一井，且所述第一高摻雜區所具有的所述第一摻雜劑類型的濃度高於所述第一井。
  5. 如申請專利範圍第1項所述的靜電放電保護裝置，更包括耦合至所述第一電壓端子的導電層，其中所述第一高摻雜區、所述第二高摻雜區、所述第三高摻雜區及所述導電層構成以所述導電層作為閘極的金屬氧化物半導體(MOS)電晶體。
  6. 如申請專利範圍第1項所述的靜電放電保護裝置，更包括：所述第一摻雜劑類型的第三井，與所述第二井相鄰地設置於所述基礎井中；以及所述第一摻雜劑類型的第五高摻雜區及所述第二摻雜劑類型的第六高摻雜區，設置於所述第三井中， 其中所述第五高摻雜區、所述第六高摻雜區及所述第三高摻雜區構成第三電晶體，且所述第五高摻雜區、所述第三高摻雜區及所述多個第四高摻雜區中的一者構成第四電晶體，且其中所述第五高摻雜區及所述第六高摻雜區耦合至所述第一電壓端子，所述第三電晶體與所述第四電晶體可操作地並聯於所述第一電壓端子與所述第二電壓端子之間。
  7. 一種靜電放電(ESD)保護電路，包括：第一摻雜劑類型的第一電晶體，具有電性耦合至第一電壓端子的第一射極及第一基極以及電性耦合至第二電壓端子的第一集極；第二摻雜劑類型的第二電晶體，具有電性耦合至所述第一集極的第二射極及第二基極以及電性耦合至所述第一基極的第二集極；以及所述第一摻雜劑類型的第三電晶體，具有分別連接至所述第一射極及所述第一基極的第三射極及第三基極以及電性耦合至所述第二電壓端子的第三集極，其中所述第二射極配置於所述第一集極與所述第三集極之間且相鄰於所述第一集極及所述第三集極二者，其中所述第一電晶體可操作以藉由施加於所述第一電壓端子與所述第二電壓端子之間的觸發電壓而導通，以產生第一觸發電流，其中所述第三電晶體可操作以藉由所述觸發電壓而導通，以 產生第二觸發電流，且其中所述第二電晶體可操作以藉由所述第一觸發電流及所述第二觸發電流而導通，並在所述第一電壓端子與所述第二電壓端子之間傳導靜電放電電流。
  8. 如申請專利範圍第7項所述的靜電放電保護電路，更包括耦合至所述第一電壓端子的導電層，其中以所述第一射極作為源極、所述第一基極作為本體、所述導電層作為閘極且以第一導體作為汲極而形成金屬氧化物半導體(MOS)電晶體。
  9. 一種在基底上製作靜電放電(ESD)保護裝置的方法，所述方法包括：在所述基底上形成第一摻雜劑類型的基礎井；在所述基礎井中形成所述第一摻雜劑類型的第一井及第二摻雜劑類型的第二井；在所述第一井中形成所述第一摻雜劑類型的第一高摻雜區及所述第二摻雜劑類型的第二高摻雜區；在所述第二井中形成所述第二摻雜劑類型的第三高摻雜區；在所述第三高摻雜區中形成所述第一摻雜劑類型的多個第四高摻雜區；以及形成用於將所述第一高摻雜區及所述第二高摻雜區電性耦合至第一電壓端子以及將所述第三高摻雜區及所述多個第四高摻雜區電性耦合至第二電壓端子的電性觸點， 其中所述多個第四高摻雜區中的每一者藉由所述第三高摻雜區的相應部分而彼此間隔開，其中所述第一高摻雜區、所述第二高摻雜區及所述第三高摻雜區構成第一電晶體，且所述第一高摻雜區、所述第三高摻雜區及所述多個第四高摻雜區中的一者構成第二電晶體，所述第一電晶體與所述第二電晶體可操作地並聯於所述第一電壓端子與所述第二電壓端子之間。
TW106124096A 2017-05-05 2017-07-19 高電壓靜電放電保護裝置、電路及其製作方法 TWI668832B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/587,485 US10211198B2 (en) 2017-05-05 2017-05-05 High voltage electrostatic discharge (ESD) protection
US15/587,485 2017-05-05

Publications (2)

Publication Number Publication Date
TW201843802A TW201843802A (zh) 2018-12-16
TWI668832B true TWI668832B (zh) 2019-08-11

Family

ID=64015435

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106124096A TWI668832B (zh) 2017-05-05 2017-07-19 高電壓靜電放電保護裝置、電路及其製作方法

Country Status (3)

Country Link
US (1) US10211198B2 (zh)
CN (1) CN108807364B (zh)
TW (1) TWI668832B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658354B2 (en) * 2018-09-17 2020-05-19 Semiconductor Components Industries, Llc Electrostatic discharge handling for lateral transistor devices
US11043486B2 (en) * 2018-11-07 2021-06-22 Vanguard International Semiconductor Corporation ESD protection devices
CN111785717B (zh) * 2019-04-04 2023-05-26 中芯国际集成电路制造(上海)有限公司 Scr静电保护结构及其形成方法
EP3761362A1 (en) * 2019-07-03 2021-01-06 Infineon Technologies AG Silicon controlled rectifier
US11302687B2 (en) * 2019-10-30 2022-04-12 Globalfoundries Singapore Pte. Ltd. Semiconductor device and method of forming the same
CN112038336B (zh) * 2020-06-15 2023-03-24 湖南三安半导体有限责任公司 氮化物器件及其esd防护结构和制作方法
US11652097B2 (en) * 2020-11-30 2023-05-16 Amazing Microelectronic Corp. Transient voltage suppression device
TWI753751B (zh) * 2021-01-19 2022-01-21 旺宏電子股份有限公司 靜電放電保護裝置及其操作方法
EP4432356A1 (en) * 2023-03-13 2024-09-18 Samsung Electronics Co., Ltd. Electrostatic discharge protection device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI287289B (en) * 2005-08-09 2007-09-21 Taiwan Semiconductor Mfg Embedded silicon-controlled rectifier (SCR) for HVPMOS ESD protection
US20100320501A1 (en) * 2009-06-18 2010-12-23 Freescale Semiconductor, Inc. Non-snapback scr for electrostatic discharge protection

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2268328B (en) * 1992-06-30 1995-09-06 Texas Instruments Ltd A capacitor with electrostatic discharge protection
US5343053A (en) * 1993-05-21 1994-08-30 David Sarnoff Research Center Inc. SCR electrostatic discharge protection for integrated circuits
US5728612A (en) * 1996-07-19 1998-03-17 Lsi Logic Corporation Method for forming minimum area structures for sub-micron CMOS ESD protection in integrated circuit structures without extra implant and mask steps, and articles formed thereby
US6538266B2 (en) * 2000-08-11 2003-03-25 Samsung Electronics Co., Ltd. Protection device with a silicon-controlled rectifier
US7439592B2 (en) * 2004-12-13 2008-10-21 Broadcom Corporation ESD protection for high voltage applications
US8218276B2 (en) 2006-05-31 2012-07-10 Alpha and Omega Semiconductor Inc. Transient voltage suppressor (TVS) with improved clamping voltage
US7456441B2 (en) * 2006-09-15 2008-11-25 Semiconductor Components Industries, Llc Single well excess current dissipation circuit
US7652329B2 (en) 2007-07-13 2010-01-26 Semiconductor Components Industries, Llc Vertical MOS transistor and method therefor
US8519434B2 (en) 2011-03-22 2013-08-27 Macronix International Co., Ltd. Self detection device for high voltage ESD protection
EP2812922B1 (en) * 2012-02-07 2023-12-20 Sofics BVBA Semiconductor device for electrostatic discharge protection having regions of alternating conductivity types
US8921943B2 (en) * 2012-12-10 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for ESD structures
KR101847227B1 (ko) 2013-05-31 2018-04-10 매그나칩 반도체 유한회사 Esd 트랜지스터
WO2015056040A1 (en) 2013-10-18 2015-04-23 Freescale Semiconductor, Inc. Electrostatic discharge protection device structures and methods of manufacture
TWI527241B (zh) 2014-06-11 2016-03-21 新唐科技股份有限公司 半導體裝置
US10026640B2 (en) 2014-10-17 2018-07-17 Taiwan Semiconductor Manufacturing Company Limited Structure and method for enhancing robustness of ESD device
US20160204598A1 (en) 2015-01-12 2016-07-14 United Microelectronics Corp. Electrostatic discharge protection circuit and electrostatic discharge protection device
TWI557869B (zh) 2015-03-16 2016-11-11 旺宏電子股份有限公司 半導體裝置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI287289B (en) * 2005-08-09 2007-09-21 Taiwan Semiconductor Mfg Embedded silicon-controlled rectifier (SCR) for HVPMOS ESD protection
US20100320501A1 (en) * 2009-06-18 2010-12-23 Freescale Semiconductor, Inc. Non-snapback scr for electrostatic discharge protection

Also Published As

Publication number Publication date
US20180323184A1 (en) 2018-11-08
US10211198B2 (en) 2019-02-19
TW201843802A (zh) 2018-12-16
CN108807364A (zh) 2018-11-13
CN108807364B (zh) 2020-06-30

Similar Documents

Publication Publication Date Title
TWI668832B (zh) 高電壓靜電放電保護裝置、電路及其製作方法
US10276557B2 (en) Electrostatic discharge protection device
US7372083B2 (en) Embedded silicon-controlled rectifier (SCR) for HVPMOS ESD protection
US8569836B2 (en) Semiconductor device
US7494854B2 (en) Turn-on-efficient bipolar structures for on-chip ESD protection
US9443840B2 (en) Methods and apparatus for ESD structures
US9685443B2 (en) Compact guard ring structure for CMOS integrated circuits
US20020185682A1 (en) Additional n-type LDD/pocket implant for improving short-channel NMOS ESD robustness
KR101847227B1 (ko) Esd 트랜지스터
US10439024B2 (en) Integrated circuit with triple guard wall pocket isolation
US20030164521A1 (en) Semiconductor device having ESD protective transistor
US8598625B2 (en) ESD protection device with tunable design windows
JP2007214267A (ja) 半導体装置
US9607980B1 (en) High voltage transistor
KR20100079083A (ko) 반도체 소자의 정전기 방전 보호 소자 및 그의 제조 방법
US9343555B2 (en) Methods and apparatus for ESD structures
US9343556B2 (en) Methods and apparatus for ESD protection circuits
JP2012094797A (ja) 半導体装置及びその製造方法
US9431356B2 (en) Semiconductor device and method of forming the same
TW503558B (en) Low-noise silicon controlled rectifier for electrostatic discharge protection
US9240401B2 (en) Semiconductor device and method of manufacturing a semiconductor device
JP2014038922A (ja) 半導体装置
US20140084373A1 (en) ESD Clamp in Integrated Circuits
JP2013172085A (ja) 半導体装置の製造方法及び半導体装置
JP2010182821A (ja) 半導体装置