JP2010182821A - 半導体装置 - Google Patents

Abstract

【課題】高耐圧のノイズやサージから内部回路を守るＥＳＤ保護素子であり、要求される条件により合わせ込みやすい構造のＥＳＤ保護素子を提供する。
【解決手段】高耐圧を有する半導体装置をノイズやサージから守るＬＯＣＯＳオフセット型Ｎチャネル型ＭＯＳを利用したＥＳＤ保護素子１００において、ドレイン側のＬＯＣＯＳ酸化膜-コンタクト間距離１４の内側に抵抗領域１５を設け、この抵抗領域１５の距離を変えることにより、ＥＳＤ保護素子の動作時における寄生バイポーラトランジスタのオン状態を保持する保持電圧を容易に調整することが可能となる。
【選択図】図１

Description

本発明は、本発明は、半導体装置に関する。特に、静電気放電などを代表とするサージやノイズから高耐圧を有する素子の破壊を防ぐためのＥＳＤ保護素子を有する半導体装置に関する。

半導体装置には、静電気放電（ＥＳＤ）を代表とする様々なサージや電源電圧の変動ノイズから内部素子を保護する為にＥＳＤ保護素子が設けられている。ＥＳＤ保護素子の例としては、寄生的に構成されるダイオード素子、バイポーラ素子、サイリスタ素子が挙げられる。これらの素子に求められることは、定常状態においては常にオフ、サージやノイズが半導体装置に印加された際に内部素子が破壊に至る前に動作し発生した大電流を放出し、再びオフ状態に戻るという機能である。

ＥＳＤ保護素子として、これまでＮＭＯＳオフトランジスタなどが考えられた。図３に従来のＮＭＯＳオフトランジスタを用いたＥＳＤ保護素子を示す。図３のＥＳＤ保護素子２００は、Ｐ型基板１表面に設けられたＰ型ウェル領域２とＰ型ウェル領域２と接するように設けられたＮ型ウェル領域３と、Ｐ型ウェル領域２上に設けられたＮ型高濃度ソース領域４とＮ型ウェル領域３上に設けられたＮ型高濃度ドレイン領域5とＮ型高濃度ドレイン領域５を接するように囲みＮ型高濃度ソース領域４とチャネル領域１３だけ隔てて設けられたＮ型低濃度フィールド領域６と、Ｎ型高濃度ソース領域4及びチャネル領域13及びＮ型高濃度ドレイン領域５以外のシリコン基板表面に設けられたＬＯＣＯＳ酸化膜７と、チャネル領域１３上のシリコン表面に設けられたゲート酸化膜８とゲート酸化膜８と接するようにチャネル領域１３とチャネル領域１３の接しているＬＯＣＯＳ酸化膜７の一部にオーバーラップして設けられたゲート電極９と、Ｎ型高濃度ソース領域４表面上に接して設けられたソース電極１０とゲート電極９からＰＣＳ（PolyGate-Contact間距離）１４だけ隔てて設けられたドレイン電極１１と、ソース電極１０及びドレイン電極１１以外の表面を覆うように設けられた保護酸化膜１２から構成されている。

特開２００３−１９７９０８号公報

このＥＳＤ保護素子２００のＮチャネル型トランジスタは、Ｐ型半導体基板１及びＰ型ウェル領域２及びゲート電極９及びソース電極１０を電気的に結線して接地端子Vssに接続し、ドレイン電極１１を電源端子Vddに接続して使用し、通常の電源電圧がVddに印加されている状態ではオフトランジスタとして用いられる。電源端子Vddに大きなプラス電圧パルスが印加された場合は、Ｎ型高濃度ソース領域４とＰ型ウェル領域２とＮ型ウェル領域３で構成される寄生NPNバイポーラトランジスタがオンして電流を流すことになるが、各部位の濃度の組み合わせによってはこの寄生ＮＰＮバイポーラトランジスタのオン状態を保持するための保持電圧が通常印加される電源電圧を下回ることがあり、電圧パルスが通過した後も寄生ＮＰＮバイポーラトランジスタがオン状態を保持し続け、Ｎチャネル型トランジスタがオフ状態に戻らないという状態に陥る場合があった。

図３のような従来構造では、内部回路に使用するトランジスタの特性を考慮しつつ、寄生ＮＰＮバイポーラトランジスタのオン状態を保持するための保持電圧も考慮して、ＥＳＤ保護素子の格部位の濃度やサイズを決めることは、難しい作業であった。

本発明は、上記保持電圧を他の特性とほぼ切り離して調節することを可能にするＥＳＤ保護素子の構造を提供することにある。本発明にかかる保護素子を有する半導体装置は、ＬＯＣＯＳオフセット型Ｎチャネル型MOSのドレイン側のＬＯＣＯＳ端からドレイン電極までの高濃度Ｎ型領域内に抵抗領域を設け、この抵抗領域の水平方向の長さを調節することにより、寄生ＮＰＮバイポーラトランジスタのオン状態を保持するための保持電圧を調節することが出来る。具体的には以下のような手段を用いる。

まず、Ｐ型基板表面に設けられたＰ型ウェル領域と、前記Ｐ型ウェル領域と接するように設けられたＮ型ウェル領域と、前記Ｐ型ウェル領域上に設けられたＮ型高濃度ソース領域と、前記Ｎ型ウェル領域上に抵抗領域だけ隔てて設けられた２つのＮ型高濃度ドレイン領域と、前記抵抗領域を除いて前記Ｎ型高濃度ドレイン領域と接するように取り囲み前記Ｎ型高濃度ソース領域とチャネル領域だけ隔てて設けられたＮ型低濃度フィールド領域と、前記Ｎ型高濃度ソース領域と前記チャネル領域と前記Ｎ型高濃度ドレイン領域と前記抵抗領域とを除くシリコン基板表面に設けられたＬＯＣＯＳ酸化膜と、前記チャネル領域上のシリコン表面に設けられたゲート酸化膜と、前記ゲート酸化膜と接するようにチャネル領域とチャネル領域の接している前記ＬＯＣＯＳ酸化膜の一部にオーバーラップして設けられたゲート電極と、前記Ｎ型高濃度ソース領域表面上に接して設けられたソース電極と、前記Ｎ型高濃度ドレイン領域表面上に接して且つチャネル形成領域に接して設けられているＬＯＣＯＳ酸化膜からＬＯＣＯＳ酸化膜-コンタクト間距離を隔てて設けられたドレイン電極と、前記ソース電極と前記ドレイン電極以外の表面を覆うように設けられた保護酸化膜とから構成されている半導体装置とする。

また、Ｐ型基板表面に設けられたＰ型ウェル領域と、前記Ｐ型ウェル領域と接するように設けられたＮ型ウェル領域と、前記Ｐ型ウェル領域上に設けられたＮ型高濃度ソース領域と、前記Ｎ型ウェル領域上に抵抗領域だけ隔てて設けられた２つのＮ型高濃度ドレイン領域と、前記抵抗領域を除いて前記Ｎ型高濃度ドレイン領域と接するように取り囲み前記Ｎ型高濃度ソース領域とチャネル領域だけ隔てて設けられたＮ型低濃度フィールド領域と、前記Ｎ型高濃度ソース領域と前記チャネル領域と前記Ｎ型高濃度ドレイン領域とを除くシリコン基板表面に設けられたＬＯＣＯＳ酸化膜と、前記チャネル領域上のシリコン表面に設けられたゲート酸化膜と、前記ゲート酸化膜と接するようにチャネル領域とチャネル領域の接している前記ＬＯＣＯＳ酸化膜の一部にオーバーラップして設けられたゲート電極と、前記Ｎ型高濃度ソース領域表面上に接して設けられたソース電極と、前記Ｎ型高濃度ドレイン領域表面上に接して且つチャネル形成領域に接して設けられているＬＯＣＯＳ酸化膜からＬＯＣＯＳ酸化膜-コンタクト間距離を隔てて設けられたドレイン電極と、前記ソース電極と前記ドレイン電極以外の表面を覆うように設けられた保護酸化膜とから構成されている半導体装置とする。

以上のようにすることで、寄生NPNバイポーラトランジスタのオン状態を保持するための保持電圧を簡単に調節することが可能なＥＳＤ保護素子を得ることができ、より外部からのノイズに強い製品を作ることが出来る。

本発明の第１実施形態に係るＥＳＤ保護素子１００の断面図である。 本発明の第２の実施形態に係るＥＳＤ保護素子１０１の断面図である。 従来のＥＳＤ保護素子２００の断面図である。 本発明の実施形態のＥＳＤ保護素子と従来構造のＥＳＤ保護素子の電圧-電流特性である。

以下、本発明を実施するための最良の形態について、図面に基づいて説明する。

図１は、本発明の第１の実施形態に係るＥＳＤ保護素子１００の断面図である。図１のＥＳＤ保護素子１００は以下のような構成である。例えば、抵抗が20〜30ΩcnのＰ型シリコン基板１表面に低濃度のＰ型ウェル領域２を深さ20um、不純物は例えばボロンとして濃度は1×10¹⁶cm^-3程度に形成し、Ｐ型ウェル領域２と接するように設けられた低濃度のＮ型ウェル領域3を深さ20um、不純物は例えばリンとして1×10¹⁶cm^-3程度に形成する。次いで、レジストバターンをマスクとしたイオン注入により、Ｎ型低濃度フィールド領域６を深さ1um、不純物は例えばリンとして5×10¹⁷cm^-3程度に形成し、Ｎ型低濃度フィールド領域６の上に第１のＬＯＣＯＳ酸化膜７が成長するように選択酸化により8000Å程度の熱酸化膜を形成する。

次いで、熱酸化により1000Å程度のゲート酸化膜８をシリコン表面に形成する。次いで、ゲート酸化膜８上にCVD法により厚さ4000Å程度のポリシリコンを形成し、ポリシリコンに不純物として例えばリンを1×10²⁰cm^-3程度拡散させ、レジストパターン形成とドライエッチングにより、第１のＬＯＣＯＳ酸化膜７の一方の端部と接するチャネル領域１３から第１のＬＯＣＯＳ酸化膜７の一部までを覆うようにゲート電極９を形成する。次いで、後に抵抗領域１５となる領域にレジストバターンを形成し、そのレジストパターンとゲート電極９とＬＯＣＯＳ酸化膜７をマスクとして不純物は例えばヒ素として1×10²⁰cm^-3程度になるように不純物をイオン注入して、Ｎ型高濃度ソース領域４およびＮ型高濃度ドレイン領域５を深さ0.4umを形成する。

このとき、ゲート電極９の下に形成されたチャネル領域１３に接するようにＮ型高濃度ソース領域４が形成され、第１のＬＯＣＯＳ酸化膜７の他方の端部には第１のＮ型高濃度ドレイン領域５、抵抗領域１５、第２のＮ型高濃度ドレイン領域５、下部にＮ型低濃度フィールド領域６を有する第２のＬＯＣＯＳ酸化膜７がこの順に接して形成されている。なお、抵抗領域１５はＮ型ウェル領域３の一部であって導電型と濃度はＮ型ウェル領域３と同一である。また、Ｐ型ウェル領域２上にはチャネル領域１３とＮ型高濃度ソース領域４があり、Ｎ型ウェル領域３上には下部にＮ型低濃度フィールド領域６を有する第１のＬＯＣＯＳ酸化膜７と第１の高濃度ドレイン領域５と抵抗領域１５と第２の高濃度ドレイン領域５と下部にＮ型低濃度フィールド領域６を有する第２のＬＯＣＯＳ酸化膜７が形成されている。

次いで、保護酸化膜１２を厚さ7000Å程度、例えばCVD法により形成する。次いで、Ｎ型高濃度ソース領域４上および第２のＮ型高濃度ドレイン領域５上の保護酸化膜１２を開孔し、アルミニウム合金を堆積した後にパターニングしてＮ型高濃度ソース領域４上にはソース電極１０、第２のＮ型高濃度ドレイン領域５上にはドレイン電極１１が形成され、ゲート電極９端部とドレイン電極１１端部とはＰＣＳ（PolyGate-Contact間距離）と呼ばれる距離だけ離間している。

図２は、本発明の第１の実施形態に係るＥＳＤ保護素子１０１の断面図である。図２のＥＳＤ保護素子１００は以下のような構成である。例えば、抵抗が20〜30ΩcnのＰ型シリコン基板１表面に低濃度のＰ型ウェル領域２を深さ20um、不純物は例えばボロンとして濃度は1×10¹⁶cm^-3程度に形成し、Ｐ型ウェル領域２と接するように設けられた低濃度のＮ型ウェル領域3を深さ20um、不純物は例えばリンとして1×10¹⁶cm^-3程度に形成する。次いで、Ｎ型低濃度フィールド領域６をレジストバターンをマスクとしたイオン注入により、深さ1um、不純物は例えばリンとして5×10¹⁷cm^-3程度に形成し、Ｎ型低濃度フィールド領域６の上に第１のＬＯＣＯＳ酸化膜７があるように選択酸化により8000Å程度の熱酸化膜を形成する。

このとき、図２に示すように図１ではＮ型ウェル領域３と同一導電型で同一濃度であった抵抗領域１５にはＮ型低濃度フィールド領域６とＬＯＣＯＳ酸化膜７を重ねて形成する。次いで、熱酸化により1000Å程度のゲート酸化膜８をシリコン表面に形成する。次いで、ゲート酸化膜８上にCVD法により厚さ4000Å程度のポリシリコンを形成し、ポリシリコンに不純物として例えばリンを1×10²⁰cm^-3程度拡散させ、レジストパターン形成とドライエッチングにより、第１のＬＯＣＯＳ酸化膜７の一方の端部と接するチャネル領域１３から第１のＬＯＣＯＳ酸化膜７の一部までを覆うようにゲート電極９を形成する。次いで、ゲート電極９とＬＯＣＯＳ酸化膜７をマスクとして不純物は例えばヒ素として1×10²⁰cm^-3程度になるように不純物をイオン注入して、Ｎ型高濃度ソース領域４およびＮ型高濃度ドレイン領域５を深さ0.4umを形成する。

このとき、ゲート電極９の下に形成されたチャネル領域１３に接するようにＮ型高濃度ソース領域４が形成され、第１のＬＯＣＯＳ酸化膜７の他方の端部には第１のＮ型高濃度ドレイン領域５、抵抗領域１５、第２のＮ型高濃度ドレイン領域５、下部にＮ型低濃度フィールド領域６を有する第２のＬＯＣＯＳ酸化膜７がこの順に接して形成されている。なお、抵抗領域１５はＮ型ウェル領域３の一部であって導電型と濃度はＮ型ウェル領域３と同一である。また、Ｐ型ウェル領域２上にはチャネル領域１３とＮ型高濃度ソース領域４があり、Ｎ型ウェル領域３上には下部にＮ型低濃度フィールド領域６を有する第１のＬＯＣＯＳ酸化膜７と第１の高濃度ドレイン領域５と抵抗領域１５と第２の高濃度ドレイン領域５と下部にＮ型低濃度フィールド領域６を有する第２のＬＯＣＯＳ酸化膜７が形成されている。

次いで、保護酸化膜１２を厚さ7000Å程度、例えばCVD法により形成する。次いで、Ｎ型高濃度ソース領域４上および第２のＮ型高濃度ドレイン領域５上の保護酸化膜１２を開孔し、アルミニウム合金を堆積した後にパターニングしてＮ型高濃度ソース領域４上にはソース電極１０、第２のＮ型高濃度ドレイン領域５上にはドレイン電極１１が形成され、ゲート電極９端部とドレイン電極１１端部とはＰＣＳ（ｐｏｌｙＧａｔｅ−Ｃｏｎｔａｃｔ間距離）と呼ばれる距離だけ離間している。

図２に示すＥＳＤ保護素子１０１と図１に示すＥＳＤ保護素子１００との違いは抵抗領域１５の構造であって、ＥＳＤ保護素子１００にあってはＮ型ウェル領域３の一部であり、ＥＳＤ保護素子１０１にあってはＮ型低濃度フィールド領域６を有するＬＯＣＯＳ酸化膜７とした点が異なる。ＥＳＤ保護素子１００を製造する場合にはＮ型高濃度ソース領域４およびＮ型高濃度ドレイン領域５形成のためのイオン注入の際にレジストマスクが必要であったが、ＥＳＤ保護素子１０１を製造する場合にはレジストマスクの必要が無く、自己整合的にイオン注入できるという利点があり、製造工程が簡便となる。

以上のような構成としたときの素子特性を図４に示す。図４は本発明の実施形態を使用したＥＳＤ保護素子と従来構造のＥＳＤ保護素子の電圧-電流特性（以下スナップバック特性と呼ぶ）を示す。従来構造のＥＳＤ保護素子では、各部位の濃度とサイズを設定してしまうと図4のスナップバック特性の保持電圧の値が固定されてしまうが、上記実施形態を使用したＥＳＤ保護素子であれば各部位の濃度とサイズを設定した後でも、抵抗領域15の距離を調節することにより、より簡単に保持電圧の値を調節することが出来る。

１ Ｐ型半導体基板
２ Ｐ型ウェル領域
３ Ｎ型ウェル領域
４ Ｎ型高濃度ソース領域
５ Ｎ型高濃ドレイン度領域
６ Ｎ型低濃度フィールド領域
７ ＬＯＣＯＳ酸化膜
８ ゲート酸化膜
９ ゲート電極
１０ ソース電極
１１ ドレイン電極
１２ 保護酸化膜
１３ チャネル領域
１４ ＰＣＳ（Poly Gate-Contact間距離）
１５ Ｎ型抵抗領域
１００ ＥＳＤ保護素子
１０１ ＥＳＤ保護素子
２００ ＥＳＤ保護素子

Claims (2)

1. 半導体基板と、
   前記半導体基板表面に設けられたＰ型ウェル領域と、
   前記Ｐ型ウェル領域と接するように設けられたＮ型ウェル領域と、
   前記Ｐ型ウェル領域上に設けられたＮ型高濃度ソース領域と、
   前記Ｎ型ウェル領域上に抵抗領域だけ隔てて設けられた２つのＮ型高濃度ドレイン領域と、
   前記抵抗領域を除いて前記Ｎ型高濃度ドレイン領域と接するように取り囲み前記Ｎ型高濃度ソース領域とチャネル領域だけ隔てて設けられたＮ型低濃度フィールド領域と、
   前記Ｎ型高濃度ソース領域と前記チャネル領域と前記Ｎ型高濃度ドレイン領域と前記抵抗領域とを除くシリコン基板表面に設けられたＬＯＣＯＳ酸化膜と、
   前記チャネル領域上のシリコン表面に設けられたゲート酸化膜と、
   前記ゲート酸化膜と接するようにチャネル領域とチャネル領域の接している前記ＬＯＣＯＳ酸化膜の一部にオーバーラップして設けられたゲート電極と、
   前記Ｎ型高濃度ソース領域表面上に接して設けられたソース電極と、
   前記Ｎ型高濃度ドレイン領域表面上に接して且つチャネル形成領域に接して設けられているＬＯＣＯＳ酸化膜からＬＯＣＯＳ酸化膜-コンタクト間距離を隔てて設けられたドレイン電極と、
   前記ソース電極と前記ドレイン電極以外の表面を覆うように設けられた保護酸化膜と、
   を有する半導体装置。
2. 半導体基板と、
   前記半導体基板表面に設けられたＰ型ウェル領域と、
   前記Ｐ型ウェル領域と接するように設けられたＮ型ウェル領域と、
   前記Ｐ型ウェル領域上に設けられたＮ型高濃度ソース領域と、
   前記Ｎ型ウェル領域上に抵抗領域だけ隔てて設けられた２つのＮ型高濃度ドレイン領域と、
   前記抵抗領域を除いて前記Ｎ型高濃度ドレイン領域と接するように取り囲み前記Ｎ型高濃度ソース領域とチャネル領域だけ隔てて設けられたＮ型低濃度フィールド領域と、
   前記Ｎ型高濃度ソース領域と前記チャネル領域と前記Ｎ型高濃度ドレイン領域とを除くシリコン基板表面に設けられたＬＯＣＯＳ酸化膜と、
   前記チャネル領域上のシリコン表面に設けられたゲート酸化膜と、
   前記ゲート酸化膜と接するようにチャネル領域とチャネル領域の接している前記ＬＯＣＯＳ酸化膜の一部にオーバーラップして設けられたゲート電極と、
   前記Ｎ型高濃度ソース領域表面上に接して設けられたソース電極と、
   前記Ｎ型高濃度ドレイン領域表面上に接して且つチャネル形成領域に接して設けられているＬＯＣＯＳ酸化膜からＬＯＣＯＳ酸化膜-コンタクト間距離を隔てて設けられたドレイン電極と、
   前記ソース電極と前記ドレイン電極以外の表面を覆うように設けられた保護酸化膜と、
   を有する半導体装置。

Images