JP2014165245A - 静電気保護用半導体装置 - Google Patents
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Abstract
【課題】カスケード接続して用いても、破壊電流の低下が抑制される静電気保護用の半導体装置を提供すること。
【解決手段】カスケード接続して用いられる静電気保護用の半導体装置1は、p型コンタクト領域11、n型のカソード領域12、p型ウェル領域13、n型ウェル領域14、p型のアノード領域15、及びn型コンタクト領域16を備える。p型コンタクト領域11とカソード領域12が分離されている。
【選択図】図1
【解決手段】カスケード接続して用いられる静電気保護用の半導体装置1は、p型コンタクト領域11、n型のカソード領域12、p型ウェル領域13、n型ウェル領域14、p型のアノード領域15、及びn型コンタクト領域16を備える。p型コンタクト領域11とカソード領域12が分離されている。
【選択図】図1
Description
本明細書で開示される技術は、静電気保護用の半導体装置に関し、特にサイリスタ型の静電気保護用の半導体装置に関する。
複数種類の回路素子を一体化した複合ICの開発が進められている。複合ICでは、回路素子間の電気的な絶縁を確保するために、SOI(Silicon on Insulator)基板を用いて形成されることが多い。また、複合ICでは、静電気放電(Electro-static discharge:ESD)に伴うサージ電圧に対策するために、静電気保護用の半導体装置も一体化して構成されている。SOI基板に組み込まれたサイリスタ型の静電気保護用の半導体装置の一例が、特許文献1及び2に開示されている。
複合ICに搭載される回路素子は、その種類に応じて異なる電源を利用したいことがある。例えば、複合ICに搭載される一部の回路素子は5Vの電源を利用し、他の一部の回路素子は15Vの電源を利用することがある。このような場合、5V系の回路素子に対応した静電気保護用の半導体装置に関しては、1.6倍のノイズ耐性を考慮すると8V以上の保持電圧を有するように設計されるのが望ましい。同様に、15V系の回路素子に対応した静電気保護用の半導体装置に関しては、1.6倍のノイズ耐性を考慮すると25V以上の保持電圧を有するように設計されるのが望ましい。
電源系ごとに最適化された静電気保護用の半導体装置を設計する手間を省くためには、カスケード接続を利用することが考えられる。図13に、サイリスタ型の静電気保護用の半導体装置(「SCR」と示す)をカスケード接続した例を示す。このように、基本の静電気保護用の半導体装置のカスケード接続段数を調整することで、異なる保持電圧を有する静電気保護用の半導体装置を複合ICに搭載させることができる。
ところが、本発明者らの検討の結果、静電気保護用の半導体装置をカスケード接続して用いると、破壊電流が大幅に低下する場合があることが分かってきた。本明細書で開示される技術は、静電気保護用の半導体装置をカスケード接続して用いても、破壊電流の低下が抑制される静電気保護用の半導体装置を提供することを目的としている。
本明細書で開示される静電気保護用半導体装置は、カスケード接続して用いられる。静電気保護用半導体装置の一実施形態は、半導体支持層、半導体支持層上に設けられている埋込み絶縁層、埋込み絶縁層上に設けられている第1導電型の半導体活性層、半導体活性層の表面の一部に設けられているカソード電極、及び半導体活性層の表面の他の一部に設けられているアノード電極を備えている。半導体活性層は、第2導電型の第1ウェル領域、第2導電型の第1コンタクト領域、第1導電型のカソード領域、第1導電型の第2ウェル領域、第1導電型の第2コンタクト領域、及び第2導電型のアノード領域を有している。第1コンタクト領域は、第1ウェル領域に囲まれており、カソード電極に接続されており、第1ウェル領域よりも不純物濃度が濃い。カソード領域は、第1ウェル領域に囲まれており、カソード電極に接続されている。第2ウェル領域は、第1ウェル領域に隣接している。第2コンタクト領域は、第2ウェル領域に囲まれており、アノード電極に接続されており、第2ウェル領域よりも不純物濃度が濃い。アノード領域は、第2ウェル領域に囲まれており、アノード電極に接続されている。本明細書で開示される静電気保護用半導体装置では、第1コンタクト領域とカソード領域が分離されている。
上記形態の静電気保護用半導体装置では、第1コンタクト領域とカソード領域が分離されていることによって、カソード接続して用いても破壊電流の低下が抑制される。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
(第1特徴)本明細書で開示される静電気保護用半導体装置は、カスケード接続して用いられる。
(第2特徴)本明細書で開示される静電気保護用半導体装置は、サイリスタ型であり、SOI基板に形成される。
(第3特徴)本明細書で開示される静電気保護用半導体装置は、半導体支持層、半導体支持層上に設けられている埋込み絶縁層、埋込み絶縁層上に設けられている第1導電型の半導体活性層、半導体活性層の表面の一部に設けられているカソード電極、及び半導体活性層の表面の他の一部に設けられているアノード電極を備えている。
(第4特徴)半導体活性層は、第2導電型の第1ウェル領域、第2導電型の第1コンタクト領域、第1導電型のカソード領域、第1導電型の第2ウェル領域、第1導電型の第2コンタクト領域、及び第2導電型のアノード領域を有する。第1コンタクト領域は、第1ウェル領域に囲まれており、カソード電極に接続されており、第1ウェル領域よりも不純物濃度が濃い。カソード領域は、第1ウェル領域に囲まれており、第1電極に接続されている。第2ウェル領域は、第1ウェル領域に隣接している。第2コンタクト領域は、第2ウェル領域に囲まれており、第2電極に接続されており、第2ウェル領域よりも不純物濃度が濃い。アノード領域は、第2ウェル領域に囲まれており、第2電極に接続されている。ここで、本明細書で開示される静電気保護用半導体装置では、第1コンタクト領域とカソード領域が分離されていることを特徴としている。
(第5特徴)本明細書で開示される静電気保護用半導体装置では、第2コンタクト領域とアノード領域が分離されていてもよい。
(第6特徴)半導体活性層はさらに、第1ウェル領域と第2ウェル領域の双方に接しており、第2ウェル領域よりも不純物濃度が濃い第1導電型の境界領域を有していてもよい。この形態の静電気保護用半導体装置では、ブレークダウン電圧を低下させることができる。
(第7特徴)本明細書で開示される静電気保護用半導体装置では、半導体活性層を平面視したときに、第1ウェル領域と第2ウェル領域の境界線が非直線であってもよい。この形態の静電気保護用半導体装置では、トリガー電圧を低下させることができる。
(第1特徴)本明細書で開示される静電気保護用半導体装置は、カスケード接続して用いられる。
(第2特徴)本明細書で開示される静電気保護用半導体装置は、サイリスタ型であり、SOI基板に形成される。
(第3特徴)本明細書で開示される静電気保護用半導体装置は、半導体支持層、半導体支持層上に設けられている埋込み絶縁層、埋込み絶縁層上に設けられている第1導電型の半導体活性層、半導体活性層の表面の一部に設けられているカソード電極、及び半導体活性層の表面の他の一部に設けられているアノード電極を備えている。
(第4特徴)半導体活性層は、第2導電型の第1ウェル領域、第2導電型の第1コンタクト領域、第1導電型のカソード領域、第1導電型の第2ウェル領域、第1導電型の第2コンタクト領域、及び第2導電型のアノード領域を有する。第1コンタクト領域は、第1ウェル領域に囲まれており、カソード電極に接続されており、第1ウェル領域よりも不純物濃度が濃い。カソード領域は、第1ウェル領域に囲まれており、第1電極に接続されている。第2ウェル領域は、第1ウェル領域に隣接している。第2コンタクト領域は、第2ウェル領域に囲まれており、第2電極に接続されており、第2ウェル領域よりも不純物濃度が濃い。アノード領域は、第2ウェル領域に囲まれており、第2電極に接続されている。ここで、本明細書で開示される静電気保護用半導体装置では、第1コンタクト領域とカソード領域が分離されていることを特徴としている。
(第5特徴)本明細書で開示される静電気保護用半導体装置では、第2コンタクト領域とアノード領域が分離されていてもよい。
(第6特徴)半導体活性層はさらに、第1ウェル領域と第2ウェル領域の双方に接しており、第2ウェル領域よりも不純物濃度が濃い第1導電型の境界領域を有していてもよい。この形態の静電気保護用半導体装置では、ブレークダウン電圧を低下させることができる。
(第7特徴)本明細書で開示される静電気保護用半導体装置では、半導体活性層を平面視したときに、第1ウェル領域と第2ウェル領域の境界線が非直線であってもよい。この形態の静電気保護用半導体装置では、トリガー電圧を低下させることができる。
図1に示されるように、複合ICに搭載されるサイリスタ型の静電気保護用の半導体装置1は、SOI基板2を用いて形成されている。SOI基板2は、p型の半導体支持層3と埋込み絶縁層4とn−型の半導体活性層5を備えている。半導体支持層3の材料は単結晶シリコンである。半導体支持層3は、ボロンを高濃度に含んでおり、接地電圧に固定されている。埋込み絶縁層4の材料は酸化シリコンである。半導体活性層5の材料は単結晶シリコンである。半導体活性層5は、リンを低濃度に含んでおり、その不純物濃度が約1×1015cm−3である。半導体活性層5の厚みは極めて薄く、約2μmである。
半導体活性層5は、p+型のp型コンタクト領域11、n+型のカソード領域、p型のp型ウェル領域13、n型のn型ウェル領域14、p+型のアノード領域15、及びn+型のn型コンタクト領域16を有する。一例では、半導体活性層5を平面視したときに、p型コンタクト領域11、カソード領域、アノード領域15、及びn型コンタクト領域16は、一方向に沿って平行に伸びており、ストライプ状に配置されている。なお、p型コンタクト領域11が請求項に記載の第1コンタクト領域の一例であり、p型ウェル領域13が請求項に記載の第1ウェル領域の一例であり、n型ウェル領域14が請求項に記載の第2ウェル領域の一例であり、n型コンタクト領域16が請求項に記載の第2コンタクト領域の一例である。
p型コンタクト領域11は、半導体活性層5の表面の一部に露出しており、p型ウェル領域13に囲まれている。p型コンタクト領域11は、カソード電極22にオーミック接続されている。p型コンタクト領域11とカソード電極22の接合部はシリサイド化されている。p型コンタクト領域11は、厚みが約0.2〜0.3μmであり、不純物濃度が約5×1019cm−3以上である。p型コンタクト領域11は、イオン注入によってボロンが導入された領域である。
カソード領域12は、半導体活性層5の表面の一部に露出しており、p型ウェル領域13に囲まれている。カソード領域12は、カソード電極22にオーミック接続されている。カソード領域12とカソード電極22の接合部はシリサイド化されている。カソード領域12は、p型コンタクト領域11とn型ウェル領域14の間に配置されており、p型コンタクト領域11からp型ウェル領域13を介して約1μm分離されている。カソード領域12は、厚みが約0.2〜0.3μmであり、不純物濃度が約5×1019cm−3以上である。カソード領域12は、イオン注入によってリンが導入された領域である。
p型ウェル領域13は、半導体活性層5の表層部に形成されており、半導体活性層5の表面に露出している。p型ウェル領域13は、埋込み絶縁層4にまで達しておらず、埋込み絶縁層4との間に半導体活性層5の一部が残存している。p型ウェル領域13は、厚みが約1.1μmであり、不純物濃度が約3×1017cm−3である。p型ウェル領域13は、イオン注入によってボロンが導入された領域である。この例では、半導体活性層5の厚みが約2μmであり、p型ウェル領域13の厚みが約1.1μmであることから、p型ウェル領域13の下方に残存する半導体活性層5の厚みT1は約0.9μmである。
n型ウェル領域14は、p型ウェル領域13に隣接しており、半導体活性層5の表層部に形成されており、半導体活性層5の表面に露出している。n型ウェル領域14は、埋込み絶縁層4にまで達しておらず、埋込み絶縁層4との間に半導体活性層5の一部が残存している。n型ウェル領域14は、厚みが約1.1μmであり、不純物濃度が約3×1017cm−3である。n型ウェル領域14は、イオン注入によってリンが導入された領域である。
アノード領域15は、半導体活性層5の表面の一部に露出しており、n型ウェル領域14に囲まれている。アノード領域15は、アノード電極24にオーミック接続されている。アノード領域15とアノード電極24の接合部はシリサイド化されている。アノード領域15は、n型コンタクト領域16とp型ウェル領域13の間に配置されており、n型コンタクト領域16からn型ウェル領域14を介して約1μm分離されている。アノード領域15は、厚みが約0.2〜0.3μmであり、不純物濃度が約5×1019cm−3以上である。アノード領域15は、イオン注入によってボロンが導入された領域である。この例では、アノード領域15とカソード領域12の間の長さL1が10μmである。
n型コンタクト領域16は、半導体活性層5の表面の一部に露出しており、n型ウェル領域14に囲まれている。n型コンタクト領域16は、アノード電極24にオーミック接続されている。n型コンタクト領域16とアノード電極24の接合部はシリサイド化されている。n型コンタクト領域16は、厚みが約0.2〜0.3μmであり、不純物濃度が約5×1019cm−3以上である。n型コンタクト領域16は、イオン注入によってリンが導入された領域である。
図2に示されるように、半導体装置1はサイリスタ型であり、NPNトランジスタTr1とPNPトランジスタTr2を含む。NPNトランジスタTr1は、カソード領域12、p型ウェル領域13、及びp型ウェル領域13の下方に残存する半導体活性層5の一部によって構成されている。PNPトランジスタTr2は、アノード領域15、n型ウェル領域14、及びp型ウェル領域13によって構成されている。半導体装置1は、一例では、カソード電極22が接地されており、アノード電極24が図示しない電源に接続されている。半導体装置1では、アノード電極24の配線に静電気放電が印加されると、p型ウェル領域13とn型ウェル領域14のpn接合面の高電界領域がアバランシェによってブレークダウンし、高電界領域でキャリアが発生し、p型ウェル領域13とn型ウェル領域14に電流が流れる。このため、NPNトランジスタTr1のベース電位が上昇してNPNトランジスタTr1が動作するとともに、PNPトランジスタTr2のベース電位が上昇してPNPトランジスタTr2が動作する。これにより、NPNトランジスタTr1とPNPトランジスタTr2が正帰還の動作状態となり、サイリスタ動作となる。この結果、p型ウェル領域13とn型ウェル領域14には十分な電子と正孔が注入されて低抵抗状態となり、アノード電位がサイリスタ動作の保持電圧まで低下する。
半導体装置1は、カスケード接続して用いられることを特徴としている。カスケード接続とは、複数の半導体装置1が直列に接続されることであり、具体的には、1つの半導体装置1のアノード電極24が他の半導体装置1のカソード電極22に接続されており、1つの半導体装置1のカソード電極22が他の半導体装置1のアノード電極24に接続されることをいう。図3に示されるように、半導体装置1の保持電圧は、カスケード段数を増加させることで増加する。このため、半導体装置1を基本構造とし、そのカスケード段数を調整することで異なる保持電圧の静電気保護用半導体装置を複合ICに搭載することができる。
図4に、カスケード段数が破壊電流に与える影響を示す。ここで変形例とは、p型コンタクト領域11とカソード領域12のみが分離し、アノード領域15とn型コンタクト領域16が接触している例である。比較例とは、p型コンタクト11領域とカソード領域12が接触し、アノード領域15とn型コンタクト領域16も接触した例である。
図4に示されるように、比較例では、カスケード段数が増加すると、破壊電流が顕著に低下することが分かる。一方、本実施例及び変形例では、カスケード段数が増加しても、破壊電流の低下が抑えられている。この結果から、半導体装置1では、少なくともp型コンタクト領域11とカソード領域12を分離させることによって、カスケード接続して用いても破壊電流の低下が抑制されることが実証された。換言すれば、半導体装置1は、カスケード接続して用いられる場合に有用な構造であることが実証された。
このような効果が得られる理由は以下のように推察される。図5に示されるように、半導体装置1がラッチアップ状態にあるときの主電流は、アノード領域15とn型ウェル領域14とp型ウェル領域13とカソード領域12を介して流れる。主電流の正孔は、アノード領域15、n型ウェル領域14、p型ウェル領域13、そしてカソード領域12の順に流れる。さらに、正孔電流の一部は、p型コンタクト領域11に流れ、カソード領域12とp型コンタクト領域11の間の抵抗rkによってNPNトランジスタTr1のベース電位が0.8V以上に維持される。また、主電流の電子は、カソード領域12、p型ウェル領域13、n型ウェル領域14、そしてアノード領域15の順に流れる。さらに、電子電流の一部は、第2コンタクト領域16に流れ、アノード領域15と第2コンタクト領域16の間の抵抗raによってPNPトランジスタTr2のベース電位が0.8V以上に維持される。
サイリスタ型の半導体装置1の破壊電流が最も高くなるのは、主電流が均一に流れている状態のときである。換言すれば、NPNトランジスタTr1とPNPトランジスタTr2のベース電位が安定した状態のときである。ベース電位を得るための抵抗rkと抵抗raは、ベース電位を安定にさせるためのバラスト抵抗と考えることができる。このため、このバラスト抵抗が大きい方がベース電位を安定に維持する能力が高い。
図6に示されるように、比較例(p型コンタクト11領域とカソード領域12が接触し、アノード領域15とn型コンタクト領域16も接触した例)は、実施例と比較して保持電流が約2倍となっている。このため、比較例の抵抗rkと抵抗raは、実施例の抵抗rkと抵抗raと比較して約1/2であると見積もられる。このことから、実施例は、比較例よりもベース電位を維持する能力が高い。したがって、カスケード段数を増加させた場合、比較例ではベース電位の不安定性が増加し、主電流の不均一性が増加し、破壊電流が低下すると推察される。
以下、半導体装置1の他の特徴及び変形例を説明する。
(1)図7に、半導体装置1のターンオン特性における半導体活性層5の厚み依存性を示す。図7に示されるように、半導体活性層5の厚みが2.0〜1.6μmの例では正常なターンオン波形を示しているが、半導体活性層5の厚みが1.4〜1.0μmの例ではターンオン波形が2段階となっており、サイリスタ動作に円滑に移行していない。この事象は、半導体活性層5の厚みが1.4〜1.0μmの例では、p型ウェル領域13の下方に残存する半導体活性層5の厚みT1が薄くなっており、NPNトランジスタTr1が縦方向よりも横方向で動作するためにゲインが低下し、サイリスタ動作に円滑に移行できないと考えられる。この結果から、p型ウェル領域13の下方に残存する半導体活性層5の厚みT1は、0.5μm以上であるのが望ましい。
(1)図7に、半導体装置1のターンオン特性における半導体活性層5の厚み依存性を示す。図7に示されるように、半導体活性層5の厚みが2.0〜1.6μmの例では正常なターンオン波形を示しているが、半導体活性層5の厚みが1.4〜1.0μmの例ではターンオン波形が2段階となっており、サイリスタ動作に円滑に移行していない。この事象は、半導体活性層5の厚みが1.4〜1.0μmの例では、p型ウェル領域13の下方に残存する半導体活性層5の厚みT1が薄くなっており、NPNトランジスタTr1が縦方向よりも横方向で動作するためにゲインが低下し、サイリスタ動作に円滑に移行できないと考えられる。この結果から、p型ウェル領域13の下方に残存する半導体活性層5の厚みT1は、0.5μm以上であるのが望ましい。
(2)図8に、カソード領域12とアノード領域15の間の長さL1と保持電圧の関係を示す。このように、長さL1が増加すると保持電圧は増加する。ここで、図中の「シリサイド有」は、p型コンタクト領域11、カソード領域12、アノード領域15、及びn型コンタクト領域16の一部がシリサイド化されている上記実施例であり、「シリサイド無」はこれらがシリサイド化されていない比較例を示す。図8に示されるように、シリサイド化されていると保持電圧が増加する。このため、シリサイド化技術を用いれば、カソード領域12とアノード領域15の間の長さL1を短くしても必要な保持電圧を得ることができる。したがって、半導体層2の消費面積を低減させるためには、シリサイド化が有効であることが確認された。
(3)図9に示されるように、半導体活性層5を平面視したときに、p型ウェル領域13とn型ウェル領域14の境界線が非直線であってもよい。より具体的には、半導体活性層5を平面視したときに、p型ウェル領域13とn型ウェル領域14の境界線が、異なる方向に伸びる少なくとも2つの線によって構成されている。この例では、p型ウェル領域13とn型ウェル領域14の境界線が、カソード領域12及びアノード領域15の長手方向(紙面上下方向)に平行な線とそれに直交する線によって構成されている。このような形態の場合、pウェル領域13とn型ウェルの境界線の長さが長くなるので、インパクトイオン発生を増加させることができ、インパクトイオン電流を増加させることができる。このため、図10に示されるように、トリガー電圧を低電圧化させることができる。
(4)また、図11に示されるように、p型ウェル領域13とn型ウェル領域14の双方に接するように、p型ウェル領域13とn型ウェル領域14の境界に対応してn+型の境界領域17が設けられていてもよい。境界領域17の不純物濃度は、n型ウェル領域14よりも濃い。このような境界領域17が設けられていると、境界領域17とp型ウェル13のpn接合面が高電界領域となり、このpn接合面においてアバランシェによってブレークダウンが発生する。この境界領域17とp型ウェル13のpn接合面におけるブレークダウン電圧は、n型ウェル14とp型ウェル13のpn接合面におけるブレークダウン電圧よりも低い。このため、図12に示されるように、ブレークダウン電圧を低下させ、トリガー電圧を低電圧化させることができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1:半導体装置
2:SOI基板
3:半導体支持層
4:埋込み絶縁層
5:半導体活性層
11:p型コンタクト領域
12:カソード領域
13:p型ウェル領域
14:n型ウェル領域
15:アノード領域
16:n型コンタクト領域
22:カソード電極
24:アノード電極
2:SOI基板
3:半導体支持層
4:埋込み絶縁層
5:半導体活性層
11:p型コンタクト領域
12:カソード領域
13:p型ウェル領域
14:n型ウェル領域
15:アノード領域
16:n型コンタクト領域
22:カソード電極
24:アノード電極
Claims (4)
- カスケード接続して用いられる静電気保護用半導体装置であって、
半導体支持層と、
前記半導体支持層上に設けられている埋込み絶縁層と、
前記埋込み絶縁層上に設けられている第1導電型の半導体活性層と、
前記半導体活性層の表面の一部に設けられているカソード電極と、
前記半導体活性層の表面の他の一部に設けられているアノード電極と、を備えており、
前記半導体活性層は、
第2導電型の第1ウェル領域と、
前記第1ウェル領域に囲まれており、前記カソード電極に接続されており、前記第1ウェル領域よりも不純物濃度が濃い第2導電型の第1コンタクト領域と、
前記第1ウェル領域に囲まれており、前記カソード電極に接続されている第1導電型のカソード領域と、
前記第1ウェル領域に隣接している第1導電型の第2ウェル領域と、
前記第2ウェル領域に囲まれており、前記アノード電極に接続されており、第2ウェル領域よりも不純物濃度が濃い第1導電型の第2コンタクト領域と、
前記第2ウェル領域に囲まれており、前記アノード電極に接続されている第2導電型のアノード領域と、を有しており、
前記第1コンタクト領域と前記カソード領域が分離されている静電気保護用半導体装置。 - 前記第2コンタクト領域と前記アノード領域が分離されている請求項1に記載の静電気保護用半導体装置。
- 前記半導体活性層はさらに、前記第1ウェル領域と前記第2ウェル領域の双方に接しており、前記第2ウェル領域よりも不純物濃度が濃い第1導電型の境界領域を有する請求項1又は2に記載の静電気保護用半導体装置。
- 前記半導体活性層を平面視したときに、前記第1ウェル領域と前記第2ウェル領域の境界線が非直線である請求項1又は2に記載の静電気保護用半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5343053A (en) * | 1993-05-21 | 1994-08-30 | David Sarnoff Research Center Inc. | SCR electrostatic discharge protection for integrated circuits |
JPH09293881A (ja) * | 1996-04-23 | 1997-11-11 | Kaho Denshi Kofun Yugenkoshi | 静電気放電保護回路の製造方法 |
JPH10313110A (ja) * | 1996-12-20 | 1998-11-24 | Texas Instr Inc <Ti> | トリガー電圧が低く、保持電圧が調整可能な、esd保護のための積層scr |
US5909347A (en) * | 1998-01-09 | 1999-06-01 | Winbond Electronics Corp. | Electrostatic discharge protection circuit having P-type flash memory cell |
JP2001267433A (ja) * | 2000-03-15 | 2001-09-28 | Hitachi Ltd | 半導体装置および半導体装置の製造方法 |
US20020122280A1 (en) * | 2001-03-05 | 2002-09-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | SCR devices with deep-N-well structure for on-chip ESD protection circuits |
JP2004006743A (ja) * | 2002-03-25 | 2004-01-08 | Nec Electronics Corp | 静電気放電保護素子及び半導体装置 |
JP2005064258A (ja) * | 2003-08-12 | 2005-03-10 | Nec Electronics Corp | 静電気放電保護素子 |
WO2011156232A1 (en) * | 2010-06-09 | 2011-12-15 | Analog Devices, Inc. | Apparatus and method for electronic systems reliability |
JP2013531890A (ja) * | 2010-06-09 | 2013-08-08 | アナログ デバイシス, インコーポレイテッド | 集積回路保護のための装置および方法 |
-
2013
- 2013-02-22 JP JP2013033099A patent/JP2014165245A/ja active Pending
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5343053A (en) * | 1993-05-21 | 1994-08-30 | David Sarnoff Research Center Inc. | SCR electrostatic discharge protection for integrated circuits |
JPH09293881A (ja) * | 1996-04-23 | 1997-11-11 | Kaho Denshi Kofun Yugenkoshi | 静電気放電保護回路の製造方法 |
JPH10313110A (ja) * | 1996-12-20 | 1998-11-24 | Texas Instr Inc <Ti> | トリガー電圧が低く、保持電圧が調整可能な、esd保護のための積層scr |
US5909347A (en) * | 1998-01-09 | 1999-06-01 | Winbond Electronics Corp. | Electrostatic discharge protection circuit having P-type flash memory cell |
JP2001267433A (ja) * | 2000-03-15 | 2001-09-28 | Hitachi Ltd | 半導体装置および半導体装置の製造方法 |
US20020122280A1 (en) * | 2001-03-05 | 2002-09-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | SCR devices with deep-N-well structure for on-chip ESD protection circuits |
JP2004006743A (ja) * | 2002-03-25 | 2004-01-08 | Nec Electronics Corp | 静電気放電保護素子及び半導体装置 |
JP2005064258A (ja) * | 2003-08-12 | 2005-03-10 | Nec Electronics Corp | 静電気放電保護素子 |
WO2011156232A1 (en) * | 2010-06-09 | 2011-12-15 | Analog Devices, Inc. | Apparatus and method for electronic systems reliability |
JP2013531890A (ja) * | 2010-06-09 | 2013-08-08 | アナログ デバイシス, インコーポレイテッド | 集積回路保護のための装置および方法 |
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