JPWO2011096031A1 - 静電気保護装置 - Google Patents

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Abstract

静電気保護装置（１０１）は、第一導電型の基板（１）と、基板（１）上に形成された、前記第一導電型とは異なる第二導電型の第１低濃度拡散領域（２）および前記第一導電型の第２低濃度拡散領域（３）と、第１低濃度拡散領域（２）中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域（４）および前記第一導電型の第２高濃度拡散領域（５）と、第２低濃度拡散領域（３）中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域（９）および前記第二導電型の第４高濃度拡散領域（８）と、第１低濃度拡散領域（２）中に形成された前記第一導電型の第５高濃度拡散領域（６）と、第２低濃度拡散領域（３）中に形成された前記第二導電型の第６高濃度拡散領域（７）と、を備え、第５高濃度拡散領域（６）と第６高濃度拡散領域（７）とが電気的に接続されている。

Description

本発明は、半導体集積回路の外部から半導体集積回路の内部への静電気放電現象やノイズ入力現象、または帯電した半導体集積回路から半導体集積回路の外部への静電気放電現象によって、半導体集積回路が破壊されることを防止する静電気保護装置に関するものである。
半導体集積回路には、入出力端子に印加される静電気放電（ＥＳＤ）や過電圧（ＥＯＳ）に対して、半導体集積回路内部が破壊電圧（ＶＤＥＳ）を超えないようにするために静電気保護装置を用いる。
静電気保護装置として主に使用されるものとして、ダイオード・サイリスタ・ＭＯＳトランジスタ・バイポーラトランジスタなどがある。
一般的なサイリスタは、一例として図２５に示すような構造であり、単位面積当たりの電流駆動能力が高いため、静電気保護装置に使用した場合に半導体集積回路内の占有面積を小さく出来るという利点がある。しかしながら、サイリスタを用いた静電気保護装置では、図２６に典型的なＶ−Ｉ特性を示すように、一般的にはホールディング電圧（Ｖｈ）が半導体集積回路の電源電圧（ＶＤＤ）より低く、半導体集積回路が動作中、つまり半導体集積回路に電源電圧が印加された状態で、サイリスタにノイズが入力された場合、サイリスタがオンしアノード端子とカソード端子間に電流が流れ続け、ラッチアップを引き起こす。
ラッチアップが引き起こされるメカニズムは大別して２種類に分けることが出来る。一つ目は、基板ノイズ（基板電流）によるラッチアップ現象。二つ目は、過電圧によるラッチアップ現象。前述の２種類の現象はいずれもホールディング電圧（Ｖｈ）が電源電圧（ＶＤＤ）よりも低い場合にラッチアップ現象を維持し続けることで発生する。一般的には一つ目の基板ノイズによるラッチアップは電流モードのラッチアップ試験で耐電流として定められ、二つ目の過電圧によるラッチアップは過電圧法の試験で耐電圧として定められている。
静電気保護装置がラッチアップ状態になった場合、半導体集積回路の電源を遮断しない限り静電気保護装置に電流が流れ続け、過電流によるジュール熱が発生し接合破壊や配線溶断を引き起こし、静電気保護装置や半導体集積回路が破壊されるおそれがある。
このため、静電気保護装置のホールディング電圧を電源電圧以上に調整する技術が例えば特許文献１に記載されている。
特許文献１の構造図を図２７に示す。半導体集積回路の静電気保護装置９００のサイリスタを構成するｎｐｎトランジスタは、ｎ型アノードゲート高濃度不純物領域９１２、ｎ型ウェル層９０８等からコレクタ領域が形成され、ｐ型カソードゲート高濃度不純物領域９１８、ｐ型ウェル層９０２、ｐ型基板９０１等からベース領域が形成され、ｎ型カソード高濃度不純物領域９０６より、エミッタ領域が形成されている。このｎｐｎトランジスタでは、ｎｐｎトランジスタのベース領域のｐ型カソードゲート高濃度不純物領域９１８と、ｎｐｎトランジスタのエミッタ領域のｎ型カソード高濃度不純物領域９０６との間に設けられている第１素子分離絶縁体９０３ａの間隔Ａが、通常より短く設定されている。
この結果、ｎｐｎトランジスタのベース−エミッタ間の抵抗値が低くなることによって、ｎｐｎトランジスタを駆動させる電圧が高くなり、静電気保護装置のホールディング電圧も高くすることが可能となり、外部からのノイズ信号によって静電気保護装置を構成するサイリスタがオン状態を保持するラッチアップが生じるおそれがない半導体集積回路の静電気保護装置が提供できるとしている。
このように、サイリスタを用いた静電気保護装置においては、ラッチアップを回避するために、サイリスタのホールディング電圧（Ｖｈ）が電源電圧（ＶＤＤ）以上となる動作特性が必要とされる（要求１）。
サイリスタを用いた静電気保護装置の動作特性にはこの他にもいくつかの要求がある。
例えば、半導体集積回路を保護するという本来の目的から、サイリスタの動作開始電圧であるトリガー電圧（ＶＴＲＧ）が、保護の対象となる半導体集積回路内部の破壊電圧（ＶＤＥＳ）以下であることが、当然に必要となる（要求２）。
図２８は、サイリスタを用いた静電気保護装置のＶ−Ｉ特性グラフにおいて、前述の要求１、要求２によって制約された動作領域を示す図である。サイリスタを用いた静電気保護装置は、図２８の白抜きで示された領域内で動作することで、対象となる半導体集積回路を安全かつ確実に保護することができる。このように制約された動作領域は、一般的に、サイリスタを用いた静電気保護装置の設計ウィンドウとして知られている。
特開２００２−２６１２３８号公報
しかしながら、特許文献１では、前述の要求１に応えるべく、サイリスタを構成する静電気保護装置の素子分離絶縁体の幅を調整することによりサイリスタのホールディング電圧を半導体集積回路の電源電圧以上に調整している。そのため、サイリスタを構成する静電気保護装置のサイズが半導体集積回路の電源電圧とプロセス条件に依存するという問題点を有している。
さらに、前述の要求２に応えるための具体的な技術については、全く言及されていないという問題点もある。要求２を満足するためのサイリスタの構成は必ずしも自明ではない。
本発明は、上記従来の問題点を解決するもので、サイリスタを用いた静電気保護装置であって、半導体集積回路の電源電圧とプロセス条件に依存せずにホールディング電圧を電源電圧以上に調整し（要求１への進歩した対応）、また、サイリスタのトリガー電圧を、半導体集積回路内部が破壊する電圧以下に調整する（要求２への対応）ための好適な構成を持つ静電気保護装置を提供することを目的とする。
本発明の１つの態様に係る静電気保護装置は、第一導電型の基板と、前記基板上に形成された、前記第一導電型とは異なる第二導電型の第１低濃度拡散領域および前記第一導電型の第２低濃度拡散領域と、前記第１低濃度拡散領域中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域および前記第一導電型の第２高濃度拡散領域と、前記第２低濃度拡散領域中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域および前記第二導電型の第４高濃度拡散領域と、前記第１低濃度拡散領域中に形成された前記第一導電型の第５高濃度拡散領域と、前記第２低濃度拡散領域中に形成された前記第二導電型の第６高濃度拡散領域と、を備える。
ここで、前記静電気保護装置は、前記第５高濃度拡散領域と前記第６高濃度拡散領域とが電気的に接続されていてもよく、また、さらに、前記第５高濃度拡散領域に電気的に接続された外部端子と、前記第６高濃度拡散領域に電気的に接続された外部端子と、を備えてもよい。
このような構成により、サイリスタのホールディング電圧を電源電圧以上に調整することができ、ラッチアップを防止するという効果を得ることができる。
また、前記静電気保護装置は、さらに、前記第１低濃度拡散領域および前記第２低濃度拡散領域のいずれか一方の中に形成され、当該一方の低濃度拡散領域の導電型とは異なる導電型の第７高濃度拡散領域を備え、前記第２高濃度拡散領域および前記第４高濃度拡散領域のうち導電型が前記第７の高濃度拡散領域の導電型と異なる一方と、前記第７高濃度拡散領域とが電気的に接続されていてもよい。
このような構成により、サイリスタのホールディング電圧を電源電圧以上に調整することでラッチアップを防止し、かつサイリスタの動作開始電圧であるトリガー電圧を、半導体集積回路内部が破壊する電圧以下にすることができるという効果を得ることができる。
また、本発明の１つの態様に係る静電気保護装置は、第一導電型の基板と、前記基板上に形成された、前記第一導電型とは異なる第二導電型の第１低濃度拡散領域および前記第一導電型の第２低濃度拡散領域と、前記第１低濃度拡散領域中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域および前記第一導電型の第２高濃度拡散領域と、前記第２低濃度拡散領域中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域および前記第二導電型の第４高濃度拡散領域と、前記第１低濃度拡散領域および前記第２低濃度拡散領域のいずれか一方の中に形成され、当該一方の低濃度拡散領域の導電型とは異なる導電型の第７高濃度拡散領域と、を備え、前記第２高濃度拡散領域および前記第４高濃度拡散領域のうち導電型が前記第７高濃度拡散領域の導電型と異なる一方と、前記第７高濃度拡散領域とが電気的に接続されている。
このような構成により、サイリスタの動作開始電圧であるトリガー電圧を、半導体集積回路内部が破壊する電圧以下にすることができるという効果を得ることができる。
また、前記静電気保護装置において、前記第一導電型はＰ型であり、前記第二導電型はＮ型であり、前記第１高濃度拡散領域と前記第２高濃度拡散領域とが高電位に接続され、前記第３高濃度拡散領域と前記第４高濃度拡散領域とが低電位に接続されているとしてもよく、また、前記第一導電型はＮ型であり、前記第二導電型はＰ型であり、前記第１高濃度拡散領域と前記第２高濃度拡散領域とが低電位に接続され、前記第３高濃度拡散領域と前記第４高濃度拡散領域とが高電位に接続されていてもよい。
また、前記静電気保護装置は、さらに、前記第５高濃度拡散領域と前記第６高濃度拡散領域との接続点に電気的に接続された外部端子を備えていてもよい。
このような構成により、サイリスタのホールディング電圧を外部から制御することが可能で、かつサイリスタの動作開始電圧であるトリガー電圧を、半導体集積回路内部が破壊する電圧以下にすることができるという効果を得ることができる。
また、前記静電気保護装置において、前記第５高濃度拡散領域と前記第６高濃度拡散領域とが、抵抗素子を介して電気的に接続されていてもよい。
このような構成により、サイリスタのホールディング電圧を抵抗により制御することが可能で、かつサイリスタの動作開始電圧であるトリガー電圧を、半導体集積回路内部が破壊する電圧以下にすることができるという効果を得ることができる。
また、本発明の１つの態様に係る表示装置は、外部から入力される１つ以上の信号に応じて信号線と走査線とを制御する制御回路と信号線駆動回路と走査線駆動回路と、１つ以上の前述した静電気保護装置とを備え、前記静電気保護装置の前記第５高濃度拡散領域と前記第６高濃度拡散領域とが電気的に接続されている。また、前記表示装置において、前記静電気保護装置は、前記制御回路、前記信号線駆動回路、および前記走査線駆動回路のうちいずれか１つ以上に実装されていてもよい。
このような構成により、表示装置において発生する静電気放電（ＥＳＤ）や過電圧（ＥＯＳ）に対し半導体集積回路の破壊を防止することができるという効果を得ることができる。
また、本発明の１つの態様に係る表示装置は、外部から入力される１つ以上の信号に応じて信号線と走査線とを制御する制御回路と信号線駆動回路と走査線駆動回路と、１つ以上の前述した静電気保護装置とを備え、前記静電気保護装置は、前記第５高濃度拡散領域に電気的に接続された外部端子と、前記第６高濃度拡散領域に電気的に接続された外部端子とを有しており、前記静電気保護装置は、前記制御回路、前記信号線駆動回路、および前記走査線駆動回路のうちいずれか１つ以上に実装され、前記静電気保護装置の前記２つの外部端子は、前記表示装置に設けられた１つ以上の抵抗素子を介して接続されている。
このような構成により、表示装置においてサイリスタのホールディング電圧を表示装置内に実装した抵抗により制御することが可能で、かつサイリスタの動作開始電圧であるトリガー電圧を、半導体集積回路内部が破壊する電圧以下にすることができるという効果を得ることができる。
本発明による静電気保護装置の１つの態様は、第一導電型の基板と、前記基板上に形成された、前記第一導電型とは異なる第二導電型の第１低濃度拡散領域および前記第一導電型の第２低濃度拡散領域と、前記第１低濃度拡散領域中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域および前記第一導電型の第２高濃度拡散領域と、前記第２低濃度拡散領域中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域および前記第二導電型の第４高濃度拡散領域と、前記第１低濃度拡散領域中に形成された前記第一導電型の第５高濃度拡散領域と、前記第２低濃度拡散領域中に形成された前記第二導電型の第６高濃度拡散領域と、を備える。
このような構成により、サイリスタのホールディング電圧（Ｖｈ）を電源電圧以上に調整することでラッチアップを防止できる。
また、本発明による静電気保護装置の１つの態様は、第一導電型の基板と、前記基板上に形成された、前記第一導電型とは異なる第二導電型の第１低濃度拡散領域および前記第一導電型の第２低濃度拡散領域と、前記第１低濃度拡散領域中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域および前記第一導電型の第２高濃度拡散領域と、前記第２低濃度拡散領域中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域および前記第二導電型の第４高濃度拡散領域と、前記第１低濃度拡散領域および前記第２低濃度拡散領域のいずれか一方の中に形成され、当該一方の低濃度拡散領域の導電型とは異なる導電型の第７高濃度拡散領域と、を備え、前記第２高濃度拡散領域および前記第４高濃度拡散領域のうち導電型が前記第７高濃度拡散領域の導電型と異なる一方と、前記第７高濃度拡散領域とが電気的に接続されている。
このような構成により、サイリスタの動作開始電圧であるトリガー電圧（ＶＴＲＧ）を半導体集積回路内部が破壊する電圧（ＶＤＥＳ）より低くすることができる。
さらに、前述した構成を組み合わせることによって、両方の効果を得ることができる。
図１は、本発明の第１の実施形態での静電気保護装置の構造図である。 図２は、本発明の第１、６の実施形態でのＶ−Ｉ特性グラフである。 図３は、本発明の第１の実施形態での静電気保護装置の等価回路図である。 図４は、本発明の第２の実施形態での静電気保護装置の構造図である。 図５は、本発明の第２、３の実施形態でのＶ−Ｉ特性グラフである。 図６は、本発明の第２の実施形態での静電気保護装置の等価回路図である。 図７は、本発明の第３の実施形態での静電気保護装置の構造図である。 図８は、本発明の第３の実施形態での静電気保護装置の等価回路図である。 図９は、本発明の第４の実施形態での静電気保護装置の構造図である。 図１０は、本発明の第４、５の実施形態でのＶ−Ｉ特性グラフである。 図１１は、本発明の第４の実施形態での静電気保護装置の等価回路図である。 図１２は、本発明の第５の実施形態での静電気保護装置の構造図である。 図１３は、本発明の第５の実施形態での静電気保護装置の等価回路図である。 図１４は、本発明の第６の実施形態での静電気保護装置の構造図である。 図１５は、本発明の第６の実施形態での静電気保護装置の等価回路図である。 図１６は、本発明の第７の実施形態での静電気保護装置の模式図である。 図１７は、本発明の第８の実施形態での静電気保護装置の模式図である。 図１８は、本発明の第９の実施形態での静電気保護装置の構造図である。 図１９は、本発明の第９の実施形態での静電気保護装置の等価回路図である。 図２０は、本発明の第１０の実施形態での静電気保護装置の構造図である。 図２１は、本発明の第１０の実施形態での静電気保護装置の等価回路図である。 図２２は、本発明の第１１の実施形態での表示装置の模式図である。 図２３は、本発明の第１２の実施形態での静電気保護装置の構造図である。 図２４は、本発明の第１２の実施形態での静電気保護装置の等価回路図である。 図２５は、一般的なサイリスタの構造図である。 図２６は、一般的なサイリスタのＶ−Ｉ特性グラフである。 図２７は、従来の静電気保護装置の構造図である。 図２８は、サイリスタを用いた静電気保護装置の制約された動作領域を示す図である。
以下、本発明を実施するための形態について、図面を参照しながら説明する。
なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
（実施の形態１）
図１は、本実施の形態１におけるサイリスタを用いた静電気保護装置１０１の構造図である。
図２は、本実施の形態１における静電気保護装置１０１のＶ−Ｉ特性グラフである。
図３は、本実施の形態１における静電気保護装置１０１の等価回路図である。
なお、図３には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図１の構成によってできる寄生素子の一部が示されている。例えば、図３に示されるＰＮＰバイポーラトランジスタＱ３およびＮＰＮバイポーラトランジスタＱ４が、図１の構成で追加される寄生素子の一部である。
図３には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図１の部分が、図１の対応する符号で示されている。
図１において、静電気保護装置１０１は、第一導電型の基板１と、基板１上に形成された前記第一導電型とは異なる第二導電型の第１低濃度拡散領域２および前記第一導電型の第２低濃度拡散領域３と、第１低濃度拡散領域２中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域４および前記第一導電型の第２高濃度拡散領域５と、第２低濃度拡散領域３中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域９および前記第二導電型の第４高濃度拡散領域８と、第１低濃度拡散領域２中に形成された前記第一導電型の第５高濃度拡散領域６と、第２低濃度拡散領域３中に形成された前記第二導電型の第６高濃度拡散領域７とを備える。第５高濃度拡散領域６と第６高濃度拡散領域７とは、静電気保護装置１０１内にて電気的に接続されている。
図１において、第一導電型は一例としてＰ型であり、第二導電型は一例としてＮ型である。第一導電型の基板１はＰｓｕｂ、第二導電型の低濃度拡散領域２はＮｗｅｌｌ、第一導電型の低濃度拡散領域３はＰｗｅｌｌにそれぞれ対応する。静電気保護装置１０１の外部端子２１、２２は、それぞれ高電位（例えば、電源電圧ＶＤＤ）および低電位（例えば、接地電圧ＧＮＤ）に接続される。
なお本明細書において、高濃度拡散領域、低濃度拡散領域とは、一般的な半導体プロセスで形成されるところの、不純物が異なる濃度で拡散された領域であり、高、低は高濃度拡散領域、低濃度拡散領域における不純物濃度の相対的な差を意味している。
以上のように構成された実施の形態１の静電気保護装置１０１について、以下その動作を説明する。
既存技術のサイリスタは、図２５の構成であり、図２６のＶ−Ｉ特性を示す。
ここで、ＶＤＤは半導体集積回路の電源電圧、Ｖｈはサイリスタのホールディング電圧、ＶＴＲＧはサイリスタの動作開始電圧であり、ＶＤＥＳは半導体集積回路内部が破壊する電圧を示している。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか、静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図１に示す実施の形態１の静電気保護装置１０１によれば、図３から分かるように、Ｑ３、Ｑ４からの電荷の注入によって、第二導電型の低濃度拡散領域２と第一導電型の低濃度拡散領域３との間にある大きさの電位差が生成される。そのため、外部端子２１、２２間の電圧が大きくても、Ｑ１およびＱ２がカットオフできるようになる。その結果、Ｖ−Ｉ特性は図２に示すように、ホールディング電圧Ｖｈが電源電圧ＶＤＤより高くなり、ラッチアップを防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７とを設け、第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続したことにより、ラッチアップを防止することができる。
（実施の形態２）
図４は、本実施の形態２におけるサイリスタを用いた静電気保護装置１０２の構造図である。
図５は、本実施の形態２における静電気保護装置１０２のＶ−Ｉ特性グラフである。
図６は、本実施の形態２における静電気保護装置１０２の等価回路図である。
なお、図６には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図４の構成によってできる寄生素子の一部が示されている。例えば、図６に示されるＰＮＰバイポーラトランジスタＱ５が、図４の構成で追加される寄生素子の一部である。
図６には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図４の部分が、図４の対応する符号で示されている。
図４において、静電気保護装置１０２は、第一導電型の基板１と、基板１上に形成された前記第一導電型とは異なる第二導電型の第１低濃度拡散領域２および前記第一導電型の第２低濃度拡散領域３と、第１低濃度拡散領域２中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域４および前記第一導電型の第２高濃度拡散領域５と、第２低濃度拡散領域３中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域９および前記第二導電型の第４高濃度拡散領域８と、第１低濃度拡散領域２中に形成された前記第一導電型の第７高濃度拡散領域１０と、を備え、第７高濃度拡散領域１０と第３高濃度拡散領域９と第４高濃度拡散領域８とが電気的に接続されている。
ここで、第一導電型は一例としてＰ型であり、第二導電型は一例としてＮ型である。第一導電型の基板１はＰｓｕｂ、第二導電型の低濃度拡散領域２はＮｗｅｌｌ、第一導電型の低濃度拡散領域３はＰｗｅｌｌにそれぞれ対応する。
静電気保護装置１０２の外部端子２１、２２は、それぞれ高電位（例えば、ＶＤＤ）および低電位（例えば、ＧＮＤ）に接続される。
以上のように構成された実施の形態２の静電気保護装置１０２について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか、静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図４に示す実施の形態２の静電気保護装置１０２によれば、Ｖ−Ｉ特性は図５に示すように、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、半導体集積回路内部の過電圧による破壊を防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第７高濃度拡散領域１０を設け、第７高濃度拡散領域１０と第３高濃度拡散領域９と第４高濃度拡散領域８とを電気的に接続したことにより、半導体集積回路内部の過電圧による破壊を防止することができる。
（実施の形態３）
図７は、本実施の形態３におけるサイリスタを用いた静電気保護装置の構造図である。
本実施の形態３における静電気保護装置１０３のＶ−Ｉ特性グラフは、図５に示される静電気保護装置１０２のＶ−Ｉ特性グラフと同一である。
図８は、本実施の形態３における静電気保護装置１０３の等価回路図である。
なお、図８には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図７の構成によってできる寄生素子の一部が示されている。例えば、図８に示されるＮＰＮバイポーラトランジスタＱ６が、図７の構成で追加される寄生素子の一部である。
図８には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図７の部分が、図７の対応する符号で示されている。
図７において、静電気保護装置１０３は、第一導電型の基板１と、基板１上に形成された前記第一導電型とは異なる第二導電型の第１低濃度拡散領域２および前記第一導電型の第２低濃度拡散領域３と、第１低濃度拡散領域２中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域４および前記第一導電型の第２高濃度拡散領域５と、第２低濃度拡散領域３中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域９および前記第二導電型の第４高濃度拡散領域８と、第２低濃度拡散領域３中に形成された前記第二導電型の第７高濃度拡散領域１１と、を備え、第７の高濃度拡散領域１１と第１高濃度拡散領域４と第２高濃度拡散領域５とが電気的に接続されている。
ここで、第一導電型は一例としてＰ型であり、第二導電型は一例としてＮ型である。第一導電型の基板１はＰｓｕｂ、第二導電型の低濃度拡散領域２はＮｗｅｌｌ、第一導電型の低濃度拡散領域３はＰｗｅｌｌにそれぞれ対応する。
静電気保護装置１０３の外部端子２１、２２は、それぞれ高電位（例えば、ＶＤＤ）および低電位（例えば、ＧＮＤ）に接続される。
以上のように構成された実施の形態３の静電気保護装置について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図７に示す実施の形態３の静電気保護装置１０３によれば、Ｖ−Ｉ特性は図５に示すように、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、半導体集積回路内部の過電圧による破壊を防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第７高濃度拡散領域１１を設け、第７高濃度拡散領域１１と第１高濃度拡散領域４と第２高濃度拡散領域５とを電気的に接続したことにより、半導体集積回路内部の過電圧による破壊を防止することができる。
（実施の形態４）
図９は、本実施の形態４におけるサイリスタを用いた静電気保護装置の構造図である。
図１０は、本実施の形態４における静電気保護装置１０４のＶ−Ｉ特性グラフである。
図１１は、本実施の形態４における静電気保護装置１０４の等価回路図である。
なお、図１１には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図９の構成によってできる寄生素子の一部が示されている。例えば、図１１に示されるＰＮＰバイポーラトランジスタＱ３、Ｑ５、ＮＰＮバイポーラトランジスタＱ４が、図９の構成で追加される寄生素子の一部である。
図１１には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図９の部分が、図９の対応する符号で示されている。
図９において、静電気保護装置１０４は、図１に示される静電気保護装置１０１の全ての構成に加えて、第１低濃度拡散領域２中に形成された前記第一導電型の第７高濃度拡散領域１０を備え、第７高濃度拡散領域１０と第３高濃度拡散領域９と第４高濃度拡散領域８とが電気的に接続されている。
以上のように構成された実施の形態４の静電気保護装置について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図９に示す実施の形態４の静電気保護装置１０４によれば、Ｖ−Ｉ特性は図１０に示すように、ホールディング電圧Ｖｈが電源電圧ＶＤＤより高く、かつサイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、ラッチアップ発生と半導体集積回路内部の過電圧による破壊を防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７とを設け、第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続し、かつ第７高濃度拡散領域１０と第３高濃度拡散領域９と第４高濃度拡散領域８とを電気的に接続したことにより、ラッチアップ発生と半導体集積回路内部の過電圧による破壊を防止することができる。
（実施の形態５）
図１２は、本実施の形態５におけるサイリスタを用いた静電気保護装置の構造図である。
本実施の形態５における静電気保護装置１０５のＶ−Ｉ特性グラフは、図１０に示される静電気保護装置１０４のＶ−Ｉ特性グラフと同一である。
図１３は、本実施の形態５における静電気保護装置の等価回路図である。
なお、図１３には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図１２の構成によってできる寄生素子の一部が示されている。例えば、図１３に示されるＰＮＰバイポーラトランジスタＱ３、ＮＰＮバイポーラトランジスタＱ４、Ｑ６が、図１２の構成で追加される寄生素子の一部である。
図１３には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図１２の部分が、図１２の対応する符号で示されている。
図１２において、静電気保護装置１０５は、図１に示される静電気保護装置１０１の全ての構成に加えて、第２低濃度拡散領域３中に形成された前記第二導電型の第７高濃度拡散領域１１を備え、第７高濃度拡散領域１１と第１高濃度拡散領域４と第２高濃度拡散領域５とが電気的に接続されている。
以上のように構成された実施の形態５の静電気保護装置について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図１２に示す実施の形態５の静電気保護装置１０５によれば、Ｖ−Ｉ特性は図１０に示すように、ホールディング電圧Ｖｈが電源電圧ＶＤＤより高く、かつサイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、ラッチアップ発生と半導体集積回路内部の過電圧による破壊を防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７と第７高濃度拡散領域１１とを設け、第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続し、かつ第７高濃度拡散領域１１と第１高濃度拡散領域４と第２高濃度拡散領域５とを電気的に接続したことにより、ラッチアップ発生と半導体集積回路内部の過電圧による破壊を防止することができる。
（実施の形態６）
図１４は、本実施の形態６におけるサイリスタを用いた静電気保護装置１０６の構造図である。
本実施の形態６における静電気保護装置１０６のＶ−Ｉ特性グラフは、図２に示される静電気保護装置１０１のＶ−Ｉ特性グラフと同一である。
図１５は、本実施の形態６における静電気保護装置１０６の等価回路図である。
なお、図１４の静電気保護装置１０６は、実施の形態１の静電気保護装置１０１を、第１導電型と第２導電型とを逆にすることによって構成されている。図１５には、サイリスタを構成するＮＰＮバイポーラトランジスタＱ１およびＰＮＰバイポーラトランジスタＱ２の他に、図１４の構成によってできる寄生素子の一部が示されている。例えば、図１５に示されるＮＰＮバイポーラトランジスタＱ３およびＰＮＰバイポーラトランジスタＱ４が、図１４の構成で追加される寄生素子の一部である。
図１５には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図１４の部分が、図１４の対応する符号で示されている。
図１４において、静電気保護装置１０６は、図１に示される静電気保護装置１０１と同一の構造を有し、静電気保護装置１０１とは、第一導電型がＮ型であり第二導電型がＰ型である点においてのみ異なっている。
図１４において、第一導電型の基板１はＮｓｕｂ、第二導電型の低濃度拡散領域２はＰｗｅｌｌ、第一導電型の低濃度拡散領域３はＮｗｅｌｌにそれぞれ対応する。静電気保護装置１０６の外部端子２１、２２は、それぞれ低電位（例えば、接地電圧ＧＮＤ）および高電位（例えば、電源電圧ＶＤＤ）に接続される。
以上のように構成された実施の形態６の静電気保護装置１０６は、実施の形態１の静電気保護装置１０１と同様に動作することによって、図２のＶ−Ｉ特性に示されるように、ホールディング電圧Ｖｈが電源電圧ＶＤＤより高くなり、ラッチアップを防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７とを設け、第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続したことにより、ラッチアップを防止することができる。このように、実施の形態１の静電気保護装置１０１の第１導電型と第２導電型とを逆にした静電気保護装置１０６においても静電気保護装置１０１と同様の効果を得ることができる。
なお、詳細な説明は省略するが、同様の考え方に基づいて、実施の形態２〜５の静電気保護装置１０２〜１０５の第１導電型と第２導電型とを逆にしてもよい。静電気保護装置１０２〜１０５と同一の構造を有し、第一導電型をＮ型、第二導電型をＰ型とした静電気保護装置においてもまた、静電気保護装置１０２〜１０５と同様の効果を得ることができる。
（実施の形態７）
図１６は、本実施の形態７における静電気保護装置の使用例を示す模式図である。
図１６において、本実施の形態１〜５における静電気保護装置１０１〜１０５は、一例として、被保護回路５０と並列に接続され、静電気保護装置１０１〜１０５の外部端子２１、２２は、それぞれ高電位（ＶＤＤ）、低電位（ＧＮＤ）に接続して使用される。
以上のように構成された実施の形態７の静電気保護装置の使用例は、本実施の形態１〜５で説明した第一導電型がＰ型、第二導電型がＮ型の静電気保護装置１０１〜１０５に適したものであり、例えば電源ラインのサージから被保護回路５０を保護できる。
なお、本実施の形態７では、静電気保護装置１０１〜１０５の外部端子２１がＶＤＤ、外部端子２２がＧＮＤに接続される使用例を説明したが、このような例示は、外部端子２１、２２の接続を限定するものではない。例えば外部端子２１を被保護回路５０のＩ／Ｏ端子に接続してもよい。その場合には、例えばＩ／Ｏ端子に印加されるサージから被保護回路５０を保護することができる。
（実施の形態８）
図１７は、本実施の形態８における静電気保護装置の使用例を示す模式図である。
図１７において、本実施の形態６における静電気保護装置１０６は、一例として、被保護回路５０と並列に接続され、静電気保護装置１０６の外部端子２１、２２は、それぞれ低電位（ＧＮＤ）、高電位（ＶＤＤ）に接続して使用される。
以上のように構成された実施の形態８の静電気保護装置の使用例は、本実施の形態６で説明した第一導電型がＮ型、第二導電型がＰ型の静電気保護装置１０６に適したものであり、例えば電源ラインのサージから被保護回路５０を保護できる。
なお、本実施の形態８では、図１７内の外部端子２２がＶＤＤ、外部端子２１がＧＮＤに接続される使用例を説明したが、このような例示は、外部端子２１、２２の接続を限定するものではない。例えば外部端子２２を被保護回路５０のＩ／Ｏ端子に接続してもよい。その場合には、例えばＩ／Ｏ端子に印加されるサージから被保護回路５０を保護することができる。
（実施の形態９）
図１８は、本実施の形態９におけるサイリスタを用いた静電気保護装置１１０の構造図である。
図１９は、本実施の形態９における静電気保護装置１１０の等価回路図である。
なお、図１８の静電気保護装置１１０は、実施の形態４の静電気保護装置１０４に基づいて構成されている。図１９には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図１８の構成によってできる寄生素子の一部が示されている。例えば、図１９内のＰＮＰバイポーラトランジスタＱ３、Ｑ５、ＮＰＮバイポーラトランジスタＱ４が、図１８の構成で追加される寄生素子の一部である。
図１９には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図１８の部分が、図１８の対応する符号で示されている。
図１８において、静電気保護装置１１０は、図９に示される静電気保護装置１０４の全ての構成に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７との接続点に電気的に接続された外部端子２３を備える。これにより、第５高濃度拡散領域６と第６高濃度拡散領域７のと電位を外部から制御可能としている。
以上のように構成された実施の形態９の静電気保護装置１１０について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図１８に示す実施の形態９の静電気保護装置１１０によれば、外部端子２３に所望の電圧を印加することによってホールディング電圧Ｖｈを任意の電圧で制御可能とし、かつサイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、電源電圧に対し任意のラッチアップ発生電位の制御と半導体集積回路内部の過電圧による破壊を防止することができる。
（実施の形態１０）
図２０は、本実施の形態１０における静電気保護装置１１１の構造図である。
図２１は、本実施の形態１０における静電気保護装置１１１の等価回路図である。
なお、図２０の静電気保護装置１１１は、実施の形態１の静電気保護装置１０１に基づいて構成されている。図２１には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図２０の構成によってできる寄生素子の一部が示されている。例えば、図２１に示されるＰＮＰバイポーラトランジスタＱ３、ＮＰＮバイポーラトランジスタＱ４が、図２０の構成で追加される寄生素子の一部である。
図２１には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図２０の部分が、図２０の対応する符号で示されている。
図２０において、静電気保護装置１１１は、図１に示される静電気保護装置１０１の全ての構成に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続する抵抗素子２８を備えている。
以上のように構成された実施の形態１０の静電気保護装置１１１について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図２０に示す実施の形態１０の静電気保護装置１１１によれば、所望の抵抗値を持つ抵抗素子２８で第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続することで、ホールディング電圧Ｖｈを、抵抗素子２８の抵抗値で制御可能とし、かつサイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、電源電圧に対し任意のラッチアップ発生電位の制御と半導体集積回路内部の過電圧による破壊を防止することができる。
なお、抵抗素子２８は抵抗をもつものであれば、素子構造に限定は無く、例えば拡散抵抗、ポリシリコン、シリサイド抵抗、コンタクト・ビア抵抗、ウェル抵抗などによって形成することができる。
（実施の形態１１）
図２２は、本実施の形態１１における表示装置６０の模式図である。
なお、図２２は液晶表示装置の一般的な構成を示しているが、本実施の形態が表示装置の種類に限定されることがないことは言うまでもない。
図２２において、一般的な表示装置６０の動作を説明する。
表示パネル７１は、信号線６７と走査線６８の交点にスイッチング素子としてＴＦＴ６９を有し、ＴＦＴ６９のゲートに走査線６８が、ドレインに信号線６７が、ソースに液晶画面をなす液晶容量７０の電極が接続され、液晶容量７０の反対の電極は透明電極となっている。走査線６８がハイレベルとなることによりオープンとなったＴＦＴ６９に接続される液晶容量７０に、信号線６７を経由して所定の電圧を書き込むことにより、液晶の配向方向を変化させて画像表示を得る。
また、表示パネル７１の走査線６８の端部にはゲートドライバ６５、信号線６７の端部にはソースドライバ６４が設けられ、これらはコントローラ６６によって制御される。このコントローラ６６は、外部から入力される信号７２である、水平及び垂直の同期信号と映像信号から、映像信号６１と信号線駆動用の制御信号６２とを生成してソースドライバ６４に供給し、走査線駆動用の制御信号６３を生成してゲートドライバ６５に供給する。
ここで、ソースドライバ６４、ゲートドライバ６５、コントローラ６６は、それぞれ信号線駆動回路、走査線駆動回路、制御回路の一例であり、いずれも半導体集積回路で構成される。
以上のように構成される表示装置６０において、実施の形態１〜９で説明した静電気保護装置を表示装置６０内に実装することで、表示装置６０において発生する静電気放電（ＥＳＤ）や過電圧（ＥＯＳ）に対し半導体集積回路の破壊を防止することができるという効果を得ることができる。
静電気保護装置が実装される表示装置６０内の位置は特には限定されないが、一例を挙げれば、半導体集積回路で構成されるソースドライバ６４、ゲートドライバ６５、コントローラ６６のいずれか１つ以上において、当該半導体集積回路の一部分として実装されてもよい。
（実施の形態１２）
図２３は、本実施の形態１２における静電気保護装置１１２の構造図である。
図２４は、本実施の形態１２における静電気保護装置１１２の等価回路図である。
図２３において、静電気保護装置１１２は、実施の形態１１で説明したような表示装置６０への実装を想定したものであり、図２０に示される実施の形態１０の静電気保護装置１１１に基づいて構成されている。図２４には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図２３の構成によってできる寄生素子の一部が示されている。例えば、図２４内のＰＮＰバイポーラトランジスタＱ３、ＮＰＮバイポーラトランジスタＱ４が、図２３の構成で追加される寄生素子の一部である。
図２４には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図２３の部分が、図２３の対応する符号で示されている。
図２３において、静電気保護装置１１２は、サイリスタのホールディング電圧Ｖｈを制御するための抵抗素子を外付けできるように、図２０に示される静電気保護装置１１１の抵抗素子２８に代えて、外部抵抗素子２９を接続するための外部端子２４、２５を備えている。外部端子２４は第５高濃度拡散領域６に接続され、外部端子２５は第６高濃度拡散領域７に接続され、外部端子２４と外部端子２５とは図２４の外部抵抗素子２９を介して電気的に接続される。外部抵抗素子２９は、例えば、表示装置６０内に設けられる。
以上のように構成された実施の形態１２の静電気保護装置１１２について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図２３に示す実施の形態１２の静電気保護装置１１２によれば、図２２に示す表示装置６０内に所望の抵抗値を持つ外部抵抗素子を実装しておき、当該外部抵抗素子を図２３に示す外部端子２４、２５に接続することにより、ホールディング電圧Ｖｈを任意の電圧で制御可能とし、かつサイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、電源電圧に対し任意のラッチアップ発生電位の制御と半導体集積回路内部の過電圧による破壊を防止することができる。
なお、図２２に示す表示装置６０内に実装された外部抵抗素子は、抵抗をもつものであれば、素子構造に限定は無く、例えば拡散抵抗、ポリシリコン、シリサイド抵抗、コンタクト・ビア抵抗、ウェル抵抗や金属皮膜抵抗、炭素皮膜抵抗などによって形成することができる。
また、本発明は、以上の実施の形態に限定されることなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
本発明にかかる静電気保護装置は、ラッチアップの防止と半導体集積回路内部の破壊の防止が可能となるので、特に半導体集積回路における静電気保護装置として有用である。
１ 基板
２ 第１低濃度拡散領域
３ 第２低濃度拡散領域
４ 第１高濃度拡散領域
５ 第２高濃度拡散領域
６ 第５高濃度拡散領域
７ 第６高濃度拡散領域
８ 第４高濃度拡散領域
９ 第３高濃度拡散領域
１０、１１ 第７高濃度拡散領域
２１〜２５ 外部端子
２８ 抵抗素子
２９ 外部抵抗素子
５０ 被保護回路
６０ 表示装置
６１ 映像信号
６２、６３ 制御信号
６４ ソースドライバ
６５ ゲートドライバ
６６ コントローラ
６７ 信号線
６８ 走査線
６９ ＴＦＴ
７０ 液晶容量
７１ 表示パネル
７２ 信号
１０１〜１０６、１１０〜１１２ 静電気保護装置
Ｑ１〜Ｑ６ バイポーラトランジスタ
本発明は、半導体集積回路の外部から半導体集積回路の内部への静電気放電現象やノイズ入力現象、または帯電した半導体集積回路から半導体集積回路の外部への静電気放電現象によって、半導体集積回路が破壊されることを防止する静電気保護装置に関するものである。
半導体集積回路には、入出力端子に印加される静電気放電（ＥＳＤ）や過電圧（ＥＯＳ）に対して、半導体集積回路内部が破壊電圧（ＶＤＥＳ）を超えないようにするために静電気保護装置を用いる。
静電気保護装置として主に使用されるものとして、ダイオード・サイリスタ・ＭＯＳトランジスタ・バイポーラトランジスタなどがある。
一般的なサイリスタは、一例として図２５に示すような構造であり、単位面積当たりの電流駆動能力が高いため、静電気保護装置に使用した場合に半導体集積回路内の占有面積を小さく出来るという利点がある。しかしながら、サイリスタを用いた静電気保護装置では、図２６に典型的なＶ−Ｉ特性を示すように、一般的にはホールディング電圧（Ｖｈ）が半導体集積回路の電源電圧（ＶＤＤ）より低く、半導体集積回路が動作中、つまり半導体集積回路に電源電圧が印加された状態で、サイリスタにノイズが入力された場合、サイリスタがオンしアノード端子とカソード端子間に電流が流れ続け、ラッチアップを引き起こす。
ラッチアップが引き起こされるメカニズムは大別して２種類に分けることが出来る。一つ目は、基板ノイズ（基板電流）によるラッチアップ現象。二つ目は、過電圧によるラッチアップ現象。前述の２種類の現象はいずれもホールディング電圧（Ｖｈ）が電源電圧（ＶＤＤ）よりも低い場合にラッチアップ現象を維持し続けることで発生する。一般的には一つ目の基板ノイズによるラッチアップは電流モードのラッチアップ試験で耐電流として定められ、二つ目の過電圧によるラッチアップは過電圧法の試験で耐電圧として定められている。
静電気保護装置がラッチアップ状態になった場合、半導体集積回路の電源を遮断しない限り静電気保護装置に電流が流れ続け、過電流によるジュール熱が発生し接合破壊や配線溶断を引き起こし、静電気保護装置や半導体集積回路が破壊されるおそれがある。
このため、静電気保護装置のホールディング電圧を電源電圧以上に調整する技術が例えば特許文献１に記載されている。
特許文献１の構造図を図２７に示す。半導体集積回路の静電気保護装置９００のサイリスタを構成するｎｐｎトランジスタは、ｎ型アノードゲート高濃度不純物領域９１２、ｎ型ウェル層９０８等からコレクタ領域が形成され、ｐ型カソードゲート高濃度不純物領域９１８、ｐ型ウェル層９０２、ｐ型基板９０１等からベース領域が形成され、ｎ型カソード高濃度不純物領域９０６より、エミッタ領域が形成されている。このｎｐｎトランジスタでは、ｎｐｎトランジスタのベース領域のｐ型カソードゲート高濃度不純物領域９１８と、ｎｐｎトランジスタのエミッタ領域のｎ型カソード高濃度不純物領域９０６との間に設けられている第１素子分離絶縁体９０３ａの間隔Ａが、通常より短く設定されている。
この結果、ｎｐｎトランジスタのベース−エミッタ間の抵抗値が低くなることによって、ｎｐｎトランジスタを駆動させる電圧が高くなり、静電気保護装置のホールディング電圧も高くすることが可能となり、外部からのノイズ信号によって静電気保護装置を構成するサイリスタがオン状態を保持するラッチアップが生じるおそれがない半導体集積回路の静電気保護装置が提供できるとしている。
このように、サイリスタを用いた静電気保護装置においては、ラッチアップを回避するために、サイリスタのホールディング電圧（Ｖｈ）が電源電圧（ＶＤＤ）以上となる動作特性が必要とされる（要求１）。
サイリスタを用いた静電気保護装置の動作特性にはこの他にもいくつかの要求がある。
例えば、半導体集積回路を保護するという本来の目的から、サイリスタの動作開始電圧であるトリガー電圧（ＶＴＲＧ）が、保護の対象となる半導体集積回路内部の破壊電圧（ＶＤＥＳ）以下であることが、当然に必要となる（要求２）。
図２８は、サイリスタを用いた静電気保護装置のＶ−Ｉ特性グラフにおいて、前述の要求１、要求２によって制約された動作領域を示す図である。サイリスタを用いた静電気保護装置は、図２８の白抜きで示された領域内で動作することで、対象となる半導体集積回路を安全かつ確実に保護することができる。このように制約された動作領域は、一般的に、サイリスタを用いた静電気保護装置の設計ウィンドウとして知られている。
特開２００２−２６１２３８号公報
しかしながら、特許文献１では、前述の要求１に応えるべく、サイリスタを構成する静電気保護装置の素子分離絶縁体の幅を調整することによりサイリスタのホールディング電圧を半導体集積回路の電源電圧以上に調整している。そのため、サイリスタを構成する静電気保護装置のサイズが半導体集積回路の電源電圧とプロセス条件に依存するという問題点を有している。
さらに、前述の要求２に応えるための具体的な技術については、全く言及されていないという問題点もある。要求２を満足するためのサイリスタの構成は必ずしも自明ではない。
本発明は、上記従来の問題点を解決するもので、サイリスタを用いた静電気保護装置であって、半導体集積回路の電源電圧とプロセス条件に依存せずにホールディング電圧を電源電圧以上に調整し（要求１への進歩した対応）、また、サイリスタのトリガー電圧を、半導体集積回路内部が破壊する電圧以下に調整する（要求２への対応）ための好適な構成を持つ静電気保護装置を提供することを目的とする。
本発明の１つの態様に係る静電気保護装置は、第一導電型の基板と、前記基板上に形成された、前記第一導電型とは異なる第二導電型の第１低濃度拡散領域および前記第一導電型の第２低濃度拡散領域と、前記第１低濃度拡散領域中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域および前記第一導電型の第２高濃度拡散領域と、前記第２低濃度拡散領域中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域および前記第二導電型の第４高濃度拡散領域と、前記第１低濃度拡散領域中に形成された前記第一導電型の第５高濃度拡散領域と、前記第２低濃度拡散領域中に形成された前記第二導電型の第６高濃度拡散領域と、を備える。
ここで、前記静電気保護装置は、前記第５高濃度拡散領域と前記第６高濃度拡散領域とが電気的に接続されていてもよく、また、さらに、前記第５高濃度拡散領域に電気的に接続された外部端子と、前記第６高濃度拡散領域に電気的に接続された外部端子と、を備えてもよい。
このような構成により、サイリスタのホールディング電圧を電源電圧以上に調整することができ、ラッチアップを防止するという効果を得ることができる。
また、前記静電気保護装置は、さらに、前記第１低濃度拡散領域および前記第２低濃度拡散領域のいずれか一方の中に形成され、当該一方の低濃度拡散領域の導電型とは異なる導電型の第７高濃度拡散領域を備え、前記第２高濃度拡散領域および前記第４高濃度拡散領域のうち導電型が前記第７の高濃度拡散領域の導電型と異なる一方と、前記第７高濃度拡散領域とが電気的に接続されていてもよい。
このような構成により、サイリスタのホールディング電圧を電源電圧以上に調整することでラッチアップを防止し、かつサイリスタの動作開始電圧であるトリガー電圧を、半導体集積回路内部が破壊する電圧以下にすることができるという効果を得ることができる。
また、前記静電気保護装置において、前記第一導電型はＰ型であり、前記第二導電型はＮ型であり、前記第１高濃度拡散領域と前記第２高濃度拡散領域とが高電位に接続され、前記第３高濃度拡散領域と前記第４高濃度拡散領域とが低電位に接続されているとしてもよく、また、前記第一導電型はＮ型であり、前記第二導電型はＰ型であり、前記第１高濃度拡散領域と前記第２高濃度拡散領域とが低電位に接続され、前記第３高濃度拡散領域と前記第４高濃度拡散領域とが高電位に接続されていてもよい。
また、前記静電気保護装置は、さらに、前記第５高濃度拡散領域と前記第６高濃度拡散領域との接続点に電気的に接続された外部端子を備えていてもよい。
このような構成により、サイリスタのホールディング電圧を外部から制御することが可能で、かつサイリスタの動作開始電圧であるトリガー電圧を、半導体集積回路内部が破壊する電圧以下にすることができるという効果を得ることができる。
また、前記静電気保護装置において、前記第５高濃度拡散領域と前記第６高濃度拡散領域とが、抵抗素子を介して電気的に接続されていてもよい。
このような構成により、サイリスタのホールディング電圧を抵抗により制御することが可能で、かつサイリスタの動作開始電圧であるトリガー電圧を、半導体集積回路内部が破壊する電圧以下にすることができるという効果を得ることができる。
また、本発明の１つの態様に係る表示装置は、外部から入力される１つ以上の信号に応じて信号線と走査線とを制御する制御回路と信号線駆動回路と走査線駆動回路と、１つ以上の前述した静電気保護装置とを備え、前記静電気保護装置の前記第５高濃度拡散領域と前記第６高濃度拡散領域とが電気的に接続されている。また、前記表示装置において、前記静電気保護装置は、前記制御回路、前記信号線駆動回路、および前記走査線駆動回路のうちいずれか１つ以上に実装されていてもよい。
このような構成により、表示装置において発生する静電気放電（ＥＳＤ）や過電圧（ＥＯＳ）に対し半導体集積回路の破壊を防止することができるという効果を得ることができる。
また、本発明の１つの態様に係る表示装置は、外部から入力される１つ以上の信号に応じて信号線と走査線とを制御する制御回路と信号線駆動回路と走査線駆動回路と、１つ以上の前述した静電気保護装置とを備え、前記静電気保護装置は、前記第５高濃度拡散領域に電気的に接続された外部端子と、前記第６高濃度拡散領域に電気的に接続された外部端子とを有しており、前記静電気保護装置は、前記制御回路、前記信号線駆動回路、および前記走査線駆動回路のうちいずれか１つ以上に実装され、前記静電気保護装置の前記２つの外部端子は、前記表示装置に設けられた１つ以上の抵抗素子を介して接続されている。
このような構成により、表示装置においてサイリスタのホールディング電圧を表示装置内に実装した抵抗により制御することが可能で、かつサイリスタの動作開始電圧であるトリガー電圧を、半導体集積回路内部が破壊する電圧以下にすることができるという効果を得ることができる。
本発明による静電気保護装置の１つの態様は、第一導電型の基板と、前記基板上に形成された、前記第一導電型とは異なる第二導電型の第１低濃度拡散領域および前記第一導電型の第２低濃度拡散領域と、前記第１低濃度拡散領域中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域および前記第一導電型の第２高濃度拡散領域と、前記第２低濃度拡散領域中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域および前記第二導電型の第４高濃度拡散領域と、前記第１低濃度拡散領域中に形成された前記第一導電型の第５高濃度拡散領域と、前記第２低濃度拡散領域中に形成された前記第二導電型の第６高濃度拡散領域と、前記第１低濃度拡散領域および前記第２低濃度拡散領域のいずれか一方の中に形成され、当該一方の低濃度拡散領域の導電型とは異なる導電型の第７高濃度拡散領域と、を備え、前記第２高濃度拡散領域および前記第４高濃度拡散領域のうち導電型が前記第７の高濃度拡散領域の導電型と異なる一方と、前記第７高濃度拡散領域とが電気的に接続されている。
このような構成により、サイリスタのホールディング電圧（Ｖｈ）を電源電圧以上に調整することでラッチアップを防止できると同時に、サイリスタの動作開始電圧であるトリガー電圧（Ｖ ＴＲＧ ）を半導体集積回路内部が破壊する電圧（Ｖ ＤＥＳ ）より低くすることができる。
図１は、本発明の第１の実施形態での静電気保護装置の構造図である。 図２は、本発明の第１、６の実施形態でのＶ−Ｉ特性グラフである。 図３は、本発明の第１の実施形態での静電気保護装置の等価回路図である。 図４は、本発明の第２の実施形態での静電気保護装置の構造図である。 図５は、本発明の第２、３の実施形態でのＶ−Ｉ特性グラフである。 図６は、本発明の第２の実施形態での静電気保護装置の等価回路図である。 図７は、本発明の第３の実施形態での静電気保護装置の構造図である。 図８は、本発明の第３の実施形態での静電気保護装置の等価回路図である。 図９は、本発明の第４の実施形態での静電気保護装置の構造図である。 図１０は、本発明の第４、５の実施形態でのＶ−Ｉ特性グラフである。 図１１は、本発明の第４の実施形態での静電気保護装置の等価回路図である。 図１２は、本発明の第５の実施形態での静電気保護装置の構造図である。 図１３は、本発明の第５の実施形態での静電気保護装置の等価回路図である。 図１４は、本発明の第６の実施形態での静電気保護装置の構造図である。 図１５は、本発明の第６の実施形態での静電気保護装置の等価回路図である。 図１６は、本発明の第７の実施形態での静電気保護装置の模式図である。 図１７は、本発明の第８の実施形態での静電気保護装置の模式図である。 図１８は、本発明の第９の実施形態での静電気保護装置の構造図である。 図１９は、本発明の第９の実施形態での静電気保護装置の等価回路図である。 図２０は、本発明の第１０の実施形態での静電気保護装置の構造図である。 図２１は、本発明の第１０の実施形態での静電気保護装置の等価回路図である。 図２２は、本発明の第１１の実施形態での表示装置の模式図である。 図２３は、本発明の第１２の実施形態での静電気保護装置の構造図である。 図２４は、本発明の第１２の実施形態での静電気保護装置の等価回路図である。 図２５は、一般的なサイリスタの構造図である。 図２６は、一般的なサイリスタのＶ−Ｉ特性グラフである。 図２７は、従来の静電気保護装置の構造図である。 図２８は、サイリスタを用いた静電気保護装置の制約された動作領域を示す図である。
以下、本発明を実施するための形態について、図面を参照しながら説明する。
なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
（実施の形態１）
図１は、本実施の形態１におけるサイリスタを用いた静電気保護装置１０１の構造図である。
図２は、本実施の形態１における静電気保護装置１０１のＶ−Ｉ特性グラフである。
図３は、本実施の形態１における静電気保護装置１０１の等価回路図である。
なお、図３には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図１の構成によってできる寄生素子の一部が示されている。例えば、図３に示されるＰＮＰバイポーラトランジスタＱ３およびＮＰＮバイポーラトランジスタＱ４が、図１の構成で追加される寄生素子の一部である。
図３には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図１の部分が、図１の対応する符号で示されている。
図１において、静電気保護装置１０１は、第一導電型の基板１と、基板１上に形成された前記第一導電型とは異なる第二導電型の第１低濃度拡散領域２および前記第一導電型の第２低濃度拡散領域３と、第１低濃度拡散領域２中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域４および前記第一導電型の第２高濃度拡散領域５と、第２低濃度拡散領域３中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域９および前記第二導電型の第４高濃度拡散領域８と、第１低濃度拡散領域２中に形成された前記第一導電型の第５高濃度拡散領域６と、第２低濃度拡散領域３中に形成された前記第二導電型の第６高濃度拡散領域７とを備える。第５高濃度拡散領域６と第６高濃度拡散領域７とは、静電気保護装置１０１内にて電気的に接続されている。
図１において、第一導電型は一例としてＰ型であり、第二導電型は一例としてＮ型である。第一導電型の基板１はＰｓｕｂ、第二導電型の低濃度拡散領域２はＮｗｅｌｌ、第一導電型の低濃度拡散領域３はＰｗｅｌｌにそれぞれ対応する。静電気保護装置１０１の外部端子２１、２２は、それぞれ高電位（例えば、電源電圧ＶＤＤ）および低電位（例えば、接地電圧ＧＮＤ）に接続される。
なお本明細書において、高濃度拡散領域、低濃度拡散領域とは、一般的な半導体プロセスで形成されるところの、不純物が異なる濃度で拡散された領域であり、高、低は高濃度拡散領域、低濃度拡散領域における不純物濃度の相対的な差を意味している。
以上のように構成された実施の形態１の静電気保護装置１０１について、以下その動作を説明する。
既存技術のサイリスタは、図２５の構成であり、図２６のＶ−Ｉ特性を示す。
ここで、ＶＤＤは半導体集積回路の電源電圧、Ｖｈはサイリスタのホールディング電圧、ＶＴＲＧはサイリスタの動作開始電圧であり、ＶＤＥＳは半導体集積回路内部が破壊する電圧を示している。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか、静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図１に示す実施の形態１の静電気保護装置１０１によれば、図３から分かるように、Ｑ３、Ｑ４からの電荷の注入によって、第二導電型の低濃度拡散領域２と第一導電型の低濃度拡散領域３との間にある大きさの電位差が生成される。そのため、外部端子２１、２２間の電圧が大きくても、Ｑ１およびＱ２がカットオフできるようになる。その結果、Ｖ−Ｉ特性は図２に示すように、ホールディング電圧Ｖｈが電源電圧ＶＤＤより高くなり、ラッチアップを防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７とを設け、第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続したことにより、ラッチアップを防止することができる。
（実施の形態２）
図４は、本実施の形態２におけるサイリスタを用いた静電気保護装置１０２の構造図である。
図５は、本実施の形態２における静電気保護装置１０２のＶ−Ｉ特性グラフである。
図６は、本実施の形態２における静電気保護装置１０２の等価回路図である。
なお、図６には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図４の構成によってできる寄生素子の一部が示されている。例えば、図６に示されるＰＮＰバイポーラトランジスタＱ５が、図４の構成で追加される寄生素子の一部である。
図６には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図４の部分が、図４の対応する符号で示されている。
図４において、静電気保護装置１０２は、第一導電型の基板１と、基板１上に形成された前記第一導電型とは異なる第二導電型の第１低濃度拡散領域２および前記第一導電型の第２低濃度拡散領域３と、第１低濃度拡散領域２中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域４および前記第一導電型の第２高濃度拡散領域５と、第２低濃度拡散領域３中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域９および前記第二導電型の第４高濃度拡散領域８と、第１低濃度拡散領域２中に形成された前記第一導電型の第７高濃度拡散領域１０と、を備え、第７高濃度拡散領域１０と第３高濃度拡散領域９と第４高濃度拡散領域８とが電気的に接続されている。
ここで、第一導電型は一例としてＰ型であり、第二導電型は一例としてＮ型である。第一導電型の基板１はＰｓｕｂ、第二導電型の低濃度拡散領域２はＮｗｅｌｌ、第一導電型の低濃度拡散領域３はＰｗｅｌｌにそれぞれ対応する。
静電気保護装置１０２の外部端子２１、２２は、それぞれ高電位（例えば、ＶＤＤ）および低電位（例えば、ＧＮＤ）に接続される。
以上のように構成された実施の形態２の静電気保護装置１０２について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか、静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図４に示す実施の形態２の静電気保護装置１０２によれば、Ｖ−Ｉ特性は図５に示すように、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、半導体集積回路内部の過電圧による破壊を防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第７高濃度拡散領域１０を設け、第７高濃度拡散領域１０と第３高濃度拡散領域９と第４高濃度拡散領域８とを電気的に接続したことにより、半導体集積回路内部の過電圧による破壊を防止することができる。
（実施の形態３）
図７は、本実施の形態３におけるサイリスタを用いた静電気保護装置の構造図である。
本実施の形態３における静電気保護装置１０３のＶ−Ｉ特性グラフは、図５に示される静電気保護装置１０２のＶ−Ｉ特性グラフと同一である。
図８は、本実施の形態３における静電気保護装置１０３の等価回路図である。
なお、図８には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図７の構成によってできる寄生素子の一部が示されている。例えば、図８に示されるＮＰＮバイポーラトランジスタＱ６が、図７の構成で追加される寄生素子の一部である。
図８には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図７の部分が、図７の対応する符号で示されている。
図７において、静電気保護装置１０３は、第一導電型の基板１と、基板１上に形成された前記第一導電型とは異なる第二導電型の第１低濃度拡散領域２および前記第一導電型の第２低濃度拡散領域３と、第１低濃度拡散領域２中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域４および前記第一導電型の第２高濃度拡散領域５と、第２低濃度拡散領域３中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域９および前記第二導電型の第４高濃度拡散領域８と、第２低濃度拡散領域３中に形成された前記第二導電型の第７高濃度拡散領域１１と、を備え、第７の高濃度拡散領域１１と第１高濃度拡散領域４と第２高濃度拡散領域５とが電気的に接続されている。
ここで、第一導電型は一例としてＰ型であり、第二導電型は一例としてＮ型である。第一導電型の基板１はＰｓｕｂ、第二導電型の低濃度拡散領域２はＮｗｅｌｌ、第一導電型の低濃度拡散領域３はＰｗｅｌｌにそれぞれ対応する。
静電気保護装置１０３の外部端子２１、２２は、それぞれ高電位（例えば、ＶＤＤ）および低電位（例えば、ＧＮＤ）に接続される。
以上のように構成された実施の形態３の静電気保護装置について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図７に示す実施の形態３の静電気保護装置１０３によれば、Ｖ−Ｉ特性は図５に示すように、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、半導体集積回路内部の過電圧による破壊を防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第７高濃度拡散領域１１を設け、第７高濃度拡散領域１１と第１高濃度拡散領域４と第２高濃度拡散領域５とを電気的に接続したことにより、半導体集積回路内部の過電圧による破壊を防止することができる。
（実施の形態４）
図９は、本実施の形態４におけるサイリスタを用いた静電気保護装置の構造図である。
図１０は、本実施の形態４における静電気保護装置１０４のＶ−Ｉ特性グラフである。
図１１は、本実施の形態４における静電気保護装置１０４の等価回路図である。
なお、図１１には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図９の構成によってできる寄生素子の一部が示されている。例えば、図１１に示されるＰＮＰバイポーラトランジスタＱ３、Ｑ５、ＮＰＮバイポーラトランジスタＱ４が、図９の構成で追加される寄生素子の一部である。
図１１には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図９の部分が、図９の対応する符号で示されている。
図９において、静電気保護装置１０４は、図１に示される静電気保護装置１０１の全ての構成に加えて、第１低濃度拡散領域２中に形成された前記第一導電型の第７高濃度拡散領域１０を備え、第７高濃度拡散領域１０と第３高濃度拡散領域９と第４高濃度拡散領域８とが電気的に接続されている。
以上のように構成された実施の形態４の静電気保護装置について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図９に示す実施の形態４の静電気保護装置１０４によれば、Ｖ−Ｉ特性は図１０に示すように、ホールディング電圧Ｖｈが電源電圧ＶＤＤより高く、かつサイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、ラッチアップ発生と半導体集積回路内部の過電圧による破壊を防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７とを設け、第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続し、かつ第７高濃度拡散領域１０と第３高濃度拡散領域９と第４高濃度拡散領域８とを電気的に接続したことにより、ラッチアップ発生と半導体集積回路内部の過電圧による破壊を防止することができる。
（実施の形態５）
図１２は、本実施の形態５におけるサイリスタを用いた静電気保護装置の構造図である。
本実施の形態５における静電気保護装置１０５のＶ−Ｉ特性グラフは、図１０に示される静電気保護装置１０４のＶ−Ｉ特性グラフと同一である。
図１３は、本実施の形態５における静電気保護装置の等価回路図である。
なお、図１３には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図１２の構成によってできる寄生素子の一部が示されている。例えば、図１３に示されるＰＮＰバイポーラトランジスタＱ３、ＮＰＮバイポーラトランジスタＱ４、Ｑ６が、図１２の構成で追加される寄生素子の一部である。
図１３には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図１２の部分が、図１２の対応する符号で示されている。
図１２において、静電気保護装置１０５は、図１に示される静電気保護装置１０１の全ての構成に加えて、第２低濃度拡散領域３中に形成された前記第二導電型の第７高濃度拡散領域１１を備え、第７高濃度拡散領域１１と第１高濃度拡散領域４と第２高濃度拡散領域５とが電気的に接続されている。
以上のように構成された実施の形態５の静電気保護装置について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図１２に示す実施の形態５の静電気保護装置１０５によれば、Ｖ−Ｉ特性は図１０に示すように、ホールディング電圧Ｖｈが電源電圧ＶＤＤより高く、かつサイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、ラッチアップ発生と半導体集積回路内部の過電圧による破壊を防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７と第７高濃度拡散領域１１とを設け、第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続し、かつ第７高濃度拡散領域１１と第１高濃度拡散領域４と第２高濃度拡散領域５とを電気的に接続したことにより、ラッチアップ発生と半導体集積回路内部の過電圧による破壊を防止することができる。
（実施の形態６）
図１４は、本実施の形態６におけるサイリスタを用いた静電気保護装置１０６の構造図である。
本実施の形態６における静電気保護装置１０６のＶ−Ｉ特性グラフは、図２に示される静電気保護装置１０１のＶ−Ｉ特性グラフと同一である。
図１５は、本実施の形態６における静電気保護装置１０６の等価回路図である。
なお、図１４の静電気保護装置１０６は、実施の形態１の静電気保護装置１０１を、第１導電型と第２導電型とを逆にすることによって構成されている。図１５には、サイリスタを構成するＮＰＮバイポーラトランジスタＱ１およびＰＮＰバイポーラトランジスタＱ２の他に、図１４の構成によってできる寄生素子の一部が示されている。例えば、図１５に示されるＮＰＮバイポーラトランジスタＱ３およびＰＮＰバイポーラトランジスタＱ４が、図１４の構成で追加される寄生素子の一部である。
図１５には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図１４の部分が、図１４の対応する符号で示されている。
図１４において、静電気保護装置１０６は、図１に示される静電気保護装置１０１と同一の構造を有し、静電気保護装置１０１とは、第一導電型がＮ型であり第二導電型がＰ型である点においてのみ異なっている。
図１４において、第一導電型の基板１はＮｓｕｂ、第二導電型の低濃度拡散領域２はＰｗｅｌｌ、第一導電型の低濃度拡散領域３はＮｗｅｌｌにそれぞれ対応する。静電気保護装置１０６の外部端子２１、２２は、それぞれ低電位（例えば、接地電圧ＧＮＤ）および高電位（例えば、電源電圧ＶＤＤ）に接続される。
以上のように構成された実施の形態６の静電気保護装置１０６は、実施の形態１の静電気保護装置１０１と同様に動作することによって、図２のＶ−Ｉ特性に示されるように、ホールディング電圧Ｖｈが電源電圧ＶＤＤより高くなり、ラッチアップを防止することができる。
以上のように、本実施の形態によれば、一般的なサイリスタ構造に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７とを設け、第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続したことにより、ラッチアップを防止することができる。このように、実施の形態１の静電気保護装置１０１の第１導電型と第２導電型とを逆にした静電気保護装置１０６においても静電気保護装置１０１と同様の効果を得ることができる。
なお、詳細な説明は省略するが、同様の考え方に基づいて、実施の形態２〜５の静電気保護装置１０２〜１０５の第１導電型と第２導電型とを逆にしてもよい。静電気保護装置１０２〜１０５と同一の構造を有し、第一導電型をＮ型、第二導電型をＰ型とした静電気保護装置においてもまた、静電気保護装置１０２〜１０５と同様の効果を得ることができる。
（実施の形態７）
図１６は、本実施の形態７における静電気保護装置の使用例を示す模式図である。
図１６において、本実施の形態１〜５における静電気保護装置１０１〜１０５は、一例として、被保護回路５０と並列に接続され、静電気保護装置１０１〜１０５の外部端子２１、２２は、それぞれ高電位（ＶＤＤ）、低電位（ＧＮＤ）に接続して使用される。
以上のように構成された実施の形態７の静電気保護装置の使用例は、本実施の形態１〜５で説明した第一導電型がＰ型、第二導電型がＮ型の静電気保護装置１０１〜１０５に適したものであり、例えば電源ラインのサージから被保護回路５０を保護できる。
なお、本実施の形態７では、静電気保護装置１０１〜１０５の外部端子２１がＶＤＤ、外部端子２２がＧＮＤに接続される使用例を説明したが、このような例示は、外部端子２１、２２の接続を限定するものではない。例えば外部端子２１を被保護回路５０のＩ／Ｏ端子に接続してもよい。その場合には、例えばＩ／Ｏ端子に印加されるサージから被保護回路５０を保護することができる。
（実施の形態８）
図１７は、本実施の形態８における静電気保護装置の使用例を示す模式図である。
図１７において、本実施の形態６における静電気保護装置１０６は、一例として、被保護回路５０と並列に接続され、静電気保護装置１０６の外部端子２１、２２は、それぞれ低電位（ＧＮＤ）、高電位（ＶＤＤ）に接続して使用される。
以上のように構成された実施の形態８の静電気保護装置の使用例は、本実施の形態６で説明した第一導電型がＮ型、第二導電型がＰ型の静電気保護装置１０６に適したものであり、例えば電源ラインのサージから被保護回路５０を保護できる。
なお、本実施の形態８では、図１７内の外部端子２２がＶＤＤ、外部端子２１がＧＮＤに接続される使用例を説明したが、このような例示は、外部端子２１、２２の接続を限定するものではない。例えば外部端子２２を被保護回路５０のＩ／Ｏ端子に接続してもよい。その場合には、例えばＩ／Ｏ端子に印加されるサージから被保護回路５０を保護することができる。
（実施の形態９）
図１８は、本実施の形態９におけるサイリスタを用いた静電気保護装置１１０の構造図である。
図１９は、本実施の形態９における静電気保護装置１１０の等価回路図である。
なお、図１８の静電気保護装置１１０は、実施の形態４の静電気保護装置１０４に基づいて構成されている。図１９には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図１８の構成によってできる寄生素子の一部が示されている。例えば、図１９内のＰＮＰバイポーラトランジスタＱ３、Ｑ５、ＮＰＮバイポーラトランジスタＱ４が、図１８の構成で追加される寄生素子の一部である。
図１９には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図１８の部分が、図１８の対応する符号で示されている。
図１８において、静電気保護装置１１０は、図９に示される静電気保護装置１０４の全ての構成に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７との接続点に電気的に接続された外部端子２３を備える。これにより、第５高濃度拡散領域６と第６高濃度拡散領域７のと電位を外部から制御可能としている。
以上のように構成された実施の形態９の静電気保護装置１１０について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図１８に示す実施の形態９の静電気保護装置１１０によれば、外部端子２３に所望の電圧を印加することによってホールディング電圧Ｖｈを任意の電圧で制御可能とし、かつサイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、電源電圧に対し任意のラッチアップ発生電位の制御と半導体集積回路内部の過電圧による破壊を防止することができる。
（実施の形態１０）
図２０は、本実施の形態１０における静電気保護装置１１１の構造図である。
図２１は、本実施の形態１０における静電気保護装置１１１の等価回路図である。
なお、図２０の静電気保護装置１１１は、実施の形態１の静電気保護装置１０１に基づいて構成されている。図２１には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図２０の構成によってできる寄生素子の一部が示されている。例えば、図２１に示されるＰＮＰバイポーラトランジスタＱ３、ＮＰＮバイポーラトランジスタＱ４が、図２０の構成で追加される寄生素子の一部である。
図２１には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図２０の部分が、図２０の対応する符号で示されている。
図２０において、静電気保護装置１１１は、図１に示される静電気保護装置１０１の全ての構成に加えて、第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続する抵抗素子２８を備えている。
以上のように構成された実施の形態１０の静電気保護装置１１１について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図２０に示す実施の形態１０の静電気保護装置１１１によれば、所望の抵抗値を持つ抵抗素子２８で第５高濃度拡散領域６と第６高濃度拡散領域７とを電気的に接続することで、ホールディング電圧Ｖｈを、抵抗素子２８の抵抗値で制御可能とし、かつサイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、電源電圧に対し任意のラッチアップ発生電位の制御と半導体集積回路内部の過電圧による破壊を防止することができる。
なお、抵抗素子２８は抵抗をもつものであれば、素子構造に限定は無く、例えば拡散抵抗、ポリシリコン、シリサイド抵抗、コンタクト・ビア抵抗、ウェル抵抗などによって形成することができる。
（実施の形態１１）
図２２は、本実施の形態１１における表示装置６０の模式図である。
なお、図２２は液晶表示装置の一般的な構成を示しているが、本実施の形態が表示装置の種類に限定されることがないことは言うまでもない。
図２２において、一般的な表示装置６０の動作を説明する。
表示パネル７１は、信号線６７と走査線６８の交点にスイッチング素子としてＴＦＴ６９を有し、ＴＦＴ６９のゲートに走査線６８が、ドレインに信号線６７が、ソースに液晶画面をなす液晶容量７０の電極が接続され、液晶容量７０の反対の電極は透明電極となっている。走査線６８がハイレベルとなることによりオープンとなったＴＦＴ６９に接続される液晶容量７０に、信号線６７を経由して所定の電圧を書き込むことにより、液晶の配向方向を変化させて画像表示を得る。
また、表示パネル７１の走査線６８の端部にはゲートドライバ６５、信号線６７の端部にはソースドライバ６４が設けられ、これらはコントローラ６６によって制御される。このコントローラ６６は、外部から入力される信号７２である、水平及び垂直の同期信号と映像信号から、映像信号６１と信号線駆動用の制御信号６２とを生成してソースドライバ６４に供給し、走査線駆動用の制御信号６３を生成してゲートドライバ６５に供給する。
ここで、ソースドライバ６４、ゲートドライバ６５、コントローラ６６は、それぞれ信号線駆動回路、走査線駆動回路、制御回路の一例であり、いずれも半導体集積回路で構成される。
以上のように構成される表示装置６０において、実施の形態１〜９で説明した静電気保護装置を表示装置６０内に実装することで、表示装置６０において発生する静電気放電（ＥＳＤ）や過電圧（ＥＯＳ）に対し半導体集積回路の破壊を防止することができるという効果を得ることができる。
静電気保護装置が実装される表示装置６０内の位置は特には限定されないが、一例を挙げれば、半導体集積回路で構成されるソースドライバ６４、ゲートドライバ６５、コントローラ６６のいずれか１つ以上において、当該半導体集積回路の一部分として実装されてもよい。
（実施の形態１２）
図２３は、本実施の形態１２における静電気保護装置１１２の構造図である。
図２４は、本実施の形態１２における静電気保護装置１１２の等価回路図である。
図２３において、静電気保護装置１１２は、実施の形態１１で説明したような表示装置６０への実装を想定したものであり、図２０に示される実施の形態１０の静電気保護装置１１１に基づいて構成されている。図２４には、サイリスタを構成するＰＮＰバイポーラトランジスタＱ１およびＮＰＮバイポーラトランジスタＱ２の他に、図２３の構成によってできる寄生素子の一部が示されている。例えば、図２４内のＰＮＰバイポーラトランジスタＱ３、ＮＰＮバイポーラトランジスタＱ４が、図２３の構成で追加される寄生素子の一部である。
図２４には、各バイポーラトランジスタのベース、コレクタ、エミッタとして機能する図２３の部分が、図２３の対応する符号で示されている。
図２３において、静電気保護装置１１２は、サイリスタのホールディング電圧Ｖｈを制御するための抵抗素子を外付けできるように、図２０に示される静電気保護装置１１１の抵抗素子２８に代えて、外部抵抗素子２９を接続するための外部端子２４、２５を備えている。外部端子２４は第５高濃度拡散領域６に接続され、外部端子２５は第６高濃度拡散領域７に接続され、外部端子２４と外部端子２５とは図２４の外部抵抗素子２９を介して電気的に接続される。外部抵抗素子２９は、例えば、表示装置６０内に設けられる。
以上のように構成された実施の形態１２の静電気保護装置１１２について、以下その動作を説明する。
図２５の構成のサイリスタは、図２６に示すようにホールディング電圧Ｖｈが電源電圧ＶＤＤより低く、サイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより高いため、サイリスタを静電気保護装置として使用する場合、半導体集積回路内部が過電圧による破壊を起こすか静電気保護装置であるサイリスタ内部でラッチアップを引き起こし、過電流により発生したジュール熱によって接合破壊や配線溶断を引き起こす。
しかしながら、図２３に示す実施の形態１２の静電気保護装置１１２によれば、図２２に示す表示装置６０内に所望の抵抗値を持つ外部抵抗素子を実装しておき、当該外部抵抗素子を図２３に示す外部端子２４、２５に接続することにより、ホールディング電圧Ｖｈを任意の電圧で制御可能とし、かつサイリスタの動作開始電圧ＶＴＲＧが半導体集積回路内部が破壊する電圧ＶＤＥＳより低くなり、電源電圧に対し任意のラッチアップ発生電位の制御と半導体集積回路内部の過電圧による破壊を防止することができる。
なお、図２２に示す表示装置６０内に実装された外部抵抗素子は、抵抗をもつものであれば、素子構造に限定は無く、例えば拡散抵抗、ポリシリコン、シリサイド抵抗、コンタクト・ビア抵抗、ウェル抵抗や金属皮膜抵抗、炭素皮膜抵抗などによって形成することができる。
また、本発明は、以上の実施の形態に限定されることなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
本発明にかかる静電気保護装置は、ラッチアップの防止と半導体集積回路内部の破壊の防止が可能となるので、特に半導体集積回路における静電気保護装置として有用である。
１ 基板
２ 第１低濃度拡散領域
３ 第２低濃度拡散領域
４ 第１高濃度拡散領域
５ 第２高濃度拡散領域
６ 第５高濃度拡散領域
７ 第６高濃度拡散領域
８ 第４高濃度拡散領域
９ 第３高濃度拡散領域
１０、１１ 第７高濃度拡散領域
２１〜２５ 外部端子
２８ 抵抗素子
２９ 外部抵抗素子
５０ 被保護回路
６０ 表示装置
６１ 映像信号
６２、６３ 制御信号
６４ ソースドライバ
６５ ゲートドライバ
６６ コントローラ
６７ 信号線
６８ 走査線
６９ ＴＦＴ
７０ 液晶容量
７１ 表示パネル
７２ 信号
１０１〜１０６、１１０〜１１２ 静電気保護装置
Ｑ１〜Ｑ６ バイポーラトランジスタ

Claims (12)

  1. 第一導電型の基板と、
    前記基板上に形成された、前記第一導電型とは異なる第二導電型の第１低濃度拡散領域および前記第一導電型の第２低濃度拡散領域と、
    前記第１低濃度拡散領域中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域および前記第一導電型の第２高濃度拡散領域と、
    前記第２低濃度拡散領域中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域および前記第二導電型の第４高濃度拡散領域と、
    前記第１低濃度拡散領域中に形成された前記第一導電型の第５高濃度拡散領域と、
    前記第２低濃度拡散領域中に形成された前記第二導電型の第６高濃度拡散領域と、
    を備える静電気保護装置。
  2. さらに、前記第１低濃度拡散領域および前記第２低濃度拡散領域のいずれか一方の中に形成され、当該一方の低濃度拡散領域の導電型とは異なる導電型の第７高濃度拡散領域を備え、
    前記第２高濃度拡散領域および前記第４高濃度拡散領域のうち導電型が前記第７の高濃度拡散領域の導電型と異なる一方と、前記第７高濃度拡散領域とが電気的に接続されている、
    請求項１に記載の静電気保護装置。
  3. 第一導電型の基板と、
    前記基板上に形成された、前記第一導電型とは異なる第二導電型の第１低濃度拡散領域および前記第一導電型の第２低濃度拡散領域と、
    前記第１低濃度拡散領域中に形成され、互いに電気的に接続された前記第二導電型の第１高濃度拡散領域および前記第一導電型の第２高濃度拡散領域と、
    前記第２低濃度拡散領域中に形成され、互いに電気的に接続された前記第一導電型の第３高濃度拡散領域および前記第二導電型の第４高濃度拡散領域と、
    前記第１低濃度拡散領域および前記第２低濃度拡散領域のいずれか一方の中に形成され、当該一方の低濃度拡散領域の導電型とは異なる導電型の第７高濃度拡散領域と、
    を備え、
    前記第２高濃度拡散領域および前記第４高濃度拡散領域のうち導電型が前記第７高濃度拡散領域の導電型と異なる一方と、前記第７高濃度拡散領域とが電気的に接続されている
    静電気保護装置。
  4. 前記第一導電型はＰ型であり、前記第二導電型はＮ型であり、
    前記第１高濃度拡散領域と前記第２高濃度拡散領域とが高電位に接続され、
    前記第３高濃度拡散領域と前記第４高濃度拡散領域とが低電位に接続されている、
    請求項１〜３のいずれか１項に記載の静電気保護装置。
  5. 前記第一導電型はＮ型であり、前記第二導電型はＰ型であり、
    前記第１高濃度拡散領域と前記第２高濃度拡散領域とが低電位に接続され、
    前記第３高濃度拡散領域と前記第４高濃度拡散領域とが高電位に接続されている、
    請求項１〜３のいずれか１項に記載の静電気保護装置。
  6. 前記第５高濃度拡散領域と前記第６高濃度拡散領域とが電気的に接続されている、
    請求項１〜５のいずれか１項に記載の静電気保護装置。
  7. さらに、前記第５高濃度拡散領域と前記第６高濃度拡散領域との接続点に電気的に接続された外部端子を備える
    請求項６に記載の静電気保護装置。
  8. 前記第５高濃度拡散領域と前記第６高濃度拡散領域とが、抵抗素子を介して電気的に接続されている
    請求項６に記載の静電気保護装置。
  9. さらに、
    前記第５高濃度拡散領域に電気的に接続された外部端子と、
    前記第６高濃度拡散領域に電気的に接続された外部端子と、
    を備える請求項１〜５のいずれか１項に記載の静電気保護装置。
  10. 外部から入力される１つ以上の信号に応じて信号線と走査線とを制御する制御回路と信号線駆動回路と走査線駆動回路と、請求項６に記載の１つ以上の静電気保護装置とを備えた表示装置。
  11. 前記静電気保護装置は、前記制御回路、前記信号線駆動回路、および前記走査線駆動回路のうちいずれか１つ以上に実装されている
    請求項１０に記載の表示装置。
  12. 外部から入力される１つ以上の信号に応じて信号線と走査線とを制御する制御回路と信号線駆動回路と走査線駆動回路と、請求項９に記載の１つ以上の静電気保護装置とを備え、
    前記静電気保護装置は、前記制御回路、前記信号線駆動回路、および前記走査線駆動回路のうちいずれか１つ以上に実装され、
    前記静電気保護装置の前記２つの外部端子は、前記表示装置に設けられた１つ以上の抵抗素子を介して接続されている
    表示装置。
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